MX2015005339A - Dispositivo de semiconductor que tiene caracteristicas para evitar la ingenieria inversa. - Google Patents

Dispositivo de semiconductor que tiene caracteristicas para evitar la ingenieria inversa.

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Abstract

Es deseable diseñar y fabricar chips electrónicos que sean resistentes a las técnicas de ingeniería inversa modernas; se divulga un método y dispositivo que permiten el diseño de chips cuya ingeniería es difícil de invertir utilizando técnicas de desmontaje modernas; el dispositivo divulgado utiliza dispositivos que tienen la misma geometría pero diferentes niveles de voltaje para crear diferentes dispositivos lógicos; de manera alternativa, los dispositivos divulgados tienen diferentes geometrías y las mismas características operativas; también se divulga un método para diseñar un chip utilizando estos dispositivos.

Description

DISPOSITIVO DE SEMICONDUCTOR QUE TIENE CARACTERISTICAS PARA í EVITAR LA INGENIERIA INVERSA ANTECEDENTES DE LA INVENCION Es deseable diseñar un chip electrónico en el que sea difícil invertir la ingeniería a fin de proteger el diseño del circuito. Téenicas de ingeniería inversa conocidas incluyen métodos para desmontar capas del chip a fin de exponer los dispositivos lógicos.
Técnicas de desmontaje de semiconductor típicamente involucran la generación de imagen de una capa de dispositivo, la remoción de la capa, la generación de imagen de la siguiente capa, la remoción de la capa, y así sucesivamente hasta que se realiza una representación completa del dispositivo de semiconductor. La generación de imagen de capa por lo general se logra utilizando un microscopio óptico o de electrones. La remoción de capa se puede realizar utilizando medios físicos tales como lapeado o pulido, a través de medios químicos mediante el grabado de compuestos específicos, utilizando un láser o una técnica de haz de iones enfocados (FIB), o a través de cualquier otro método conocido con la capacidad para remover las capas. La figura 1 muestra algunas de las capas y regiones de semiconductor que son reflejadas en imagen a través de la téenica de ingeniería inversa de desmontaje.
Una vez que se completa el desmontaje del dispositivo de semiconductor y se recopila la información de generación de imagen, la función lógica del dispositivo puede ser reconstruida utilizando difusión, polisilicio, y áreas de pocilio par definir los dispositivos MOS utilizados para crear compuertas lógicas, y las capas de metal para definir la manera en que se interconectan las compuerta lógicas. La figura 2 muestra la manera en que las capas de semiconductor definen el dispositivo MOS.
La Patente de los Estados Unidos Número 7,711,964 divulga un método para proteger los datos de configuración lógica. Los datos de configuración para el dispositivo lógico son encriptados y un clave de desencriptación es encriptada utilizando una clave de silicio. La clave de desencriptación encriptada y la configuración son transferidas al dispositivo lógico. La clave de silicio se utiliza para desencriptar la clave de desencriptación que después se utiliza para desencriptar los datos de configuración. Un problema con este método es que el chip no está protegido contra la ingeniería inversa física tal como se describió antes.
Se conocen muchas otras técnicas de criptografía. Pero todas las técnicas criptográficas son vulnerables a las técnicas de desmontaje convencional.
Se divulga un método para diseñar un dispositivo de semiconductor que es resistente a estas téenicas. El dispositivo de semiconductor donde la geometría física no es claramente indicativa de la función del dispositivo. Por ejemplo, se tiene el diseño del dispositivo de semiconductor donde dos o más tipos de dispositivos lógicos tienen la misma geometría física. Cuando se ejecuta el método de desmontaje, dos o más dispositivos mostrarán la misma geométrica física pero, estos dos o más dispositivos tienen diferentes funciones lógicas. Esto evita que la persona que ejecuta la ingeniería inversa determine las funciones lógicas a través de los métodos conocidos de observación de la geométrica de los dispositivos.
Al emplear el método y dispositivo divulgados se obligará al ingeniero que realiza la tarea de ingeniería inversa a emplear técnicas más difíciles. Estas técnicas la mayoría de las veces consumen tiempo, son más costosas, y con mayor probabilidad tienen errores.
BREVE DESCRIPCIÓN DE LA INVENCIÓN El presente método y dispositivo presenta un dispositivo de semiconductor en el que es difícil invertir la ingeniería utilizando técnicas conocidas.
Un dispositivo es un elemento electrónico que incluye un primer dispositivo y un segundo dispositivo. El primer dispositivo tiene una primera geometría y una primera característica y el segundo dispositivo tiene una segunda geometría y una segunda característica. La primera geometría y la segunda geometría son las mismas y la segunda característica es diferente de la primera característica. El elemento electrónico puede incluir dispositivos adicionales. Los dispositivos pueden ser dispositivos activos o pueden ser una poli-resistencia con siliciuro y una poli-resistencia de no-siliciuro.
Un segundo dispositivo es un circuito electrónico que incluye un primer dispositivo lógico y un segundo dispositivo lógico. Al menos uno del primer dispositivo lógico y el segundo dispositivo lógico está compuesto de un primer dispositivo que tiene una primera geometría y una primera característica, y un segundo dispositivo que tiene una segunda geometría y una segunda característica. La primera geometría y la segunda geometría son las mismas y la segunda característica es diferente de la primera característica.
Se proporciona un método para fabricar un dispositivo de semiconductor que es resistente a la ingeniería inversa. El método incluye proporcionar uno o más generadores de polarización invisible que tienen un primer dispositivo con una primera geometría y una primera característica, y un segundo dispositivo que tiene una segunda geometría y una segunda característica, en donde la primera geometría y la segunda geometría son las mismas y la segunda característica es diferente de la primera característica. Se proporcionan múltiples dispositivos lógicos y uno o más generadores de polarización invisible son distribuidos de manera aleatoria dentro de los dispositivos lógicos.
Se proporciona un método para diseñar un dispositivo se semiconductor que es resistente a la ingeniería inversa. El método incluye proporcionar uno o más generadores de polarización invisible que tienen un primer dispositivo con una primera geometría y un primer voltaje de polarización, y un segundo dispositivo que tiene una segunda geometría y un segundo voltaje de polarización, en donde la primera geometría y la segunda geometría son las mismas y el segundo voltaje de polarización es diferente del primer voltaje de polarización. El método también incluye proporcionar múltiples dispositivos lógicos; y distribuir de manera aleatoria dentro de los dispositivos lógicos uno o más generadores de polarización invisible.
Se proporciona otro método para fabricar un dispositivo de semiconductor que es resistente a la ingeniería inversa. El método incluye proporcionar un substrato, proporcionar una primera capa de metal, en donde las salidas para los dispositivos electrónicos están ubicadas en la primera capa de metal. El método también incluye proporcionar una segunda capa de metal, en donde las compuertas para los dispositivos electrónicos están ubicadas en la segunda capa de metal, en donde la primera capa de metal está ubicada debajo de la segunda capa de metal y es necesario remover la segunda capa de metal a fin de probar el nivel de las salidas.
Estas y otras características y objetivos de la invención se entenderán de manera más completa a partir de la siguiente descripción detallada de las modalidades, las cuales se debieran leer en virtud de los dibujos acompañantes.
En este aspecto, antes de explicar al menos una modalidad de la invención a detalle, se entenderá que la invención no queda limitada en su aplicación a los detalles de construcción y a los arreglos de los componentes establecidos en la descripción o que se ilustran en los dibujos. La invención tiene la capacidad para otras modalidades y para ser practicada y llevada a cabo en diversas formas. También, se entenderá que la fraseología y terminología aquí empleadas, así como el resumen, son para el propósito de descripción y no debieran ser vistos como una limitación.
Como tal, aquellos expertos en la téenica apreciarán que la concepción sobre la cual se basa esta divulgación fácilmente se puede utilizar como una base para diseñar otras estructuras, métodos y sistemas para llevar a cabo los diversos propósitos de la presente invención. Por lo tanto, es importante que las reivindicaciones sean vistas como incluyendo dichas construcciones equivalentes en la medida en que no se apartan del espíritu y alcance de la presente invención.
BREVE DESCRIPCION DE LAS FIGURAS Los dibujos acompañantes, los cuales se incorporan en la especificación y forman una parte de la misma, ilustran modalidades de la presente invención, y, junto con la descripción, sirven para explicar los principios de la invención.
La figura 1 ilustra capas y regiones de semiconductor que son puestas en imagen a través de la téenica de ingeniería inversa de desmontaje; La figura 2 ilustra la manera en que las capas de semiconductor definen el dispositivo MOS; La figura 3 ilustra un circuito que es resistente a las técnicas de ingeniería inversa convencionales; La figura 4 ilustra una configuración de circuito utilizando un comparador; La figura 5 ilustra una segunda configuración utilizando un comparador; La figura 6 ilustra una configuración de circuito sin un comparador; La figura 7 ilustra una segunda configuración de circuito sin un comparador; La figura 8 ilustra una configuración de circuito que tiene seis dispositivos activos; La figura 9A ilustra un multiplexor utilizando las téenicas divulgadas; La figura 9B ilustra una segunda modalidad de un multiplexor utilizando las técnicas divulgadas; La figura 10 ilustra la iplementación de una función lógica "NAND"; La figura 11 ilustra la implementación de una función lógica "ÑOR"; La figura 12 ilustra la implementación de una función lógica "INVERT"; La figura 13 ilustra la implementación de una función lógica "BUFFER"; La figura 14 ilustra la implementación de una función lógica "XOR"; La figura 15 ilustra la implementación de una función lógica "XNOR"; La figura 16A ilustra un dispositivo IBG que tiene componentes activos; La figura 16B ilustra modalidades alternativas de dispositivos IBG que tienen componentes activos; La figura 17 ilustra un circuito comprendido de resistencias; La figura 18 ilustra una vista lateral de un disco de silicio que tiene dispositivos activos.
DESCRIPCIÓN DETALLADA DE LA INVENCIÓN Muchos procesos de semiconductor que contienen funciones lógicas proporcionan diferentes tipos de dispositivos MOS que se van a utilizar en diferentes ambientes. Por ejemplo, un dispositivo puede operar únicamente a voltajes inferiores y se puede dimensionar a una geometría mínima. Otro dispositivo puede operar a voltajes superiores y no se puede dimensionar a geometría mínima. Al utilizar este tipo de dispositivo se permite que el dispositivo de semiconductor se conecte en interfaz a señales externas que son superiores en voltaje cuando se comparan con los dispositivos de tamaño mínimo internos.
El tipo de dispositivo MOS en el ejemplo previo típicamente es controlado por las características eléctricas del material de difusión. Estas características son modificadas alterando ligeramente la estructura atómica de este material utilizando una dosis de implante de iones y energía. Este proceso normalmente se describe como "dopado". Este ligero cambio de propiedades eléctricas no puede ser detectado mediante las téenicas de desmontaje de ingeniería inversa convencionales.
A fin de proporcionar un dispositivo que sea resistente a estas técnicas de ingeniería inversa, se ha desarrollado un generador de polarización invisible (IBG). Un IBG es definido como un dispositivo electrónico que tiene al menos dos dispositivos internos donde las geometrías físicas de los dispositivos internos no pueden ser utilizadas para determinar las características operativas del IBG.
Un ejemplo de un IBG es un dispositivo donde ambos dispositivos internos tienen la misma geometría pero operan de manera diferente. Por ejemplo, el primer dispositivo puede ser un transistor que opera a un primer nivel de voltaje y el segundo dispositivo es un transistor que opera a un nivel de voltaje diferente. En otro ejemplo, el primer dispositivo es una resistencia de siliciuro mientras que el segundo dispositivo es una resistencia de no-siliciuro. En otro ejemplo, se utiliza tinta conductora para crear un circuito electrónico y la cantidad de material conductor en la tinta es modificada entre dos de los elementos.
Otro ejemplo de un IBG es un dispositivo donde ambos dispositivos internos tiene diferentes geometrías pero tiene las mismas características operativas. Por ejemplo, el primer dispositivo puede ser un transistor que opera con primeras características y el segundo dispositivo es más bien un transistor que opera con las mismas características. En otro ejemplo, el primer dispositivo es una resistencia con siliciuro mientras que el segundo dispositivo es una resistencia de no-siliciuro. En otro ejemplo, se utiliza tinta conductora para crear un circuito electrónico y la cantidad de material conductor en la tinta es modificada entre dos de los elementos.
La figura 3 ilustra un circuito que proporciona una disuasión efectiva para las téenicas de desmontaje de dispositivo de semiconductor. El circuito depende de las diferencias eléctricas debido a ligeros cambios de dopado al mismo tiempo que se mantiene idéntica la geometría del dispositivo. Las compuertas en los dispositivos de P canal 301, 302 son cargadas a través de fuga a VCC mientras que las compuertas en los dispositivos de N canal 303, 304 son cargadas a través de fuga a GND. La profundidad del canal de conducción es determinada por los niveles de dopado del área de difusión que a su vez determina el nivel de voltaje en el cruce de los dispositivos de P y N canal, etiquetados VA y VB en la figura 3. La diferencia en los niveles de polarización de voltaje se utiliza como el criterio para determinar si este dispositivo tiene una salida lógica de "1" ó "0". VA y VB pueden ser cualguier nivel de voltaje ya que el criterio lógico se basa en la diferencia de estos voltajes. Debido a que el circuito de la figura 3 contiene geometría idéntica para los dispositivos de P y N canal, la única diferencia en el desempeño se debe a la diferencia del nivel de dopado entre el dispositivo de alto voltaje (3.3V) y el bajo voltaje (2.5V). La función lógica de este circuito es invisible para las téenicas de desmontaje de ingeniería inversa. Este circuito es un ejemplo de un IBG.
Una ventaja del circuito IBG es que éste puede ser fácilmente construido con métodos actuales. También, el circuito IBG se puede utilizar para crear un número de diferentes celdas lógicas modificando el número de dispositivos de alto voltaje y dispositivos de bajo voltaje.
Existen numerosas configuraciones de circuitos IBG. La figura 4 ilustra una configuración de circuito utilizando un comparador. En esta configuración, los niveles de voltaje generados son insuficientes para conectarse directamente en interfaz con lógica digital. Por lo tanto, se utiliza un comparador para determinar la diferencia entre el alto voltaje y el bajo voltaje.
La figura 4 ilustra una modalidad donde hay 16 dispositivos de transistor (401 a 416). Cada uno de los transistores puede ser un dispositivo tipo P o tipo N. También, cada dispositivo puede ser un dispositivo de alto voltaje o un dispositivo de bajo voltaje. En una modalidad preferida, un dispositivo de alto voltaje opera a 3.3V mientras que un dispositivo de bajo voltaje opera a 2.5V. En una modalidad ejemplar, los transistores 402, 403, 404, 409, 411 y 412 son dispositivos tipo P de bajo voltaje. Los transistores 401, y 410 son dispositivos tipo P de alto voltaje. Los transistores 405, 407, 408, 414, 415 y 416 son dispositivos tipo N de bajo voltaje. Los transistores 406 y 413 son dispositivos tipo N de alto voltaje. El dispositivo 420 proporciona la salida de voltaje "HI" mientras que el dispositivo 430 proporciona la salida de voltaje "LO". La salida "HI" es comparada con la salida "LO" para determinar si un binario "1" o "0" es la salida. La geometría y el tamaño del dispositivo 420 son idénticas a la geometría y tamaño del dispositivo 430. La única diferencia discernible entre los dos dispositivos es el nivel de dopado entre los transistores de alto voltaje y los transistores de bajo voltaje. Debido a que el tamaño y la geometría del dispositivo 420 son idénticos a aquellos del dispositivo 430, no es posible determinar la diferencia entre estos dos dispositivos utilizando las téenicas de desmontaje de ingeniería inversa convencionales.
La figura 5 ilustra una segunda modalidad de un IBG utilizando un comparador para determinar el nivel lógico del dispositivo. Similar a la modalidad mostrada en la figura 4, hay 16 dispositivos de transistor (501 a 516). Cada uno de los transistores puede ser un dispositivo tipo P o un dispositivo tipo N. También, cada dispositivo puede ser un dispositivo de alto voltaje o un dispositivo de bajo voltaje. En una modalidad preferida, un dispositivo de alto voltaje opera a 3.3V mientras que un dispositivo de bajo voltaje opera a 2.5V. En una modalidad ejemplar, los transistores 502, 503, 504, 509, 511 y 512 son dispositivos tipo P de bajo voltaje. Los transistores 501, 510 son dispositivos tipo P de alto voltaje. Los transistores 505, 507, 508, 514, 515 y 516 son dispositivos tipo N de bajo voltaje. Los transistores 506 y 513 son dispositivos tipo N de alto voltaje. El dispositivo 520 proporciona la salida de voltaje "HI" mientras que el dispositivo 530 proporciona la salida de voltaje "LO". La salida "HI" se compara con la salida "LO" para determinar si un binario "1" ó "0" es la salida. La geometría y tamaño del dispositivo 520 son idénticas a la geometría y tamaño del dispositivo 530. La única diferencia discernible entre los dos dispositivos es el nivel de dopado entre los transistores de alto voltaje y los transistores de bajo voltaje. Debido a que el tamaño y la geometría del dispositivo 520 son idénticos a aquellos del dispositivo 530, no es posible determinar la diferencia entre estos dos dispositivos utilizando las téenicas de desmontaje de ingeniería inversa convencionales.
Si un chip de semiconductor contiene un IBG tal como se describió en la figura 4 o la figura 5, resulta extremadamente difícil que alguien intente invertir la ingeniería del chip utilizando técnicas de desmontaje para determinar la función de los dispositivos IBG colocados en el chip debido a que la geometría de los dispositivos internos es la misma.
Las figuras 6 y 7 ilustran ejemplos de IBGs donde los niveles de voltaje son suficientes para conectarse directamente en interfaz con los dispositivos en un chip. En la figura 6, el dispositivo 601 es un dispositivo tipo P de alto voltaje, el dispositivo 602 es un dispositivo tipo P de bajo voltaje, el dispositivo 603 es un dispositivo tipo N de bajo voltaje y el dispositivo 604 es un dispositivo tipo N de alto voltaje. La salida del LO se compara con la salida del HI para determinar si una lógica "1" o lógica "0" es emitida.
En la figura 7, el dispositivo 701 es un dispositivo tipo P de alto voltaje, el dispositivo 702 es un dispositivo tipo P de bajo voltaje, el dispositivo 704 es un dispositivo tipo N de bajo voltaje, y el dispositivo 703 es un dispositivo tipo N de alto voltaje. La salida del LO se compara con la salida del HI para determinar si una lógica "1" o lógica "0" es emitida.
El IBG mostrado en la figura 6 tiene la misma geometría que el IBG mostrado en la figura 7 con la única diferencia siendo el nivel de dopado de algunos de los transistores. Por lo tanto, si un chip es diseñado utilizando el IBG que se ilustra en la figura 6, y el IBG que se ilustra en la figura 7, resulta muy difícil determinar una diferencia en la función de los dispositivos hechos por cada diseño.
El IBG mostrado en la figura 6 puede incluir diferentes configuraciones. En un ejemplo, el dispositivo 601 es un dispositivo tipo P de bajo voltaje, el dispositivo 602 es un dispositivo tipo P de alto voltaje, el dispositivo 603 es un dispositivo tipo N de bajo voltaje y el dispositivo 604 es un dispositivo tipo N de alto voltaje. En otro ejemplo, el dispositivo 601 es un dispositivo tipo P de alto voltaje, el dispositivo 602 es un dispositivo tipo P de bajo voltaje, el dispositivo 603 es un dispositivo tipo N de bajo voltaje y el dispositivo 604 es un dispositivo tipo N de alto voltaje. En otro ejemplo, el dispositivo 601 es un dispositivo tipo P de alto voltaje, el dispositivo 602 es un dispositivo tipo P de bajo voltaje, el dispositivo 603 es un dispositivo tipo N de bajo voltaje y el dispositivo 604 es un dispositivo tipo N de alto voltaje. Hay un total de dieciséis configuraciones posibles para un IBG de cuatro dispositivos.
La figura 8 ilustra otra modalidad de un circuito IBG. Los dispositivos 801, 802, 803 se muestran como dispositivos tipo P y pueden ser cualquier combinación de dispositivos de alto voltaje o bajo voltaje. Los dispositivos 804, 805, 806 se muestran como dispositivos tipo N y pueden ser cualquier combinación de dispositivos de alto voltaje o bajo voltaje. Sin embargo, los seis dispositivos mostrados pueden ser cualquier combinación de dispositivos tipo P y tipo N. El IBG de seis dispositivos tiene un total de 64 configuraciones posibles. Además, un IBG puede estar compuesto de cualquier número de dispositivos activos con 2 a la "n" número de combinaciones, donde n es el número de dispositivos activos.
Las figuras 9A y 9B ilustran multiplexores basados en IBG. Debido a que los circuitos IBG se pueden utilizar para seleccionar funciones lógicas, es conveniente implementar estos circuitos construidos en multiplexores digitales que de manera efectiva orientan una de dos entradas a su salida. Estos multiplexores basados en IBG seleccionan una base de entrada únicamente en la función IBG. El multiplexor mostrado en la figura 9A selecciona la B entrada mientras que el multiplexor mostrado en la figura 9B selecciona la A entrada. La única diferencia entre estos circuitos es la configuración de los dispositivos de 3.3V y 2.5V. En la figura 9A, los dispositivos 901 y 906 son dispositivos de 3.3V mientras que los dispositivos 902, 903, 904, 905, 907 y 908 son dispositivos de 2.5V. El inversor 910 proporciona lo inverso de la entrada A y lo inverso de la entrada B. En la figura 9B, los dispositivos 912 y 915 son dispositivos de 3.3V mientras que los dispositivos 911, 913, 914, 916, 917 y 918 son dispositivos de 2.5V. El inversor 920 proporciona lo inverso de la entrada A y lo inverso de la entrada B.
La figura 10 representa la implementación de una función lógica "NAND" y la figura 11 ilustra la implementación de una función lógica "ÑOR". En la figura 10, NAND 1010 y ÑOR 1011 emiten a MUX 1012. En la figura 11, NAN 1110 y ÑOR lili emiten a MUX 1112. Estas dos implementaciones parecieran idénticas durante la ingeniería inversa debido a que la diferencia entre estas configuraciones es el circuito IBG. Sin el conocimiento del circuito IBG, la función lógica de estas configuraciones es indeterminada.
La figura 12 ilustra una implementación de la función lógica "INVERT". La figura 13 ilustra una implementación de la función lógica "BUFFER". La figura 14 ilustra una implementación de la función lógica "XOR". La figura 15 ilustra una implementación de la función lógica "XNOR". Al igual que con los ejemplos previos, la ingeniería inversa de un chip que tiene tanto el "INVERT" de la figura 12 como el "BUFFER" de la figura 13 será difícil de ejecutar debido a que el "INVER" y el "BUFFER" tendrán la misma apariencia. La ingeniería inversa de un chip que tiene ambos el "XOR" de la figura 14 y el "XNOR" de la figura 15 es difícil debido a que el "XOR" y "XNOR" tienen la misma apariencia. Cada par de imple entaciones es indeterminado sin el conocimiento del circuito IBG.
Una ventaja del método de alto voltaje/bajo voltaje de la disuasión de ingeniería anti-inversa es que la mayoría de los procesos soportan esta distinción. Muchas implementaciones están diseñadas para utilizar voltajes internos de bajo voltaje debido a que a medida que disminuye el tamaño de la característica también disminuye el voltaje interno. Pero, muchos dispositivos fuera del chip operan a voltajes superiores y los chips deben poder conectarse en interfaz con estos dispositivos. Por lo tanto, los dispositivos que utilizan voltajes superiores siguen siendo utilizados y siguen siendo desarrollados. Es posible, para la diferencia entre el dispositivo de bajo voltaje y el dispositivo de alto voltaje, que se logre utilizando pequeños cambios de dopado entre dispositivos P y N.
Los dispositivos IBG antes descritos incluyen dispositivos activos que utilizan el nivel de dopante para controlar las características de los dispositivos. Como un ejemplo, se sabe, en un proceso particular, que una diferencia de concentración de dopado entre los dispositivos de 2.5V y 3.3V es aproximadamente 8xE16 átomos/cm3. Las estructuras que tienen diferencias de densidad de dopado por debajo de lxE17 son candidatos para el diseño IBG. Ejemplos de IBGs se encuentran en la figura 16.
Hay muchas otras combinaciones de dispositivos que funcionarán además de los dispositivos de 2.5V y 3.3V. Por ejemplo, un dispositivo de 2.5V se puede utilizar con un dispositivo de 5V. Un dispositivo de 1.8V, un dispositivo de 1.5V, o un dispositivo de 1.2V se pueden utilizar con un dispositivo de 3.3V. Un dispositivo de 1.2V se puede utilizar con un dispositivo de 1.8V o un dispositivo de 2.5V. Un dispositivo de 1.0V se puede utilizar con un dispositivo de 1.8V, un dispositivo de 2.5V o un dispositivo de 3.3V. Un dispositivo de 0.85V se puede utilizar con un dispositivo de 1.8V, un dispositivo de 2.5V o un dispositivo de 3.3V. Esta lista es únicamente ejemplar y se puede utilizar cualquier combinación de dispositivos que se pueda realizar con la misma geometría física.
Los ejemplos previos ilustran algunas de las posibles implementaciones de los dispositivos IBG utilizando dispositivos activos. Otra forma de lograr un dispositivo IBG es utilizando dispositivos inactivos. El IBG se puede elaborar utilizando una poli-resistencia de siliciuro y una poli-resistencia de no-siliciuro. El primer dispositivo se utiliza para establecer el primer voltaje de polarización como un voltaje de polarización activo y el segundo dispositivo se utiliza para establecer el segundo voltaje de polarización como un voltaje de polarización activo. La diferencia entre la poli-resistencia de siliciuro y la poli-resistencia de no-siliciuro no será aparente a las téenicas de ingeniería inversa convencionales debido a que las resistencias tienen la misma geometría. La figura 16A ilustra un ejemplo de un dispositivo IBG. La figura 16B ilustra otros ejemplos de un dispositivo IBG.
El polisilicio tiene una resistividad razonablemente alta, de alrededor de unos cuantos cientos mW-cm. Dispositivos resistivos de polisilicio sufren de esta alta resistividad debido a que como la dimensión del dispositivo se encoge, la resistencia de la interconexión local de polisilicio aumenta. Esta resistencia incrementada ocasiona un incremento en el consumo de energía y un retraso de tiempo RC más prolongado. Se agregan siliciuros a los dispositivos de polisilicio debido a que la adición de los siliciuros reduce la resistencia e incrementa la velocidad del dispositivo. Se puede utilizar cualquier siliciuro que tenga una resistividad mucho menor que el polisilicio. Siliciuro de titanio (TiSi2) y siliciuro de tungsteno (WSi2) son dos siliciuros que se utilizan comúnmente.
A continuación se describe un método para formar un dispositivo de siliciuro. Convencionalmente se utiliza un proceso de siliciuro auto-alineado para formar siliciuro de titanio. Inicialmente, se utilizan soluciones químicas para limpiar la superficie del disco a fin de remover contaminantes y partículas. A continuación, el disco es pulverizado en una cámara de vacío utilizando argón para remover el óxido nativo de la superficie del disco. A continuación, una capa de la superficie del disco es pulverizada para depositar una capa de titanio sobre la superficie del disco. Esto tiene como resultado un disco que tiene el silicio expuesto en la fuente/drenaje y encima de la compuerta de polisilicio. A continuación, se forma el siliciuro de titanio sobre el polisilicio utilizando un proceso de recocido térmico. Por ejemplo, el recocido se puede ejecutar en un proceso térmico rápido para formar siliciuro de titanio encima del polisilicio y sobre la superficie de la fuente/drenaje. Debido a que el titanio no reacciona con el dióxido de silicio, se forma siliciuro únicamente en donde el polisilicio contacta directamente con el titanio. A continuación, el titanio sin reaccionar es removido utilizando un proceso de grabado húmero que expone el titanio sin reaccionar a una mezcla de peróxido de hidrogeno (H2O2) y ácido sulfúrico (H2SO4). Por último, el disco es recocido lo que incrementa el tamaño de grano del siliciuro de titanio. El tamaño de grano incrementado mejora la conductividad del disco y reduce la resistencia de contacto del disco.
Otra característica que se puede controlar en el dispositivo IBG es el voltaje de umbral. El umbral de los transistores MOS se puede controlar mediante un implante de ajuste de umbral. Se utiliza un proceso de implantación de iones para asegurar que el voltaje de suministro de energía de los sistemas electrónicos pueda encender y apagar el transistor MOS en el chip IC. La implantación de ajuste de umbral es un proceso de implantación de baja energía y baja corriente. Típicamente, la implantación de ajuste de umbral se ejecuta antes del crecimiento del oxido de la compuerta. Para chips CMOS IC, se necesitan dos procesos de implantación de ajuste de umbral, uno para el tipo P y otro para el tipo n.
En un dispositivo IBG, el proceso antes descrito se puede utilizar para producir resistencias que tengan las mismas dimensiones físicas y que tengan diferente resistencia. Por el contrario, el proceso se puede utilizar para producir resistencias que tengan diferentes geometrías y la misma resistencia.
La figura 17 ilustra un ejemplo de un dispositivo IBG implementado mediante resistencias de siliciuro. Una fuente de voltaje VCC es conectada a un circuito que tiene resistencias 1701, 1702, 1703, 1704. La resistencia de las resistencias se puede establecer a través del método antes descrito para tener dos niveles de resistencia diferentes con todas las resistencias teniendo la misma geometría física. Por ejemplo, las resistencias 1701 y 1704 pueden ser resistencias de no-siliciuro mientras que las resistencias 1702 y 1703 son resistencias de siliciuro. En este ejemplo, si Va es menor que Vb entonces la salida del dispositivo es una lógica "1". Si Va es mayor que o igual a Vb entonces la salida del dispositivo es una lógica "0".
En otra modalidad, los dispositivos se pueden formar utilizando tintas conductoras. Las tintas conductoras son utilizadas para imprimir circuitos en una variedad de materiales de substrato. Las tintas conductoras contienen materiales conductores tales como materiales de plata en polvo u hojuelas.
Las tintas conductoras se pueden utilizar para implementar circuitos IBG debido a que las propiedades de las tintas utilizadas para imprimir el circuito se pueden modificar para crear dispositivos que tengan diferentes propiedades. Por ejemplo, algunos dispositivos pueden ser impresos utilizando tinta conductora que tenga una cantidad de material conductor. Después, la tinta conductora que tiene más (o menos) material conductor se utiliza para imprimir otra porción del circuito. El circuito entonces puede tener dispositivos que parezcan similares y operen de diferente forma o que parezcan diferentes y operen igual.
Un método posible de ingeniería inversa de circuitos IBG es medir físicamente los dispositivos en el circuito. Esto se puede hacer utilizando una sonda para medir el voltaje real generado por el circuito. A fin de frustrar este método de ingeniería inversa, las celdas IBG son colocadas aleatoriamente separadas a través del diseño. Esto hace más difícil probar el gran número de circuitos IBG requeridos para invertir la ingeniería del diseño.
En una modalidad alternativa, los tipos de circuitos IBG utilizados son distribuidos de manera aleatoria. Por ejemplo, cada tercer compuerta "AND" es implementada utilizando un circuito IBG mientras que cada cuarta compuerta "NAND" es implementada utilizando un circuito IBG. A medida que se incrementa el número de dispositivos implementados por los circuitos IBG, se incrementa la dificultad en la ingeniería inversa del chip. De manera adicional, a medida que se incrementa el número de tipos de dispositivos lógicos implementados por IBG, se incrementa la dificultad en la ingeniería inversa del chip.
En otra modalidad, se elaboran bloques lógicos que tienen dispositivos lógicos en los mismos. Dentro de cada bloque lógico, los IBGs son distribuidos de manera aleatoria dentro del bloque lógico. Como resultado, diferentes tipos de dispositivos lógicos dentro de cada bloque lógico están compuestos de dispositivos IBG.
En otra modalidad, los bloques lógicos son hechos con dispositivos lógicos. El diseñador determina para los bloques lógicos un punto crítico y utiliza un IBG para implementar el punto crítico. El punto crítico es un punto dentro de la lógica del bloque donde es necesario conocer la función o valor de salida para determinar la función del bloque lógico. La implementación del punto crítico dentro del bloque lógico a través de un IBG es conveniente debido a que esto asegura que el IBG tenga un efecto máximo en la prevención de la ingeniería inversa. La incapacidad para determinar el valor del punto crítico necesariamente evitará que la ingeniería inversa determine la función apropiada para el bloque lógico.
Por ejemplo, si el bloque lógico es un ADDER (sumadora), reemplazar un dígito en la salida puede hacer imposible determinar la función del ADDER. Esto se debe a que alguien que intenta invertir la ingeniería del chip que monitorea la función del bloque lógico esperaría una salida específica para un ADDER. Cuando el dígito reemplazado no proporciona el resultado esperado, entonces no se determina que el bloque lógico esté funcionando como un ADDER.
Otra ventaja del sistema y método divulgados es que el chip puede ser diseñado utilizando herramientas y téenicas estándar. Métodos de diseño de un chip se describen en los siguientes párrafos.
Un diseñador crea un diseño general para el chip y para bloques lógicos dentro del chip. El diseño es creado en un lenguaje de diseño de hardware conocido tal como Verilog o VHDL. El diseño entonces es sintetizado en lógica estándar que convierte el diseño al nivel de compuerta optimizado. La síntesis se puede ejecutar utilizando herramientas de síntesis estándar tal como Talus Design, Encounter RTL Designer y Design Compiler. La síntesis mapea los bloques lógicos a lógica estándar utilizando una biblioteca de celdas estándar proporcionada por el proveedor. A continuación, se utiliza una herramienta de lugar y ruta para crear una implementación física del diseño. Este paso involucra crear un plan de piso, una rejilla de energía, colocar las celdas estándar, implementar un árbol de reloj, y enrutar la conectividad entre celdas y puntas de entrada/salida. Algunos ejemplos de herramientas de lugar y rutas son Talus Vortex, Encounter Digital Implementation, y IC Compiler. Utilizando este proceso hay varias formas de diseñar un chip utilizando dispositivos IBG. Una forma es crear y caracterizar una o más bibliotecas de celdas estándar nuevas y utilizar una o más celdas estándar nuevas al inicio del proceso. Otro enfoque es colocar los dispositivos IBG durante el paso de lugar y ruta, ya sea en forma automática o manual.
Otro método de diseño de un chip es que el diseñador cree el diseño utilizando una herramienta de entrada esquemática. El diseñador crea un circuito a mano comprendiendo las compuertas lógicas base. El diseñador puede optimizar la funcionalidad lógica utilizando mapas de Karnaugh. Se utiliza una herramienta de entrada de despliegue para crear la implementación física del diseño. El diseñador dibuja polígonos para representar capas reales que son implementadas en silicio. Utilizando este enfoque, el diseñador coloca dispositivos IBG en cualquier ubicación deseada.
Otra ventaja del sistema y método divulgados es que se pueden implementar en cualquier tipo de dispositivo electrónico. Por ejemplo, se puede implementar memoria de solo lectura (ROM) con las téenicas antes descritas y el contenido de la memoria queda protegido por la implementación fisica del circuito IBG. Esto permite un dispositivo de memoria protegida sin la necesidad de técnicas de encriptación complicadas. De manera adicional, se pueden diseñar microprocesadores o cualquier otro circuito electrónico utilizando uno o más IBG en la implementación.
Debido a que los dispositivos anteriores tienen como resultado un diseño que es difícil de invertir en ingeniería utilizando las técnicas de desmontaje convencionales, se puede implementar otro método para invertir la ingeniería del chip. Otro método conocido para invertir la ingeniería es probar el dispositivo mientras está activo a fin de establecer los valores operativos de los dispositivos internos. A fin de ejecutar estos métodos, la ingeniería inversa debe remover algunas capas del disco para exponer los contactos de salida de los dispositivos. Una forma de hacer que esta técnica sea más difícil es colocar en forma aleatoria los dispositivos lógicos tal como se describió antes. Otra técnica es diseñar un chip que sea físicamente resistente a estas técnicas.
La figura 18 ilustra un disco de silicio que es resistente a la prueba electrónica del chip. La figura 18 muestra capas del disco. El disco tiene una capa base 1801 que incluye la capa de difusión. La capa de oxido 1802 está encima de la capa de difusión 1801. La capa de polisilicio 1803 está ubicada encima de la capa de oxido con la capa de metal 11804 ubicada sobre la misma. Las salidas de señal se forman en la capa de metal 11804. La capa de metal 2 1805 está ubicada encima de la capa de metal 1 1804. Las conexiones de compuerta se forman en la capa de metal 21805. Con este despliegue es necesario remover una parte de la capa de metal 2 1805 para probar las salidas de señal que están ubicadas en la capa de metal 11804. La remoción de una parte de la capa de metal 2 1805 perturba las conexiones de compuerta de los dispositivos que a su vez desactiva los dispositivos. Por lo tanto, una ingeniería inversa que intenta probar el dispositivo destruirá la funcionalidad del dispositivo durante el proceso de ingeniería inversa.
En muchas de las téenicas antes descritas, el nivel de voltaje de salida de un dispositivo se utiliza para determinar la operación del dispositivo. Pero se podría utilizar cualquier otra característica operativa del dispositivo. Por ejemplo, el incremento de tiempo del dispositivo, la corriente extraída o la temperatura operativa se pueden utilizar en el IBG. También, se pude modificar más de una propiedad física del dispositivo. Por ejemplo, la geometría y el nivel de dopado se pueden controlar para

Claims (31)

implementar un IBG. Las muchas características y ventajas de la invención son aparentes a partir de la descripción detallada. Por lo tanto, las reivindicaciones anexas pretenden abarcar todas esas características y ventajas de la invención que caen dentro de los verdaderos espíritus y alcances de la invención. Además, debido a que numerosas modificaciones y variaciones se les ocurrirán a aquellos expertos en la téenica, no se desea limitar la invención a la construcción y operación exactas que se ilustran y describen. Por consiguiente, todas las modificaciones y equivalentes apropiados se pueden incluir dentro del alcance de la invención. Aunque esta invención se ha ilustrado por referencia a modalidades específicas, resultará aparente para aquellos expertos en la técnica que se pueden realizar diversos cambios y modificaciones que claramente caen dentro del alcance de la invención. La invención pretende quedar protegida ampliamente dentro del espíritu y alcance de las reivindicaciones anexas. REIVINDICACIONES
1.- Un elemento electrónico que comprende: un primer dispositivo que tiene una primera geometría y una primera característica; un segundo dispositivo que tiene una segunda geometría y una segunda característica, en donde la primera geometría y la segunda geometría son las mismas y la segunda característica es diferente de la primera característica; y una salida, en donde un nivel de la salida depende de una diferencia en la primera característica y la segunda característica.
2.- El elemento electrónico de conformidad con la reivindicación 1, caracterizado porque la primera característica es un voltaje de salida.
3.- El elemento electrónico de conformidad con la reivindicación 1, caracterizado porque el primer dispositivo es un dispositivo de P canal activo.
4 . - El elemento electrónico de conformidad con la reivindicación 1, caracterizado porque el primer dispositivo es un dispositivo de N canal activo.
5.- El elemento electrónico de conformidad con la reivindicación 1, caracterizado porque el primer dispositivo incluye una poli-resistencia de siliciuro y el segundo dispositivo incluye una poli-resistencia de no-siliciuro.
6.- Un elemento electrónico que comprende: un primer dispositivo que tiene una primera geometría y una primera característica; un segundo dispositivo que tiene una segunda geometría y una segunda característica, en donde la primera geometría y la segunda geometría son diferentes y la segunda característica es la misma que la primera característica; y una salida, en donde un nivel de la salida depende de la primera característica y la segunda característica.
7.- El elemento electrónico de conformidad con la reivindicación 6, caracterizado porque la primera característica es un voltaje de salida.
8.- El elemento electrónico de conformidad con la reivindicación 6, caracterizado porque el primer dispositivo es un dispositivo de P canal activo.
9.- El elemento electrónico de conformidad con la reivindicación 6, caracterizado porque el primer dispositivo es un dispositivo de N canal activo.
10.- El elemento electrónico de conformidad con la reivindicación 6, caracterizado porque el primer dispositivo incluye una poli-resistencia de siliciuro y el segundo dispositivo incluye una poli-resistencia de no-siliciuro.
11.- Un circuito electrónico que comprende: un primer dispositivo lógico; y un segundo dispositivo lógico; en donde al menos uno del primer dispositivo lógico y el segundo dispositivo lógico está compuesto de un primer dispositivo que tiene una primera geometría y una característica, y un segundo dispositivo que tiene una segunda geometría y una segunda característica en donde la primera geometría y la segunda geometría son las mismas y la segunda característica es diferente de la primera característica.
12.- Un circuito electrónico, que comprende: una pluralidad de dispositivos lógicos, en donde al menos un dispositivo lógico comprende un generador de polarización invisible que tiene un primer dispositivo con una primera geometría y un primer voltaje de polarización, y un segundo dispositivo que tiene una segunda geometría y un segundo voltaje de polarización, en donde la primera geometría y la segunda geometría son las mismas y el segundo voltaje de polarización es diferente del primer voltaje de polarización.
13.- El circuito electrónico de conformidad con la reivindicación 12, caracterizado porque dos o más dispositivos lógicos están compuestos de un generador de polarización invisible.
14.- El circuito electrónico de conformidad con la reivindicación 12, caracterizado porque dos o más dispositivos lógicos que están distribuidos de manera aleatoria en el circuito están compuestos de un generador de polarización invisible.
15.- El circuito electrónico de conformidad con la reivindicación 12, caracterizado porque dos o más tipos de dispositivos lógicos están compuestos de un generador de polarización invisible.
16.- El circuito electrónico de conformidad con la reivindicación 12, caracterizado porque la pluralidad de dispositivos lógicos comprenden al menos uno de una compuerta NAND, una compuerta AND, una compuerta OR, una compuerta ÑOR, una compuerta XNOR y una compuerta XOR.
17.- Un elemento electrónico que comprende: un primer dispositivo que tiene una primera geometría y una primera característica; un segundo dispositivo que tiene una segunda geometría y una segunda característica; un tercer dispositivo que tiene una tercera geometría y una tercera característica; y un cuarto dispositivo que tiene una cuarta geometría y una cuarta característica; en donde al menos dos del primer al cuarto dispositivos tienen geometrías que son las mismas y características que son diferentes.
18.- El elemento electrónico de conformidad con la reivindicación 17, caracterizado porque el primer dispositivo y el segundo dispositivo son dispositivos de P canal activo y la primera geometría es la misma que la segunda geometría.
19.- El elemento electrónico de conformidad con la reivindicación 17, caracterizado porque el primer dispositivo y el segundo dispositivo son dispositivos de N canal activo y la primera geometría es la misma que la segunda geometría.
20.- El elemento electrónico de conformidad con la reivindicación 17, caracterizado porque el tercer dispositivo y el cuarto dispositivo son dispositivos de P canal activo y la tercera geometría es la misma que la cuarta geometría.
21.- El elemento electrónico de conformidad con la reivindicación 17, caracterizado porque el tercer dispositivo y el cuarto dispositivo son dispositivos de N canal activo y la tercera geometría es la misma que la cuarta geometría.
22.- El elemento electrónico de conformidad con la reivindicación 17, caracterizado porque la primera característica es un voltaje de polarización de aproximadamente 2.5 voltios.
23.- El elemento electrónico de conformidad con la reivindicación 22, caracterizado porque la segunda característica es un voltaje de polarización de aproximadamente 3.3 voltios.
24.- El elemento electrónico de conformidad con la reivindicación 23, caracterizado porque la tercera y cuarta características son voltajes de polarización de aproximadamente 2.5 voltios o 3.3 voltios.
25.- El elemento electrónico de conformidad con la reivindicación 17, caracterizado porque el primer dispositivo es una poli-resistencia de siliciuro y el segundo dispositivo es una poli-resistencia de no- siliciuro, en donde el primer dispositivo se utiliza para establecer la primera característica como un voltaje de polarización activa y el segundo dispositivo se utiliza para establecer la segunda característica como un voltaje de polarización activa.
26.- El elemento electrónico de conformidad con la reivindicación 17, caracterizado porque el tercer dispositivo es una poli-resistencia de siliciuro y el cuarto dispositivo es una poli-resistencia de no- siliciuro, en donde el tercer dispositivo se utiliza para establecer la tercera característica como un voltaje de polarización activa y el cuarto dispositivo se utiliza para establecer la cuarta característica como un voltaje de polarización activa.
27.- Un método para fabricar un dispositivo de semiconductor que es resistente a la ingeniería inversa, el método comprende: proporcionar uno o más generadores de polarización invisible que tienen un primer dispositivo con una primera geometría y una primera característica, y un segundo dispositivo que tiene una segunda geometría y una segunda característica, en donde la primera geometría y la segunda geometría son las mismas y la segunda característica es diferente de la primera característica; proporcionan múltiples dispositivos lógicos; y distribuir de manera aleatoria dentro de los dispositivos lógicos uno o más generadores de polarización invisible.
28.- El método de conformidad con la reivindicación 27, caracterizado porque dos tipos diferentes de dispositivos lógicos se implementan utilizando generadores de polarización invisible.
29.- El método de conformidad con la reivindicación 27, caracterizado porque tres o más tipos diferentes de dispositivos lógicos se implementan utilizando generadores de polarización invisible.
30.- El método de conformidad con la reivindicación 27, que además comprende: identificar un punto crítico en un bloque lógico, en donde un punto critico es un punto que es necesario para determinar la función del bloque lógico; e implementar el punto crítico identificado utilizando un generador de polarización invisible.
31.- El método de conformidad con la reivindicación 30, que además comprende: identificar el punto critico de dos o más bloques lógicos; e iplementar los puntos críticos identificados utilizando generadores de polarización invisible.
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