CN1409400A - 互补金属氧化物半导体器件 - Google Patents

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Abstract

提供了一种以低成本和短周期制造的互补MOS半导体器件，该互补MOS半导体器件能够在低电压下工作、并具有低功耗和高速驱动能力，能够实现高速工作的功率控制器件或模拟半导体器件。CMOS的栅电极由单一极性的P型多晶硅或具有P型多晶化物结构形成。PMOS是表面沟道型，因此，能够具有较短的沟道并具有较低的阈值电压。同样，由于采用较小扩散系数的砷作为NMOS中的阈值电压控制的杂质，所以埋置沟道型的NMOS具有非常浅的埋置沟道，因此，能够具有较短的沟道并具有较低的阈值电压。此外，在分压电路或CR电路中采用的电阻器由不同于栅电极的多晶硅组成，因此，就提供了具有高精度的分压电路。因此，实现了高速工作的功率控制半导体器件或模拟半导体器件。

Description

互补金属氧化物半导体器件
1.发明领域
本发明涉及一种在SOI(绝缘体上的硅)衬底上设置有电阻器电路的互补MOS半导体器件，其中需要一种低压工作、低功耗、高驱动能力，具体涉及一种功率控制半导体器件例如电压检测器(此后称作VD)、电压调整器(此后称作VR)、或开关调整器(此后称作SWR)或模拟半导体器件例如工作放大器或比较器。
2.现有技术的描述
已经采用具有电阻器电路的大量互补MOS半导体器件，其中利用多晶硅等形成的电阻器。图18示出设置有电阻器电路的常规半导体器件结构的实例。半导体器件由互补MOS结构(此后称作CMOS)组成，该互补MOS结构的构成为：栅电极由n+多晶硅组成的n沟道MOS晶体管(此后称作NMOS)；在n阱区域中形成并且其栅电极同样由n+多晶硅组成的p沟道晶体管(此后称作PMOS)，以及在场绝缘薄膜上形成并用于分离电压的分压电路或用于设定时间常数的CR电路的电阻器，所有元件都形成在p型半导体衬底上(例如，参考专利文件1)。
JP10-303315A(第一页，和图1)
在具有电阻器电路的互补MOS(CMOS)半导体器件中，为了易于制造和可靠性，通常利用n+多晶硅用做栅电极。此时，NMOS为基于在栅电极和半导体衬底之间的功函数关系的表面沟道型，而在PMOS中，基于在栅电极和半导体衬底之间的功函数关系，阈值电压大约是-1V。因此，当为了降低阈值电压而进行杂质注入时，PMOS为掩埋沟道型，其中在衬底内靠近表面的浅区部分形成沟道。因为载流子穿过衬底的内部，所以埋置沟道型具有迁移率高的优点。然而，在埋置沟道型中，当阈值电压降低时，亚阈值特性就严重恶化，导致漏电流的增加。因此，在PMOS中就很难获得比NMOS中更低的电压和更短的沟道。
此外，作为在NMOS和PMOS两者中实现低电压的结构，给出了相同极性栅结构，其中栅电极的极性与晶体管的极性相同，如图19或20中所示。在此种结构中，利用n+多晶硅作为NMOS晶体管的栅电极，利用p+多晶硅作为PMOS晶体管的栅电极。因此，NMOS和PMOS晶体管两者都是表面沟道型，就可以抑制漏电流，因此就能够获得较低的电压。然而，因为栅电极的极性制造为彼此不同，所以增加了制造步骤，就造成了制造成本和制造周期的增加。此外，在通常作为最基本电路元件的反相器电路中，为了提高表面效率应避免通过金属在NMOS和PMOS的栅电极之间的连接。以从NMOS到PMOS的平面方式由多晶硅和高熔点金属硅化物的叠层组成的一种连续的多晶硅或多晶化物(polycide)结构布图反相器电路。因此，存在成本和特性的问题，其中图19示出了多晶硅单层的情况，在多晶硅中的pn结阻抗较高并因此不实用，其中图20示出了多晶化物结构的情况，在热处理步骤中具有相反导电性质的n型和p型杂质高速地分别扩散到高熔点金属硅化物中的栅电极，结果功函数改变并且阈值电压不稳定。
此外，近几年，随着尺寸的减小和重量的降低，在便携式设备例如便携电话或PDA中需要低功耗、高速和较强的功能。随着这些要求，组成便携式设备的电子元件就必须减小尺寸并高速工作。然而，功率控制半导体器件例如开关调整器需要具有大约10V的承受电压，因此，由于实现较高精度而导致很难进行高速工作。
发明的概述
由于上述原因产生本发明，因此本发明的一个目的是提供一种互补MOS半导体器件，以低成本和较短的制造周期制造该器件，该器件能够低电压工作并具有较低的功耗和较强的驱动能力，并能够实现高速工作的功率控制半导体器件或模拟半导体器件。
为了达到上述目的，本发明提出下列方法。
(1)提供一种SOI互补MOS半导体器件，该器件由n型MOS晶体管、p型MOS晶体管和在SOI(绝缘体上的硅)衬底中的半导体薄膜层上形成的电阻器构成，该SOI衬底由半导体衬底上形成的绝缘膜和在绝缘膜上形成的半导体薄膜层构成，其中：n型MOS晶体管的栅电极的极性为p型；p型MOS晶体管的栅电极的极性为p型；由不同于n型MOS晶体管的p型栅电极和p型MOS晶体管的p型栅电极的材料形成电阻器。
提供一种SOI互补MOS半导体器件，其中：
(2)由第一多晶硅形成n型MOS晶体管的p型栅电极和p型MOS晶体管的p型栅电极；
(3)由叠置的多晶化物结构形成n型MOS晶体管的p型栅电极和p型MOS晶体管的p型栅电极，由第一多晶硅和第一高熔点金属硅化物的叠层组成该多晶化物结构。
(4)由不同于n型MOS晶体管的p型栅电极和p型MOS晶体管的p型栅电极的材料的第二多晶硅形成电阻器；
(5)由第二多晶硅形成的电阻器包括相对低的浓度的至少一个第一n型电阻器；
(6)由第二多晶硅形成的电阻器包括相对高的浓度的至少一个第二n型电阻器；
(7)由第二多晶硅形成的电阻器包括相对低的浓度的至少一个第一P型电阻器；
(8)由第二多晶硅形成的电阻器包括相对高的浓度的至少一个第二P型电阻器；
(9)由第一多晶硅形成的P型栅电极具有2000-6000的膜厚；
(10)在由第一多晶硅和第一高熔点金属硅化物的叠层组成的叠置多晶化物结构形成的p型栅电极中，第一多晶硅具有500-2500的厚度，第一高熔点金属硅化物具有500-2500的厚度。
(11)由第二多晶硅形成的电阻器各具有500-2500的厚度；
(12)由第二多晶硅形成的相对低浓度的第一n型电阻器含有杂质浓度为1×1014-9×1018atoms/cm3磷或砷，表面电阻值为大约几kΩ/□至几十kΩ/□；
(13)由第二多晶硅形成的相对高浓度的第二n型电阻器含有杂质浓度为1×1019-5×1021atoms/cm3磷或砷，表面电阻值为大约100Ω/□至几百Ω/□，温度系数为大约几百ppm/℃至几千ppm/℃；
(14)由第二多晶硅形成的相对低浓度的第一p型电阻器含有杂质浓度为1×1014-9×1018atoms/cm3硼或BF2，表面电阻值为大约几kΩ/□至几十kΩ/□；
(15)由第二多晶硅形成的相对高浓度的第二p型电阻器含有杂质浓度为1×1019-5×1021atoms/cm3硼或BF2，表面电阻值为大约几百Ω/□至1kΩ/□，温度系数为大约几百ppm/℃至几千ppm/℃；
(16)由Ni-Cr合金、硅化铬、硅化钼或β-铁酸盐硅化物构成的薄膜金属电阻器组成的电阻器具有100-300的厚度；
(17)形成n型MOS晶体管的p型栅电极和p型MOS晶体管的p型栅电极的第一多晶硅含有杂质浓度为1×1018atoms/cm3硼或BF2或者更高；
(18)第一高熔点金属硅化物为硅化钨、硅化钼、硅化钛或硅化铂；
(19)n型MOS晶体管和p型MOS晶体管至少包括具有单一漏结构的第一结构的MOS晶体管，其中源和漏每个由高杂质浓度的以平面方式与p型栅电极交迭的扩散层组成；
(20)n型MOS晶体管和p型MOS晶体管至少包括具有由低杂质浓度的扩散层和高杂质浓度的扩散层构成的第二结构的MOS晶体管，在低杂质浓度的扩散层中源和漏以平面方式与p型栅电极交迭，在高杂质浓度的扩散层中只有漏不与p型栅电极交迭或源和漏都不与p型栅电极交迭；
(21)n型MOS晶体管和p型MOS晶体管至少包括具有第三结构的MOS晶体管：该第三结构由其中源和漏以平面方式与p型栅电极交迭的低杂质浓度的扩散层和其中只有漏不与p型栅电极交迭或源和漏都不与p型栅电极交迭的高杂质浓度的扩散层构成；其中高杂质浓度的扩散层和p型栅电极之间的绝缘膜厚度大于栅绝缘膜的膜厚；
(22)n型MOS晶体管和p型MOS晶体管至少包括具有第四结构的MOS晶体管，该第四结构由其中源和漏以平面方式与p型栅电极交迭的高杂质浓度的扩散层和其中只有漏或源和漏两者都比高杂质浓度的扩散层延伸到超过沟道侧边更多并且以平面方式与p型栅电极交迭的低杂质浓度的扩散层构成；
(23)在第二结构MOS晶体管、第三结构MOS晶体管和第四结构MOS晶体管每个中的低杂质浓度的扩散层的杂质浓度为1×1016-1×1018atoms/cm3，并且在第一结构MOS晶体管、第二结构MOS晶体管、第三结构MOS晶体管和第四结构MOS晶体管每个中的高杂质浓度的扩散层的杂质浓度为1×1019atoms/cm3或更高；
(24)在n型MOS晶体管的第二结构MOS晶体管、第三结构MOS晶体管和第四结构MOS晶体管每个中的低杂质浓度的扩散层的杂质为磷，并且在n型MOS晶体管的第一结构MOS晶体管、第二结构MOS晶体管、第三结构MOS晶体管和第四结构MOS晶体管每个中的高杂质浓度的扩散层的杂质为砷或磷；
(25)在p型MOS晶体管的第二结构MOS晶体管、第三结构MOS晶体管和第四结构MOS晶体管每个中的低杂质浓度的扩散层的杂质为硼或BF2，并且在p型MOS晶体管的第一结构MOS晶体管、第二结构MOS晶体管、第三结构MOS晶体管和第四结构MOS晶体管每个中的高杂质浓度的扩散层的杂质为硼或BF2；
(26)n型MOS晶体管包括具有埋置沟道型和增强型的阈值电压的第一n型MOS晶体管；
(27)n型MOS晶体管包括具有埋置沟道型和耗尽型的阈值电压的第二n型MOS晶体管；
(28)p型MOS晶体管包括具有表面沟道型和增强型的阈值电压的第一p型MOS晶体管；
(29)p型MOS晶体管包括具有埋置沟道型和耗尽型的阈值电压的第二p型MOS晶体管；
(30)半导体薄膜层厚度为0.1μm-1μm；
(31)在半导体衬底上形成的绝缘膜厚度为0.1μm-1μm；
(32)在半导体衬底上形成的绝缘膜例如氧化硅膜或氮化硅膜是由绝缘材料例如玻璃、蓝宝石或陶瓷形成的；
(33)在半导体衬底上形成的元件隔离结构由利用LOCOS方法形成的绝缘膜组成；
(34)在半导体衬底上形成的元件隔离结构为沟槽元件隔离结构，其中深腐蚀半导体薄膜层直至到达埋置绝缘膜的深度以形成沟槽部分；
(35)沟槽元件隔离结构的沟槽部分内部由淀积的绝缘膜填充；或者
(36)沟槽元件隔离结构的沟槽部分内部由不同于用于p型栅电极和用于电阻器的材料的第三多晶硅填充，该电阻器由第二多晶硅组成。
附图的简要描述
附图中：
图1是根据本发明的CMOS半导体器件的实施例的示意性剖面图；
图2是根据本发明的CMOS半导体器件的另一个实施例的示意性剖面图；
图3示出构成半导体器件的正VR的结构简图；
图4是根据本发明的CMOS半导体器件的另一个实施例的示意性剖面图；
图5是根据本发明的CMOS半导体器件的另一个实施例的示意性剖面图；
图6是根据本发明的CMOS半导体器件的另一个实施例的示意性剖面图；
图7是根据本发明的CMOS半导体器件的另一个实施例的示意性剖面图；
图8是根据本发明的CMOS半导体器件的另一个实施例的示意性剖面图；
图9是根据本发明的CMOS半导体器件的另一个实施例的示意性剖面图；
图10是根据本发明的CMOS半导体器件的另一个实施例的示意性剖面图；
图11是根据本发明的CMOS半导体器件的另一个实施例的示意性剖面图；
图12是根据本发明的CMOS半导体器件的另一个实施例的示意性剖面图；
图13是根据本发明的CMOS半导体器件的另一个实施例的示意性剖面图；
图14是根据本发明的CMOS半导体器件的另一个实施例的示意性剖面图；
图15是根据本发明的CMOS半导体器件的另一个实施例的示意性剖面图；
图16是根据本发明的CMOS半导体器件的另一个实施例的示意性剖面图；
图17是根据本发明的CMOS半导体器件的另一个实施例的示意性剖面图；
图18是常规CMOS半导体器件的示意性剖面图；
图19是常规CMOS半导体器件的示意性剖面图；以及
图20是常规CMOS半导体器件的示意性剖面图；
优选实施例的详细描述
下面，将参照附图描述根据本发明的实施例。
图1是根据本发明的CMOS半导体器件的示意性剖面图。由p型半导体衬底101、埋置绝缘膜133和用于形成元件的p型半导体薄膜层134构成SOI衬底，在SOI衬底上的CMOS半导体器件的结构包括：由NMOS113和PMOS112构成的CMOS，在NMOS 113中在p型半导体薄膜层134中形成栅电极并由p+多晶硅107组成栅电极，其中源和漏采用所谓的单一漏结构，在PMOS 112中在n阱区102中形成栅电极并同样由p+多晶硅107组成栅电极，同样采用所谓的单一漏结构；以及p-电阻器114和n-电阻器115，它们形成在场绝缘膜106上，每个由多晶硅组成并用于分离电压的分压电路、用于设定时间常数的CR电路或是其他电路。
在SOI衬底中，根据工作电压确定埋置绝缘膜和半导体薄膜层的厚度。埋置绝缘层的厚度为1000-1μm，同样，半导体薄膜层的厚度为1000-1μm。构成栅电极的p+多晶硅107含有浓度大于等于1×1018atoms/cm3的受主杂质例如硼或BF2。
图1中，构成CMOS的栅电极的多晶硅107和多晶硅电阻器114和115通过分离步骤形成，并且具有不同的厚度；由厚度小于栅电极的厚度形成多晶硅电阻器。例如，栅电极107具有大约2000-6000的厚度；相反，电阻器的厚度为500-2500。这是因为，在多晶硅电阻器中，表面电阻值可以设置较高，具有较薄厚度的电阻器还可以提高温度特性。因此，可以进一步提高精度。尽管在常规分压电路中根据电阻的应用，表面电阻值为几kΩ/□至几十kΩ/□的范围。至于此时的杂质，在p-电阻器114中采用浓度为大约1×1014-9×1018atoms/cm3的硼或BF2，在n-电阻器115中采用浓度为大约1×1014-9×1018atoms/cmu3的磷或砷。
图1中，示出了p-电阻器114和n-电阻器115。然而，考虑到电阻器特征和产品所需的特性，就应当考虑减少步骤数量和降低制造成本来设置p-电阻器114或n-电阻器115的情况。
此外，因为通过分离步骤形成栅电极和电阻器，所以可以采用薄膜金属来替代多晶硅形成电阻器。图2是根据本发明的CMOS半导体器件的另一个实施例的示意性剖面图。这里，硅化铬132用做薄膜金属电阻器131，但同样可以采用Ni-Cr合金或金属硅化物例如硅化钼或β-铁酸盐硅化物。在金属硅化物种类中硅化铬具有较高的电阻值，通过形成厚度为100-300的薄膜就可以用做电阻器。利用薄膜金属电阻器替代多晶硅，可以将分压电路的比率精度、电阻器值的变化和温度系数制作得更小。
在PMOS112中，由p+多晶硅107组成栅电极，由此E型PMOS的沟道为基于N阱102和栅电极之间的功函数关系的表面沟道型。然而，在表面沟道型PMOS中，即使阈值电压设置为0.5V或更高，并不发生严重的亚阈值系数退化，并且能够实现低电压工作和低功耗。
另一方面，在NMOS 113中，e型NMOS的沟道为基于由p+多晶硅107组成的栅电极和p型半导体薄膜层134之间的功函数关系的埋置沟道。然而，可以采用具有较小扩散系数的砷作为阈值电压控制的施主杂质，此时阈值电压值设置为所需的值，因此，沟道为超浅埋置沟道。因此，即使阈值电压设置为小于等于0.5V的值，与e型PMOS的情况相比，可以显著地抑制亚阈值的退化或漏电流的增加：其中具有较大扩散系数和用于离子注入的较大注入范围的硼必须用做阈值电压控制的受主杂质，由此提供深埋置沟道；并且由n+多晶硅组成栅电极。
从上述的描述中应当理解，与常规CMOS相比根据本发明的CMOS是达到低电压工作和低功耗的有效技术，在本发明中利用单一极性的p+多晶硅用于栅电极，常规CMOS中采用单一极性的n+多晶硅用于栅电极。
关于低电压工作和低功耗，通常公知为所谓的相同极性栅极CMOS技术。在相同极性栅电极的形成中，需要增加至少两个掩膜步骤以完成常规单一极性栅工艺，由此单独形成p型和n型栅电极。在单一极性栅CMOS中标准的掩膜步骤数量为大约10，在相同极性栅电极的形成中步骤的成本粗略估计增加20％。因此，从半导体器件的性能和成本的总体考虑，可以说根据本发明的具有由单一极性的p+多晶硅组成的栅电极的CMOS是有效的。
此外，在常规栅电极为n+多晶硅单一极性栅电极的CMOS情况下，通常采用扩散炉中的磷扩散用于将n型杂质掺杂到多晶硅。此时，需要硬掩膜例如氧化膜或绝缘膜用于形成电阻器，特别地，可以只通过更加复杂的步骤就能形成比关于高阻值的n型电阻器更优越的p型电阻器。然而，在p+多晶硅单一极性栅电极CMOS中，通过不需要硬掩膜的离子注入方法实施将杂质掺杂到栅电极多晶硅中，因此，通过简单步骤形成p-电阻器和n-电阻器两者是可能的。关于这点，本发明具有优点。
然后，将参照图3描述本发明应用到实际生产情况的具体效果。图3示出由半导体器件组成的正VR的结构简图。由参考电压电路123、误差放大器124、PMOS输出元件125和由电阻器129组成的分压电路130构成VR，并且VR是一种具有即使任意电压输入到输入端126、也总是将恒定电压和所需电流值一起从输出端128输出的功能的半导体器件。
近年来，关于具体地用于便携装置的VR，市场需要低的输入电压、功耗的减少、在输入和输出电位之间小差值的大电流输出、输出电压的精度的提高、成本的降低、尺寸的减小等。具体给出最优先的是降低成本和减小尺寸。适应上述需要，通过利用本发明的结构构成误差放大器、PMOS输出元件和参考电压电路，也就是通过以低成本形成并具有高阻值和高精度的p-电阻器构成低成本和低阈值电压的CMOS和分压电路，由此VR就能够实现低电压工作、低功耗和输出电压的高精度。
此外，具体地说，本发明的结构提供了一种降低成本，也就是，对应于最优先的考虑需要，芯片尺寸减少和器件尺寸减少的最好效果。VR输出几十mA至几百mA的电流。这完全依据PMOS输出元件的驱动能力，并且PMOS输出元件基本上占据产品的芯片表面面积的一半。因此，如何减少PMOS输出元件的尺寸是实现降低成本和减少器件尺寸的关键。
另一方面，应当描述市场中强烈要求在输入和输出电位之间的小差值下的用于降低输入电压和用于大电流输出的需要。这些要求意味着提供到PMOS输出元件中的栅极的电压应较小并且在非饱和工作模式下提供大电流，在非饱和模式中源-漏电压很小。在非饱和工作下MOS晶体管的漏极电流由下面的表达式(1)表示。
Id＝(μ·Cox·W/L)×{(Vgs-Vth)-1/2·Vds}×Vds  (1)
Id：漏极电流
μ：迁移率
Cox：栅绝缘膜的电容
W：沟道宽度
L：沟道长度
Vgs：栅极和源极之间的电压
Vth：阈值电压
Vds：漏极和源极之间的电压
为了在不增加表面面积甚至具有小的Vgs和Vds情况下获得足够大的漏极，必须依据表达式(1)进行减少沟道长度并降低Vth。
应当理解，因为当抑制关断时间下的漏电流时可以进行降低阈值电压和减少沟道长度，所以CMOS结构在降低成本和减少VR尺寸方面是一种非常有效的方法，其中在该CMOS结构中栅极由单一极性的p+多晶硅形成。当然，关于芯片尺寸同样通过采用相同极性栅电极CMOS技术就可以获得相同的效果。然而，在成本方面，这伴随着步骤数量的增加，因此，从整体考虑就不能达到根据本发明获得的效果。
此外，关于在VR中根据本发明p+多晶硅单一极性栅电极的CMOS结构产生的优点，在所谓e/d型构成参考电压电路的情况下，其中e型NMOS和耗尽型NMOS(此后称作d型NMOS)组成e/d型，e型NMOS和d型NMOS都是埋置沟道型，因此，在MOSs之间就产生几乎相同的阈值电压和关于互导的温度变化的波动。因此，应当指出，即在栅电极由p+多晶硅形成的情况下，与常规参考电压电路相比，由表面沟道e型NMOS和埋置沟道d型NMOS组成参考电压电路中关于温度变化输出电压的波动较小。
此外，根据本发明的p+多晶硅单一极性栅的CMOS结构实际上能够利用PMOS e/d型参考电压电路，其却不能投入实际应用，因为在常规的n+多晶硅栅极结构中特别是d型的阈值电压的波动很大。因此，本发明还有一个优点，即在e/d型参考电压电路中可以选择任何NMOS和PMOS，增加了电路设计的自由度。
此外，由于采用SOI衬底，通过与埋置绝缘膜133相邻形成的场绝缘膜106就可以实现整个元件的隔离。因此，减少隔离宽度，也就是，可以实现减少芯片尺寸，并获得无噪声。此外，尽管在比体CMOS中的PMOS的电位高的电位下工作NMOS是不可能的，但是利用SOI衬底可以在比CMOS中的PMOS的电位高的电位下工作NMOS。效果非常明显。
上面描述了VR中的本发明的效果。此外，通过应用本发明，同样可以在装配了高输出元件的SWR中或在VD中获得与在VR中相同的有益效果，其中在VD中强烈要求用于低电压工作、低功耗、低成本和减少尺寸。
图4是根据本发明的CMOS半导体器件的另一实施例的示意性剖面图。在图1中的本发明的实施例中，由p+多晶硅单层形成栅电极，这种情况存在一个问题，其中p+多晶硅单层的表面电阻为大约100Ω/□的较大值，因此，就很难将p+多晶硅单层应用到必须适用于高频并高速工作的半导体器件。作为克服该问题的措施，图4示出了一种称作多晶化物的结构，其中高熔点金属硅化物116例如硅化钨、硅化钼、硅化钛或硅化铂形成在p+多晶硅107上并作为栅电极以获得低电阻。表面电阻值取决于高熔点金属硅化物的种类和厚度，获得厚度为500-2500的标准表面电阻值为几十Ω/□至几Ω/□。因为根据p+多晶硅和半导体之间的功函数确定MOS自身的工作，所以可以获得关于图1中描述的低电压工作、低功耗和低成本的相同效果。因此，通过相应地减少栅电极的电阻就能进一步提高半导体器件的性能。
此外，在图4中，由于p-电阻器114和n-电阻器115由不同于栅电极的多晶硅层形成，所以就不需要由多晶硅单层形成电阻器的必要步骤，例如，就不需要下面的复杂步骤：高熔点金属硅化物就不用预先覆盖在形成电阻器的多晶硅上；或者高熔点金属硅化物一次覆盖在多晶硅上，然后，选择去除部分高熔点金属硅化物。
图5是根据本发明的CMOS半导体器件的另一实施例的示意性剖面图。单一极性的p+多晶硅的CMOS结构与图1中的实施例具有相同结构，关于低压工作、低功耗和低成本与图1中的实施例具有相同的效果。图5中的实施例不同于图1中的实施例的地方在于，其中多晶硅形成的电阻器为相对高掺杂浓度并具有低阻值的p+电阻器117和n+电阻器118。在电阻器电路例如分压电路中，具有相对高的表面电阻值，其中比率精度很重要，图1的实施例中示出的p-电阻器或n-电阻器是有效的。然而，在重要的绝对值精度的电阻器中或在需要较小温度系数的电阻器中，例如确定时间常数的CR电路，当杂质浓度增加并且电阻相对低时，就应更加改善绝对值精度和温度系数。
在常规形成CMOS中，通过例如在形成NMOS和PMOS的源和漏时掺杂、同时将杂质掺杂到多晶硅，形成p+电阻器117和n+电阻器118。此时，关于p+电阻器117，采用浓度为大约1×1019atoms/cm3或更高的硼或BF2作为杂质，表面电阻值为大约几百Ω/□至1kΩ/□，温度系数为大约几百ppm/℃至一千ppm/℃。关于n+电阻器118，采用浓度为大约1×1019atoms/cm3或更高的磷或砷作为杂质，表面电阻值为大约一百Ω/□至几百Ω/□，温度系数为大约几百ppm/℃至一千ppm/℃。图5示出的实施例中的CMOS示出了由多晶硅单层形成栅电极的情况。然而，本实施例中相对高浓度的电阻器可以应用为CMOS的电阻器，其中栅电极具有多晶化物结构。此外，在图5中，示出了p+电阻器117和n+电阻器118，但考虑到半导体器件中所需的特性和电阻器的特性，可以通过采用减少制造步骤或降低成本为目的的任何一种电阻器构成半导体器件。而且，可以采用图2中所示的薄膜金属电阻器。
图6是根据本发明的CMOS半导体器件的又一实施例示意性剖面图。在图6中，示出了基于本发明的具有单一极性的p+多晶硅107形成的栅电极CMOS，该CMOS具有与图1中的实施例的器件的低压工作、低功耗和低成本的相同效果。此外，为了增强沟道长度的调制、抑制由热载流子引起的可靠性的降低并为了提高模拟电路中的漏耐压的目的，该CMOS具有MOS晶体管结构，其中：源和漏以及仅有一个漏分别设置为低掺杂浓度的扩散层n-119和p-120；源和漏以及仅有一个漏分别设置为高掺杂浓度的扩散层n+103和p+104，该层与栅电极隔开一定距离。采用此结构应用到VD或具有高输出电压的VR或具有高输出电压的调压器型的SWR。形成图6中所示的结构，例如，选择形成低掺杂浓度的扩散层，然后，在半导体中通过抗蚀剂掩膜和离子注入技术分别提供高掺杂浓度的扩散层。
关于低掺杂浓度的扩散层，在PMOS 112的p-120的情况下，采用浓度为大约1×1016-1×1018atoms/cm3的硼或BF2作为杂质，在NMOS113的n-119的情况下，采用浓度为大约1×1016-1×1018atoms/cm3的磷或砷作为杂质。关于高掺杂浓度的扩散层，在PMOS 112的p+104的情况下，采用浓度为1×1019atoms/cm3或更高的硼或BF2作为杂质，在NMOS113的n+103的情况下，采用浓度为1×1019atoms/cm3或更高的磷或砷作为杂质。
从栅电极到远离栅电极的高掺杂浓度的扩散层的距离，也就是称作偏移(offset)长度通常为0.5μm至几μm，这取决于输入到半导体器件的电压。在图6中，PMOS112仅在它的一侧具有一个偏移结构，而NMOS113在它的两个侧面都具有偏移结构。然而，根据电路中的元件采用的方法可以选择电路的适合结构，而不用考虑MOS晶体管的导电类型。通常地，电流方向为两个方向并且在源和漏根据具体情况发生转变的两个方向中所需耐压的情况下，每个源和漏出现偏移结构，在电流方向为一个方向并且固定源和漏的情况下，仅在一侧，也就是，为了减少寄生电容只有漏采用偏移结构。此外，图6示出了p+多晶硅单层作为栅电极的实例，但是同样可以采用图4所示的p+多晶化物结构作为栅电极。类似地，关于电阻器，图6中仅示出了p-电阻器，但是根据不同需要可以分别采用图1或5中所示的n-电阻器、p+电阻器和n+电阻器。此外，可以采用图2中所示的薄膜金属电阻器。
图7示出了根据本发明的CMOS半导体器件的另一实施例的示意性剖面图。在图7中，示出了基于本发明的具有由单一极性的p+多晶硅107形成的栅电极的CMOS，该CMOS具有与图1中的实施例的低压工作、低功耗和低成本的相同效果。此外，该CMOS具有称作双扩散漏(DDD)结构的MOS晶体管结构，其中高掺杂浓度的扩散层n+103和p+104设置为源和漏以至与栅电极交迭，并且其中低掺杂浓度的扩散层n-119和p-120分别设置为源和漏并且只有一个漏，以至与栅电极交迭。为了获得与图6中所示的结构的相同的效果使用这种结构，但是本实施例不同于图6所示的实施例，其中本实施例具有一个优点，即高掺杂浓度的扩散层与栅电极交迭，因此，MOS工作时的寄生电容可以变得很小。然而，本实施例还具有一个缺点，即由于栅极和漏极重叠，也就是，镜向电容很大，所以CMOS不适合高频工作。
形成图7中所示的结构，例如，通过离子注入和热处理选择形成低掺杂浓度的扩散层，然后，提供高掺杂浓度的扩散层。关于低掺杂浓度的扩散层，在PMOS112的p-120的情况下，采用浓度为大约1×1016-1×1018atoms/cm3的硼或BF2作为杂质，在NMOS113的n-119的情况下，采用浓度为大约1×1016-1×1018atoms/cm3的磷或砷作为杂质。关于高掺杂浓度的扩散层，在PMOS112的p+104的情况下，采用浓度为1×1019atoms/cm3或更高的硼或BF2作为杂质，在NMOS113的n+103的情况下，采用浓度为1×1019atoms/cm3或更高的磷或砷作为杂质。
在低浓度扩散层n-119以及p-120和高浓度扩散层n+103以及p+104之间到沟道的横向扩散量中的差值通常为大约0.2μm至1μm。在图7中，PMOS112仅在它的一侧具有一个DDD结构，而NMOS113在它的两个侧面都有DDD结构。然而，根据电路中的元件采用的方法可以选择电路的适合结构，而不用考虑MOS晶体管的导电类型。通常地，当电流方向为两个方向并且在源和漏根据具体情况发生转变的两个方向中所需耐压的情况下，每个源和漏出现DDD结构；当电流方向为一个方向并且固定源和漏的情况下，仅在一侧，也就是，为了减少有效沟道长度只有漏采用DDD结构。此外，图7示出了p+多晶硅单层作为栅电极的实例，但是同样可以采用图4所示的p+多晶化物结构作为栅电极。类似地，关于电阻器，图7中仅示出了p-电阻器，但是根据不同需要可以选择采用图1或5中所示的n-电阻器、p+电阻器和n+电阻器。此外，可以采用图2中所示的薄膜金属电阻器。
图8示出了根据本发明的CMOS半导体器件的另一实施例的示意性剖面图。在图8中，示出了基于本发明的单一极性的p+多晶硅107形成的栅电极的CMOS，该CMOS具有与图1中的实施例的低压工作、低功耗和低成本的相同效果。此外，该CMOS具有由称作轻掺杂漏(LDD)结构组成的MOS晶体管结构，其中低掺杂浓度的扩散层n-119和p-120和高掺杂浓度的扩散层n+103和p+104分别构成源极和漏极对，其中扩散层n+103和p+104以侧壁隔板与栅电极隔开。为了获得与图6和7中所示的结构的相同效果使用这种结构，但是本实施例不同于图6和7所示的实施例的地方在于，本实施例具有一个结构优点，即以自对准方式高精度地形成高掺杂浓度的扩散层，而本实施例还具有一个缺点，即限制了耐压的提高。
形成图8中所示的结构，例如，通过离子注入和热处理形成低掺杂浓度的扩散层，然后，通过CVD(化学气相淀积)方法用绝缘膜覆盖栅电极，另外进行各向异性干法腐蚀形成侧壁隔板，以自对准方式通过离子注入提供高掺杂浓度的扩散层。关于低掺杂浓度的扩散层，在PMOS112的p-120的情况下，采用浓度为大约1×1016-1×1018atoms/cm3的硼或BF2作为杂质，在NMOS113的n-119的情况下，采用浓度为大约1×1016-1×1018atoms/cm3的磷或砷作为杂质。关于高掺杂浓度的扩散层，在PMOS112的p+104的情况下，采用浓度为1×1019atoms/cm3或更高的硼或BF2作为杂质，在NMOS113的n+103的情况下，采用浓度为1×1019atoms/cm3或更高的磷或砷作为杂质。
侧壁隔板121的宽度一般为0.2μm至0.5μm。图8示出了p+多晶硅单层作为栅电极的实例，但是同样可以采用图4所示的p+多晶化物结构作为栅电极。类似地，关于电阻器，图8中仅示出了p-电阻器，但是根据不同需要可以选择应用图1或5中所示的n-电阻器、p+电阻器和n+电阻器。此外，可以采用图2中所示的薄膜金属电阻器。
图9示出了根据本发明的CMOS半导体器件的另一实施例的示意性剖面图。在图9中，示出了基于本发明的单一极性的p+多晶硅107形成的栅电极的CMOS，该CMOS具有与图1中的实施例的低压工作、低功耗和低成本的相同效果。此外，CMOS具有一种MOS晶体管结构，其中分别将源区和漏区以及仅有一个漏区提供作为低掺杂浓度的扩散层n-119和p-120、分别将源区和漏区以及仅有一个漏区提供作为高掺杂浓度的扩散层n+103和p+104，由其厚度没有达到埋置绝缘膜的绝缘膜122将扩散层n+103和p+104与栅电极隔开，该绝缘膜122夹在扩散层n+103和p+104和栅电极之间。为了获得与图6中所示的结构的相同效果使用这种结构，但是本实施例不同于图6所示实施例的地方在于，本实施例具有一个优点，因为在高掺杂浓度处的扩散层和栅电极之间形成厚的绝缘膜，所以增大了电场发散的效果，因此CMOS就适合于高压力-电阻工作，例如，几十V至几百V的工作。然而本实施例具有一个缺点，即元件尺寸不能制作得很小。
形成图9中所示的结构，以致；例如，选择形成低掺杂浓度的扩散层；然后，在栅电极和源区之间的部分以及在栅电极和漏区之间的部分中形成厚的绝缘膜；在形成栅电极之后，形成高掺杂浓度的扩散层。该厚的绝缘膜与用于元件隔离的场绝缘膜的厚度不一样。关于低掺杂浓度的扩散层，在PMOS 112的p-120的情况下，采用浓度为大约1×1016-1×1018atoms/cm3的硼或BF2作为杂质，在NMOS113的n-119的情况下，采用浓度为大约1×1016-1×1018atoms/cm3的磷或砷作为杂质。关于高掺杂浓度的扩散层，在PMOS112的p+104的情况下，采用浓度为1×1019atoms/cm3或更高的硼或BF2作为杂质，在NMOS113的n+103的情况下，采用浓度为1×1019atoms/cm3或更高的磷或砷作为杂质。
在栅电极和漏区之间形成的绝缘膜具有比用于元件隔离的场氧化膜的厚度更薄。此时，尽管根据P型半导体薄膜层的厚度形成厚度为几千的绝缘膜，但不到达埋置绝缘膜。从栅电极到高掺杂浓度的扩散层的距离通常为1μm至几μm，这取决于输入到半导体器件的电压。在图9中，PMOS112仅在它的一侧具有高的耐压结构，而NMOS113在它的两侧都具有高的耐压结构。然而，根据电路中元件的使用方法可以选择用于电路的适合结构而不用考虑MOS晶体管的导电类型。通常，电流方向为两个方向并且在源区和漏区根据具体情况发生转变的两个方向中都需要耐压的情况下，每个源区和漏区制作为高耐压结构，在电流方向为一个方向并且固定源区和漏区的情况下，为了减少寄生电容，只有一个侧面，即，只有漏区制作为高耐压结构。此外，图9示出了p+多晶硅单层作为栅电极的实例，但是同样可以采用图4所示的p+多晶化物结构作为栅电极。类似地，关于电阻器，图9中仅示出了p-电阻器，但是根据不同需要可以选择应用图1或5中所示的n-电阻器、p+电阻器和n+电阻器。此外，可以采用图2中所示的薄膜金属电阻器。
下面，图10-17示出了根据本发明的图1、2、4-9中示出的CMOS半导体器件的其它结构的实施例。
图10是根据本发明的图1中示出的CMOS半导体器件的另一种结构的剖面图。通过LOCOS方法形成的场绝缘膜106形成图1中的元件隔离结构。图10中，在CMOS元件隔离中，腐蚀P型半导体薄膜134的一部分以到达埋置绝缘膜133的深度，通过热氧化绝缘膜136埋置由CVD(化学气相淀积)方法淀积的绝缘膜122，由此形成沟槽隔离135。通过沟槽隔离135实现元件的完全隔离。注意，可以采用多晶硅作为替代绝缘膜埋入沟槽的材料。此外，尽管图中未示出，此时，可以在沟槽隔离中的多晶硅上形成场氧化膜。在此方法中，采用沟槽隔离替代元件隔离采用的场绝缘膜。结果，可以进一步降低元件隔离的宽度，因此，可以减小芯片尺寸。
尽管通过绝缘膜在N阱上形成电阻器，也可以在P阱上形成电阻器。此外，尽管在图10中未示出，可以在P型半导体薄膜层的一部分通过LOCOS方法形成的场氧化膜上形成电阻器。这同样可以应用到图11-17中所示的CMOS半导体器件。注意，图10中所示的CMOS半导体器件完全具有图1中所示的CMOS半导体器件的那些相同功能和效果。
图11是根据本发明的图2中所示的CMOS半导体器件的另一种结构的示意性剖面图。通过沟槽隔离135以与图10中所示的相同方式实现完全元件隔离。图11中所示的CMOS半导体器件完全具有图2中所示的CMOS半导体器件的那些相同功能和效果。
图12是根据本发明的图4中所示的CMOS半导体器件的另一种结构的示意性剖面图。通过沟槽隔离135作为替代场绝缘膜以与图10中所示的相同方式实现完全元件隔离。图12中所示的CMOS半导体器件完全具有图4中所示的CMOS半导体器件的那些相同功能和效果。
图13是根据本发明的图5所示的CMOS半导体器件的另一种结构的示意性剖面图。通过沟槽隔离135作为替代场绝缘膜以与图10中所示的相同方式实现完全元件隔离。图13中所示的CMOS半导体器件完全具有图5中所示的CMOS半导体器件的那些相同功能和效果。
图14是根据本发明的图6所示的CMOS半导体器件的另一种结构的示意性剖面图。通过沟槽隔离135作为替代场绝缘膜以与图10中所示的相同方式实现完全元件隔离。图14中所示的CMOS半导体器件完全具有图5中所示的CMOS半导体器件的那些相同功能和效果。
图15是根据本发明的图7所示的CMOS半导体器件的另一种结构的示意性剖面图。通过沟槽隔离135作为替代场绝缘膜以与图10中所示的相同方式实现完全元件隔离。图15中所示的CMOS半导体器件完全具有图7中所示的CMOS半导体器件的那些相同功能和效果。
图16是根据本发明的图8所示的CMOS半导体器件的另一种结构的示意性剖面图。通过沟槽隔离135作为替代场绝缘膜以与图10中所示实现相同方式的完全元件隔离。图16中所示的CMOS半导体器件完全具有图8中所示的CMOS半导体器件的那些相同功能和效果。
图17是根据本发明的图9所示的CMOS半导体器件的另一种结构的示意性剖面图。通过沟槽隔离135作为替代场绝缘膜以与图10中所示的相同方式实现完全元件隔离。图17中所示的CMOS半导体器件完全具有图9中所示的CMOS半导体器件的那些相同功能和效果。
如上所述，在图1、2、4-17中的实施例示出了通过使用SOI衬底的不同结构的MOS晶体管和电阻器。根据通过考虑半导体器件的具体需要和各个元件结构的特性而获得的适当的组合就可以制造出高性能的半导体器件。例如，在两个或多个电源系统的半导体器件中，不仅根据电压幅度而且根据栅氧化膜的厚度，可以选择并组合上述元件结构的所需的适合结构。
如上所述，由实施例描述了实施模式，其中采用P型半导体衬底和P型半导体薄膜层的SOI衬底。然而，还可以采用n型半导体衬底和n型半导体薄膜层的SOI衬底。在此种情况下，同样可以通过采用使用n型半导体薄膜层和单一极性的P阱型P+栅极的CMOS，该CMOS包括N型衬底，在与上面所描述的相同内容和相同原理下同样可以提供能够低压工作、低功耗、低成本并高速工作的半导体器件。
此外，SOI衬底的实例包括通过粘贴形成元件的半导体薄膜层制造的粘贴SOI衬底和SIMOX衬底，如下形成SIMOX衬底：将氧离子注入到半导体衬底；再进行热处理，由此形成埋置氧化膜。在本发明中可以采用两种衬底。此外，采用粘贴SOI衬底的情况下，可以转换半导体薄膜层和半导体衬底的极性。
如上所述，根据本发明，在包括采用SOI衬底和电阻器的CMOS的功率控制半导体器件或模拟半导体器件中，CMOS的NMOS和PMOS两者的栅电极每个都由单一极性的P型多晶硅形成或具有P型多晶化物结构，该P型多晶化物结构是一种P型多晶硅和高熔点金属硅化物的叠置结构。PMOS是表面沟道型，因此，能够具有较短的沟道并具有较低的阈值电压。同样，由于采用较小扩散系数的砷作为NMOS中的阈值电压控制的杂质，所以埋置沟道型的NMOS具有非常浅的埋置沟道，因此，能够具有较短的沟道并具有较低的阈值电压。此外，在分压电路或CR电路中采用的电阻器由不同于栅电极的多晶硅组成，因此，就提供了具有高精度的分压电路。因此，实现了与采用体衬底情况下比较更高速工作的功率控制半导体器件或模拟半导体器件，并在成本、制造周期、元件的性能方面比单一极性的N+多晶硅栅极常规CMOS或其沟道和栅电极具有相同极性的相同极性栅极CMOS具有更多的优点。

Claims (36)

1.一种SOI互补MOS半导体器件，由在SOI衬底中的半导体薄膜层上形成的N型MOS晶体管、P型MOS晶体管和电阻器构成，该SOI衬底由半导体衬底上形成的绝缘膜和在绝缘膜上形成的半导体薄膜层构成，其中n型MOS晶体管的栅电极的极性为P型，P型MOS晶体管的栅电极的极性为P型，电阻器由不同于N型MOS晶体管的P型栅电极和P型MOS晶体管的P型栅电极的材料形成。
2.根据权利要求1的SOI互补MOS半导体器件，其中n型MOS晶体管的P型栅电极和P型MOS晶体管的P型栅电极由第一多晶硅形成。
3.根据权利要求1的SOI互补MOS半导体器件，其中n型MOS晶体管的P型栅电极和P型MOS晶体管的P型栅电极由第一多晶硅和第一高熔点金属硅化物的叠层形成的叠置多晶化物结构形成。
4.根据权利要求1的SOI互补MOS半导体器件，其中电阻器由不同于n型MOS晶体管的P型栅电极和P型MOS晶体管的P型栅电极的材料的第二多晶硅形成。
5.根据权利要求4的SOI互补MOS半导体器件，其中由第二多晶硅形成的电阻器包括相对低浓度的至少一个第一N型电阻器。
6.根据权利要求5的SOI互补MOS半导体器件，其中由第二多晶硅形成的电阻器包括相对高浓度的至少一个第二N型电阻器。
7.根据权利要求4的SOI互补MOS半导体器件，其中由第二多晶硅形成的电阻器包括相对低浓度的至少一个第一P型电阻器。
8.根据权利要求4的SOI互补MOS半导体器件，其中由第二多晶硅形成的电阻器包括相对高浓度的至少一个第二P型电阻器。
9.根据权利要求1的SOI互补MOS半导体器件，其中由第一多晶硅形成的P型栅电极具有2000-6000的薄膜厚度。
10.根据权利要求1的SOI互补MOS半导体器件，其中，在由第一多晶硅和第一高熔点金属硅化物的叠层组成的叠置多晶化物结构形成的P型栅电极中，第一多晶硅具有500-2500的厚度，第一高熔点金属硅化物具有500-2500的厚度。
11.根据权利要求1的SOI互补MOS半导体器件，其中由第二多晶硅形成的电阻器每个具有500-2500厚度。
12.根据权利要求1的SOI互补MOS半导体器件，其中由第二多晶硅形成的相对低浓度的第一n型电阻器含有杂质浓度为1×1014-9×1018atoms/cm3磷或砷，并且表面电阻值为大约几kΩ/□至几十kΩ/□。
13.根据权利要求1的SOI互补MOS半导体器件，其中由第二多晶硅形成的相对高浓度的第二n型电阻器含有杂质浓度为1×1019-5×1021atoms/cm3磷或砷，并且表面电阻值为大约100Ω/□至几百Ω/□，温度系数为大约几百ppm/℃至几千ppm/℃。
14.根据权利要求1的SOI互补MOS半导体器件，其中由第二多晶硅形成的相对低浓度的第一P型电阻器含有杂质浓度为1×1014-9×1018atoms/cm3硼或BF2，并且表面电阻值为大约几kΩ/□至几十kΩ/□。
15.根据权利要求1的SOI互补MOS半导体器件，其中由第二多晶硅形成的相对高浓度的第二P型电阻器含有杂质浓度为1×1019-5×1021atoms/cm3磷或砷，并且表面电阻值为大约几百Ω/□至1kΩ/□，温度系数为大约几百ppm/℃至几千ppm/℃。
16.根据权利要求1的SOI互补MOS半导体器件，其中电阻器由Ni-Cr合金、硅化铬、硅化钼或β-铁酸盐硅化物构成的薄膜金属电阻器组成，具有100-300的厚度。
17.根据权利要求1的SOI互补MOS半导体器件，其中形成n型MOS晶体管的p型栅电极和p型MOS晶体管的p型栅电极的第一多晶硅含有杂质浓度为1×1018atoms/cm3或更高的硼或BF2。
18.根据权利要求1的SOI互补MOS半导体器件，其中第一高熔点金属硅化物为硅化钨、硅化钼、硅化钛或硅化铂。
19.根据权利要求1的SOI互补MOS半导体器件，其中n型MOS晶体管和p型MOS晶体管至少包括具有单一漏结构的第一结构的MOS晶体管，其中在单一漏结构中源和漏每个由以平面方式与p型栅电极交迭的高杂质浓度的扩散层组成。
20.根据权利要求1的SOI互补MOS半导体器件，其中n型MOS晶体管和p型MOS晶体管至少包括具有由低掺杂浓度的扩散层和高掺杂质浓度的扩散层组成的第二结构的MOS晶体管，在低掺杂浓度的扩散层中源和漏以平面方式与p型栅电极交迭，在高掺杂质浓度的扩散层中只有漏区不与P型栅电极交迭或者源区和漏区都不与P型栅电极交迭。
21.根据权利要求1的SOI互补MOS半导体器件，其中n型MOS晶体管和p型MOS晶体管至少包括具有第三结构的MOS晶体管：该第三结构的MOS晶体管由低杂质浓度的扩散层和高掺杂浓度的扩散层构成，在低杂质浓度的扩散层中源和漏以平面方式与p型栅电极交迭，在高掺杂浓度的扩散层中只有漏区不与p型栅电极交迭或源区和漏区都不与p型栅电极；其中在高掺杂浓度的扩散层和P型栅电极之间的绝缘膜具有比栅绝缘膜的厚度更厚。
22.根据权利要求1的SOI互补MOS半导体器件，其中n型MOS晶体管和p型MOS晶体管至少包括具有第四结构的MOS晶体管，该第四结构由高杂质浓度的扩散层和低杂质浓度的扩散层构成，在高杂质浓度的扩散层中源和漏以平面方式与p型栅电极交迭，在低杂质浓度的扩散层中只有漏或源和漏两者和高杂质浓度的扩散层相比都更多的延伸向沟道侧边并且以平面方式与p型栅电极交迭。
23.根据权利要求19的SOI互补MOS半导体器件，其中在第二结构MOS晶体管、第三结构MOS晶体管和第四结构MOS晶体管的每个中的低掺杂浓度的扩散层的杂质浓度为1×1016-1×1018atoms/cm3，并且在第一结构MOS晶体管、第二结构MOS晶体管、第三结构MOS晶体管和第四结构MOS晶体管的每个中的高掺杂浓度的扩散层的杂质浓度为1×1019atoms/cm3或更高。
24.根据权利要求19的SOI互补MOS半导体器件，其中在n型MOS晶体管的第二结构MOS晶体管、第三结构MOS晶体管和第四结构MOS晶体管的每个中的低掺杂浓度的扩散层的杂质为磷，并且在n型MOS晶体管的第一结构MOS晶体管、第二结构MOS晶体管、第三结构MOS晶体管和第四结构MOS晶体管的每个中的高掺杂浓度的扩散层的杂质为砷或磷。
25.根据权利要求19的SOI互补MOS半导体器件，其中在p型MOS晶体管的第二结构MOS晶体管、第三结构MOS晶体管和第四结构MOS晶体管每个中的低掺杂浓度的扩散层的杂质为硼或BF2，并且在p型MOS晶体管的第一结构MOS晶体管、第二结构MOS晶体管、第三结构MOS晶体管和第四结构MOS晶体管每个中的高掺杂浓度的扩散层的杂质为硼或BF2。
26.根据权利要求1的SOI互补MOS半导体器件，其中n型MOS晶体管包括具有埋置沟道型和增强型的阈值电压的第一n型MOS晶体管。
27.根据权利要求1的SOI互补MOS半导体器件，其中n型MOS晶体管包括具有埋置沟道型和耗尽型的阈值电压的第二n型MOS晶体管。
28.根据权利要求1的SOI互补MOS半导体器件，其中p型MOS晶体管包括具有表面沟道型和增强型的阈值电压的第一p型MOS晶体管。
29.根据权利要求1的SOI互补MOS半导体器件，其中p型MOS晶体管包括具有埋置沟道型和耗尽型的阈值电压的第二p型MOS晶体管。
30.根据权利要求1的SOI互补MOS半导体器件，其中半导体薄膜层厚度为0.1μm-1μm。
31.根据权利要求1的SOI互补MOS半导体器件，其中在半导体衬底上形成的绝缘膜厚度为0.1μm-1μm。
32.根据权利要求1的SOI互补MOS半导体器件，其中在半导体衬底上形成的绝缘膜例如氧化硅膜或氮化硅膜是由绝缘材料例如玻璃、蓝宝石或陶瓷形成。
33.根据权利要求32的SOI互补MOS半导体器件，其中在半导体衬底上形成的元件隔离结构由LOCOS方法形成的绝缘膜组成。
34.根据权利要求32的SOI互补MOS半导体器件，其中在半导体衬底上形成的元件隔离结构为沟槽元件隔离结构，其中深腐蚀半导体薄膜层直至到达埋置绝缘膜形成沟槽部分。
35.根据权利要求34的SOI互补MOS半导体器件，其中沟槽元件隔离结构的沟槽部分内部由淀积的绝缘膜填充。
36.根据权利要求34的SOI互补MOS半导体器件，其中沟槽元件隔离结构的沟槽部分内部由不同于用于p型栅电极和用于电阻器的材料的第三多晶硅填充，该电阻器由第二多晶硅组成。
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