TW577147B - SOI complementary MOS semiconductor device - Google Patents
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Description
577147 經濟部智慧財產局員工消費合作社印製 A7 _B7五、發明説明(1 ) 發明背景 1. 發明領域 本發明是關於具有於SOI (絕緣體覆矽)基底上建構的 電阻電路的互補式金屬氧化物半導體裝置,其中需要低電 壓作業,低電流耗損,及高驅動性能,且特別是電源管理 半導體裝置如電壓偵測器(以下稱爲VD ),電壓調節器( 以下稱爲VR),或開關調節器(以下稱爲;gwR ),或類比 半導體裝置如運算放大器或比較器。 2. 相關技藝的說明 使用了大量具有電阻電路的互補式金屬氧化物半導體 裝置,其中多晶矽或其類似形成的電阻被使用。圖1 8顯示 具有電阻電路的習知半導體裝置的結構的實施例。半導體 裝置係由互補式金屬氧化物結構(以下稱爲CMOS )構成的 ,CMOS的構成有:其閘電極係由n +多晶矽組成的n通道 M〇S電晶體(以下稱爲NMOS );及其在η-井區域形成且 其閘電極也係由η+多晶矽組成的ρ通道MOS電晶體(以下 稱爲PMOS),以及於場致絕緣膜上形成且作爲分割電壓用 的電壓分割電路的電阻或作爲設定時間常數用的CR電路, 它們都在Ρ型半導體基底上形成(例如,參考專利文件1 ) JP 10-3033 1 5Α (第 1 頁,及圖 1 ) 在具有電阻電路之互補式金屬氧化物(CMOS)半導體 裝置中,n+多晶矽在製造的簡易及穩定性的觀點上經常被 請 先 閲 讀 背 之 注
I 養 裝 訂 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) _ 4 - 577147 A7 B7 五、發明説明(2 ) (請先閲讀背面之注意事項再填寫本頁) 用作閘電極。在此例中,NMOS根據同時在PMOS中的閘電 極及半導體基底間的功率關係是表面通道式的NMOS,臨界 電壓根據閘電極及半導體基底間的功率關係大約是-IV。因 此,當爲了減少臨界電壓而實施雑質植入時,PMOS變成自 基底的表面上的小內層部分形成通道之埋入通道式的PMOS 。埋入通道式有載子通過基底內部的遷移率高的優點。然 而,在埋入通道式中,當臨界電壓低時,副臨界特徵變極 惡化,導致漏電流的增加。所以,在PMOS中取得較低電 壓及較短通道較NMOS困難。 進一步,在NMOS及PMOS中實現較低電壓的結構, 經濟部智慧財產局β工消費合作社印製 給予了閘電極的極性等於電晶體的極性之同極性閘結構, 如圖19及20所示。在該結構中,使用多晶矽作爲 NMOS電晶體的閘電極且使用p+多晶矽作爲PMOS電晶體 的閘電極。因此,NMOS電晶體及PMOS電晶體都是表面通 道式的電晶體,它可抑制漏電流,藉此能夠取得較低電壓 。然而,製造步驟數因爲閘電極的極性被做成彼此隔離的 關係而增加,其引致製造成本及製造周期的增加。進一步 ,在最基本的電路元件的反相電路中,通常,爲了改進表 面效能而避免經由金屬連接PMOS及NMOS的閘之間。反 相電路被設計成一連續多晶矽或由多晶矽的疊層及高熔點 金屬矽化物自NMOS至PMOS以平面方式構成的複晶矽結 構。接著,在成本及特徵方面有在圖19所示的多晶矽單層 的例子中,多晶矽的pn接合的阻抗高且因此不實用,以及 在圖2 0所示之複晶砂結構的例子中,η -式及p -式雜質分別 -5- 本紙張尺度適用中國國家標準(CNS ) Α4規格(21〇><297公釐) 577147 A7 B7 五、發明説明(3 ) 在一步驟的熱處理期間 至具有相反導電性之閘 臨界電壓不穩定。 進一步,近年來, 式裝備,當進行尺寸的 電源損耗,較高速度, 備的電子元件需要在尺 然而,電源管理半導體 的耐壓,且因此,產生 是困難的。 在高熔點金屬矽化物中以高速擴散 電極的問題,其結果功率改變,且 以可攜式電話或PDA爲代表的可攜 減少及重量的減少時,同時要求低 及較高功能。於是,構成可攜式裝 寸上被縮小且以更高的速度操作。 裝置如開關調節器需要有大約10V 更高的規定取得更高的速度來操作 請 先 閲 讀 背 之 注 意 事 項 再 本 頁 經濟部智慧財產局員工消費合作社印製 發明節要 在以上觀點中已達成本發明,且因此本發明的目的是 提供以低成本製造及縮短製造周期,致使低電壓操作,且 有低電源損耗及高驅動能力並可以高速操作實現電源管理 半導體裝置或類比半導體裝置的互補式金屬氧化物半導體 裝置。 爲解決以上目的,本發明採用以下機構。 (1)提供了 SOI互補式金屬氧化物半導體裝置,其係由 η-式MOS電晶體,p-式MOS電晶體,以及由半導體基底上 形成之絕緣膜及於絕緣膜上形成之半導體薄膜層構成的SOI (絕緣體覆矽)之半導體薄膜層上形成的電阻構成,其中 :η·式MOS電晶體的閘電極的極性是P-式;p-式MOS電晶 體的閘電極的極性是Ρ-式;且電阻係由不同於Ρ-式MOS電 訂 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) -6 - 五、發明説明(4 ) 晶體的P-式閘電極及η·式MOS電晶體的p-式閘電極的材料 形成的。 提供一種SOI互補式金屬氧化物半導體裝置,其中: (2) η-式MOS電晶體的p-式閘電極及p-式MOS電晶體 的ρ-式閘電極係第一多晶矽形成的; (3) η-式MOS電晶體的Ρ-式閘電極及ρ-式MOS電晶體 的Ρ-式閘電極係由第一多晶矽及第一高熔點金屬矽化物的 疊層構成的疊狀複晶矽形成的; (4) 電阻係由不同於ρ-式MOS電晶體的ρ-式閘電極及 η-式MOS電晶體的ρ-式閘電極的材料的第二多晶矽形成的 f (5) 第二多晶矽形成的電阻包括至少相當低濃度的第 一 η -式電阻; (6) 第二多晶矽形成的電阻包括至少相當高濃度的第 二η-式電阻; (7) 第二多晶矽形成的電阻包括至少相當低濃度的第 一 Ρ-式電阻; 經濟部智慧財產局員工消費合作社印製 (8) 第二多晶矽形成的電阻包括至少相當高濃度的第 二Ρ-式電阻; (9) 第一多晶矽形成的ρ-式閘電極有2000Α至6000Α的 膜厚; (10) 在由第一多晶矽及第一高熔點金屬矽化物的疊層構 成的疊狀複晶矽結構形成的Ρ-式閘電極中,第一多晶矽有 500Α至2500Α的厚度,且第一高熔點金屬矽化物有500Α 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 577147 A7 _B7_ 五、發明説明(5 ) 至2500A的厚度; (11) 第二多晶矽形成的電阻各有5〇〇A至2500A的厚度 (12) 第二多晶矽形成之相當低濃度的第一 η-式電阻包含 1 X 1014至9 X 1018 atom/cm3雜質濃度的磷或砷,且薄片阻 抗(sheet resistance)値接近數 kn/□至數十 kQ/C]; (13) 第二多晶矽形成之相當高低濃度的第二η-式電阻包 含lxlO19至5xl021 atom/cm3雜質濃度的磷或砷,且薄片 阻抗値接近100 kQ/□至數百kQ/□,且溫度係數接近數 百 ppm/°C 至數千 ppm/°C ; (14) 第二多晶矽形成之相當低濃度的第一 P-式電阻包含 1 X 1014至9 X 1018 atom/cm3雜質濃度的硼或BF2,且薄片阻 抗値接近數kQ /□至數十ΚΩ /□; (15) 第二多晶矽形成之相當高低濃度的第二p-式電阻包 含1 X 1019至5 X 1021 atom/cm3雜質濃度的硼或BF2,且薄 片阻抗値接近100kQ/□至數百kQ/□,且溫度係數接近 數百ppm/°C至數千ppm/°C ; 經濟部智慧財產局員工消費合作社印製 (16) 電阻是包含Ni-Cr合金,矽化鉻,矽化鉬,或矽化 /3亞鐵的薄膜金屬電阻構成的,且有100A至300A的厚度 9 (17) 形成η-式MOS電晶體的p-式閘電極及p-式MOS電 晶體的Ρ-式聞電極的第一多晶砂包含1 X 1018 a tom/cm3或更 高雜質濃度的硼或BF2 ; (1 8)第一高熔點金屬矽化物是矽化鎢,矽化鉬,矽化鈦 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) Γ8Ί " 一 577147 A7 B7 五、發明説明(6) ,或矽化鉑; (19) n-式MOS電晶體以及P-式MOS電晶體至少包括具 有源極及汲極各由以平面方式重疊P·式閘電極的高雜質濃 度擴散層組成的單汲極結構的第一結構之MOS電晶體; (20) n-式MOS電晶體以及P-式MOS電晶體至少包括具 有源極及汲極以平面方式重疊P-式閘電極的低雜質濃度擴 散層,以及僅汲極不重疊P-式閘電極或源極及汲極都不重 疊P-式閘電極的高雜質濃度擴散層構成的第二結構之MOS 電晶體; (21) n-式MOS電晶體以及p-式MOS電晶體至少包括具 有第三結構之MOS電晶體:其係由源極及汲極以平面方式 重疊P-式閘電極的低雜質濃度擴散層以及僅汲極不重疊P-式閘電極或源極及汲極都不重疊P-式閘電極的高雜質濃度 擴散層構成的;且其中高雜質濃度擴散層及P-式閘電極間 的絕緣膜較閘絕緣膜厚; (22) 11-式“03電晶體以及?-式1^03電晶體至少包括具 有源極及汲極以平面方式重疊P-式閘電極的高雜質濃度擴 散層以及僅汲極或源極及汲極較高雜質濃度擴散層更延伸 至通道側且以平面方式重疊P-式閘電極的低雜質濃度擴散 層構成的第四結構之MOS電晶體; (23) 各第二結構MOS電晶體,第三結構MOS電晶體及 第四結構MOS電晶體中低雜質濃度擴散層的雜質濃度是1 X 1016至1 X 1018 atom/cm3,且各第一結構MOS電晶體,第 二結構MOS電晶體,第三結構MOS電晶體及第四結構 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -9- 577147 A7 ___B7____ 五、發明説明(7 ) MOS電晶體中高雜質濃度擴散層的雜質濃度是1 X 1〇19 atom/cm3或更高; 請 先 閲 讀 背 面 之 注 意 事 項 再, (24) n-式MOS電晶體的各第二結構MOS電晶體,第三 結構MOS電晶體及第四結構MOS電晶體中低雜質濃度擴散 層的雜質是磷,且η-式MOS電晶體的各第一結構MOSS 晶體,第二結構MOS電晶體,第三結構MOS電晶體及第四 結構MOS電晶體中高雜質濃度擴散層的雜質是砷或磷; 訂 (25) p-式MOS電晶體的各第二結構MOS電晶體,第三 結構MOS電晶體及第四結構MOS電晶體中低雜質濃度擴散 層的雜質是硼或BF2,且p-式MOS電晶體的各第一結構 M〇S電晶體,第二結構MOS電晶體,第三結構MOS電晶 體及第四結構MOS電晶體中高雜質濃度擴散層的雜質是硼 或 BF2 ; (26) n-式MOS電晶體包括具有埋入通道式及加強式的 臨界電壓之第一 η -式MOS電晶體; (27) η·式MOS電晶體包括具有埋入通道式及耗盡式的 臨界電壓之第二η-式MOS電晶體; 經濟部智慈財產局員工消費合作社印製 (28) ρ-式MOS電晶體包括具有埋入通道式及加強式的 臨界電壓之第一 Ρ-式MOS電晶體; (29) ρ·式MOS電晶體包括具有埋入通道式及耗盡式的 臨界電壓之第二Ρ-式MOS電晶體; (30) 半導體薄膜層有〇.l//m至l//m的厚度; (31) 於半導體基底上形成的絕緣膜有0.1// m至l/z m的 厚度; 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -10 - 577147 A7 B7 五、發明説明(8 ) (32) 於半導體基底上形成的絕緣膜係絕緣材料如玻璃, 藍寶石,或陶瓷形成的,如氧化矽膜或氮化矽膜; (33) 於半導體基底上形成的元件隔離結構由LOCOS法 形成的絕緣膜構成; (34) 於半導體基底上形成的元件隔離結構是半導體薄膜 被蝕刻成到達埋入式絕緣膜以形成凹面部分的深度之溝槽 元件隔離結構; (35) 溝槽元件隔離結構的凹面部分的內部係由經沈澱的 絕緣膜塡充;或 (36) 溝槽元件隔離結構的凹面部分的內部係由不同於第 二多晶矽構成的電阻及P-式閘電極之材料的第三多晶矽塡 充。 圖形的簡要說明 附圖中: 圖1是根據本發明的互補式金屬氧化物半導體裝置的 實施例的槪要截面圖; 圖2是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖; 圖3顯示半導體裝置構成的正VR結構的外形; 圖4是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖; 圖5是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖; 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) _ 11 _ 請 先 閲 讀 背 面 之 注 意 事 項 再, 頁 訂 經濟部智慧財產局員工消費合作社印製 577147 A7 B7 1、發明説明(9) 圖6是根據本發明的互補式金屬氧化物半導體裝置的 另〜實施例的槪要截面圖; (請先閲讀背面之注意事項再填寫本頁) 圖7是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖; 圖8是根據本發明的互補式金屬氧化物半導體裝置的 另〜實施例的槪要截面圖; 圖9是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖; 圖10是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖; 圖11是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖; 圖12是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖; 圖13是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖; 經濟部智慧財產局S工消費合作社印製 圖14是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖; 圖15是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖; 圖16是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖; 圖17是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖; 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -12 - 577147 A7 B7 五、發明説明(1〇) 圖18是習知的半導體裝置的槪要截面圖; (請先閲讀背面之注意事項再填寫本頁) 圖19是習知的半導體裝置的槪要截面圖;以及 圖20是習知的半導體裝置的槪要截面圖。 主要元件對照表 經濟部智慧財產局員工消費合作社印製 101 P式半導體基底 133 埋入式絕緣膜 134 p式半導體薄膜 113 N式金屬氧化物 112 P式金屬氧化物 107 P +多晶砂 102 η-井區域 114 Ρ-電阻 115 η-電阻 106 場致絕緣膜 131 薄膜金屬電阻 132 矽化鉻 123 參考電壓電路 124 錯誤放大器 125 PMOS輸出元件 130 電壓分割電路 129 電阻 128 輸出端子 126 輸入端子 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) _ 13 - 577147 Α7 Β7 五、發明説明(11) 114 p +電阻 115 n +電阻 (請先閲讀背面之注意事項再填寫本頁) 119 擴散層n- 120 擴散層ρ - 103 擴散層n + 104 擴散層p + 121 側間隔 122 絕緣膜 136 熱氧化絕緣膜 135 溝槽隔離 較佳實施例的詳細說明 以下,根據本發明的實施例將參考附圖說明。 經濟部智慧財產局員工消費合作社印製 圖1是根據本發明的互補式金屬氧化物半導體裝置的 實施例的槪要截面圖。互補式金屬氧化物半導體裝置的結 構包括,式半導體基底101,埋入式絕緣膜133,以及ρ-式半導體薄膜層134構成的SOI基底作爲形成兀;件:由 NM0S 113,其中閘電極係在ρ-式半導體薄膜層134中形成 且係由P+多晶矽107組成且其中源極及汲極採用所謂的單 汲極結構,以及PM0S 112,其中閘電極係在η-井區域102 中形成且也係由Ρ +多晶矽107組成且採單汲極結構而構成 的CMOS ;以及於場致絕緣膜106上形成且各係多晶矽組成 且被用作分割電壓用的電壓分割電路,設定時間常數的CR 電路或其類似之P-電阻114及η-電阻115。 -14- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 577147 A7 B7 五、發明説明(12) (請先閲讀背面之注意事項再填寫本頁) 在SOI基底中,埋入式絕緣膜及半導體薄膜層的厚度 係根據作業電壓決定。埋入式絕緣膜的厚度是1000A至1/Z m,而且,半導體薄膜層的厚度也是1000A至1// m。構成 閘電極的p +多砂晶107包含1 X 1018 atom/cm3或更高濃度的 受體雜質如硼或BF2。 圖1中,構成互補式金屬氧化物的閘電極的多晶矽107 以及多晶矽電阻114及115係由各個步驟形成,且有不同 的厚度;多晶矽電阻係以較閘電極厚的厚度形成。例如, 閘電極107有大約2000A至6000A的厚度;另一方面,該 電阻係以500A至2500A的厚度形成。這是因爲,在多晶矽 電阻中,隨著較厚的厚度,薄片阻抗値可被設較高,且溫 度特徵也可被更加改進。因此,精確度可進一步被改進。 雖然根據阻抗的應用在一般電壓分割電路中薄片阻抗値被 做成落在數kQ /□至數十kQ /□的範圍。至於此例的雜質 ,硼或BF2在p-電阻114中以接近1 X 1014至9 X 1018 atom/cm3的濃度被使用,且磷或砷在η-電阻115中以接近1 X 1014至9 X 1018 atom/cm3的濃度被使用。 經濟部智慧財產局員工消費合作社印製 圖1中,顯示了 P-電阻114及η-電阻115。然而,考量 產品所需的性質及電阻的特性,有以減少步驟數及製造成 本的目的安裝Ρ-電阻114或η-電阻115的例子。 進一步,既然閘電極及電阻係由各個步驟形成,薄膜 金屬可被用作電阻取代多晶矽。圖2是根據本發明的互補 式金屬氧化物半導體裝置的另一實施例的槪要截面圖。在 此,矽化鉻132被用作薄膜金屬電阻131,但Ni-Cr合金或 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 577147 A7 B7 五、發明説明(13) 金屬矽化物如矽化鉬或矽化yS亞鐵也被使用。矽化鉻在金 屬矽化物的種類之間有較高的阻抗,且由被形成100 A至 300A厚度的薄膜可被用作電阻。由使用薄膜金屬電阻取代 多晶矽,電壓分割電路的比率精確度,阻抗値的變化,以 及溫度係數可被做得小。 在PMOS 112中,閘電極係由p +多矽晶107組成的, 藉此E式PMOS的通道根據N井102及閘電極間的功率關 係是表面通道。然而,在表面通道式PMOS中,即使臨界 電壓被設成0.5V或更高,副臨界係數的極度惡化不會發生 ,且導致低電壓作業及低電源損耗。 經濟部智慧財產局員工消費合作社印製 另一方面,在NMOS113中,e式NMOS的通道根據p + 多矽晶1-7組成的閘電極及p-式半導體薄膜層134間的功 率關係是埋入式通道。然而,具有小擴散係數的砷可被用 作在臨界値被設成要求値的例子中作爲臨界控制的施體雜 質,且因此,通道是極度淺埋式通道。所以,即使臨界電 壓被設成0.5V或更小,比較e式PMOS的例子,副臨界的 惡化或漏電流的增加可被顯著地抑制:其中具有大擴散係 數及大投影範圍離子植入的硼必需被用作臨界控制用的受 體雜質,藉此提供了深埋式通道;且閘電極係由多晶矽 組成。 自以上說明,將了解根據本發明之互補式金屬氧化物 ,其中單極性的P +多矽晶被用作閘電極,對低電壓作業及 低電源損耗與單極性的n+多矽晶被用作閘電極習知的互補 式金屬氧化物比較是有效的技術。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -16 - 577147 A7 ___B7_ 五、發明説明(14) 在低電壓作業及低電源損耗方面,所謂同極性閘極互 補式金屬氧化物技術一般是已知的。在同極性閘極成型中 ,至少兩遮罩步驟需要被加至一般單極性閘極處理以各別 地形成P-式及η-式閘電極。單極性閘極互補式金屬氧化物 標準的遮罩步驟數是接近10,且步驟的成本在相極性閘極 成型中粗略估計是增加20%。因此,同樣自半導體裝置的 成本及效能的整個觀點,可說具有根據本發明單極性的Ρ + 多矽晶構成的閘電極之互補式金屬氧化物是有效的。 進一步,在習知的閘電極是η +多矽晶單極性閘電極的 CMOS的例子中,擴散爐的磷擴散通常被用作η-式雜質到多 晶矽的摻雜。在此例中,需要硬式遮罩如氧化膜或絕緣膜 作爲電阻的成型,且特別是,在高阻抗方面較η-式電阻有 更多優點的Ρ-式電阻可僅經由更複雜的步驟形成。然而, 在Ρ +多矽晶單極性閘極互補式金屬氧化物中,雜質到閘電 極多晶矽的摻雜係由不需硬式遮罩的離子植入法實施,且 因此,Ρ-電阻及η-電阻的成型由簡單的步驟是可能的。同 樣在此點方面,本發明有優點。 接下來,本發明被應用至實際產品的例子的特殊效果 係參考圖3說明。圖3顯示半導體裝置構成的正VR結構的 外形。VR係由參考電壓電路123,錯誤放大器124,PM0S 輸出元件125,以及由電阻129構成的電壓分割電路130構 成,且是具有永遠與自輸出端子128需求的電流値一起甚 至隨著任意電壓的輸入至輸入端子126輸出固定電壓功能 的半導體裝置。 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) -17 - (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 577147 A7 B7 五、發明説明(15) (請先閲讀背面之注意事項再填寫本頁) 近年來,至於特別是可攜式裝置的VR,輸入電壓的降 低,電源耗損的減少,具有輸入及輸出電位間的小差異的 高電流輸出,輸出電壓精確度的增加,成本的降低,尺寸 的縮減,以及其類似爲市場所需。特別給予成本的降低及 尺寸的縮減高優先權。爲回應以上需求,錯誤放大器, PM0S輸出元件,以及參考電壓電路係由使用本發明的結構 結構化,即,CMOS取得低成本及低臨界電壓,且電壓分割 電路係由以低成本形成且有高阻抗及高精確度的p-電阻形 成,藉此VR致使低電壓作業,低電源耗損,及輸出電壓高 精確度。 進一步,特別地說明本發明的結構提供成本降低極大 的效果,也就是,對應於高優先權需求之晶片大小的縮減 及裝置大小的縮減。VR輸出數十mA至數百mA的電流。 這完全根據PMOS輸出元件的驅動能力,且根據產品, PMOS輸出元件也許實質上佔有晶片表面積的一半。所以, 實現成本的降低及裝置大小的縮減,PMOS輸出元件的大小 如何被減少是關鍵。 經濟部智慧財產局員工消費合作社印製 另一方面,說明輸入電壓的降低及具有輸入及輸出電 位間的小差異之高電流輸出的需求在市場上是強烈的。這 些需求意爲PMOS輸出元件中應用至閘電極的電壓被做得 更小且在源極及汲極小的未飽和作業模式中提供高電流。 未飽和作業MOS電晶體的汲極電流係由以下表示式(1 ) 表示。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -18 - 577147 A7 _B7___ 五、發明説明(16)
Id = (M^Cox*W/L)x{(Vgs-Vth)-l/2*Vds}xVds (1)
Id :汲極電流 :遷移率
Cox :閘絕緣膜的電容 W :通道寬度 L :通道長度
Vgs:閘極及源極間的電壓
Vth :臨界電壓
Vds:汲極及源極間的電壓 爲了獲得夠大的汲極不必增加表面積且甚至有小Vgs 及Vds,通道長度的縮減及Vth的降低必需根據表示式(1 )執行。 經濟部智慧財產局員工消費合作社印製 可了解單極性的p +多矽晶形成的閘極的CMOS結構在 VR的成本降低及尺寸縮減方面是非常有效的機構,既然臨 界電壓的降低及通道長度的縮減可被實施同時關掉時的漏 電流被抑制。當然,由使用同極性閘極CMOS技術至於晶 片大小可獲得相同的效果。然而,在成本方面這伴隨步驟 數的增加,且因此,自整個觀點,該效果不能達到根據本 發明獲得的效果。 進一步,至於根據本發明自具有P +多矽晶單極性閘極 的CMOS結構在VR中產生的優點,在參考電壓電路係由所 謂e式NMOS及耗盡式NMOS (以下稱爲d式NM〇S )組成 的e/d式而結構化,e式NMOS及d式]SfMOS都是埋入通道 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29^^ - 577147 A7 B7_ 五、發明説明(17) (請先閲讀背面之注意事項再填寫本頁) 式,且因此,臨界電壓及互感的溫度改變有關的變化可在 MOS間被做的極相同。所以,溫度改變有關的輸出電壓變 化的參考電壓電路在閘電極係n +多矽晶形成的例子中較表 面通道e式NMOS及埋入通道d式NMOS構成的習知參考 電壓電路小。 根據本發明具有P+多矽晶單極性閘極的CMOS結構致 使因爲,特別是,d式臨界電壓的變化在習知的n+多矽晶 閘極結構中大而無法實用的PMOS e/d式參考電壓電路能實 際使用。所以,本發明也有任何NMOS及PMOS在e/d式參 考電壓電路中可被選擇且在電路設計中自由度增加的優點 〇 進一步,既然使用SOI基底,完全元件隔離可由做場 致絕緣膜106附與埋入式絕緣膜133實現。因此,隔離寬 度的減少,即,晶片大小的縮減可被實現,且獲得無雜訊 狀態。進一步,雖然在大量的CMOS中以較PMOS高的電 位操作NMOS是不可能的,在使用SOI基底的C0MS中可 以較PMOS高的電位操作NMOS。效果非常大。 經濟部智慧財產局員工消費合作社印製 VR中本發明的效果在以上說明。此外,由應用本發明 ,同樣地在安裝高輸出元件的SWR或低電壓作業,低電源 損耗,低成本,及尺寸縮減強烈需求的VD中,如在VR中 可獲得同樣大的效果。 圖4是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖。在圖1本發明的實施例中,閘 電極係P+多矽晶單層形成的,且此例子有P+多矽晶單層的 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ^20- 577147 A7 B7 五、發明説明(1S) (請先閲讀背面之注意事項再填寫本頁) 薄片阻抗有大約100 Ω/□大値的問題,且因此,P +多矽晶 單層應用至需要適於高速作業及高頻率的半導體裝置是困 難的,圖4顯示了所謂的高熔點金屬矽化物116如矽化鎢 ,矽化鉬,矽化鈦,或矽化鉑被形成於P +多矽晶107上且 採用大電極以取得低阻抗的複晶結構。薄片阻抗値根據高 熔點金屬矽化物厚度及種類而定,且數十Ω/□至數百Ω/口 標準的薄片阻抗値係隨500A至2500A的厚度獲得。既然 MOS作業本身係根據p +多矽晶及半導體間的功率決定,在 低電壓作業,低電源耗損,及低成本方面如圖1說明可獲 得相同的效果。因此,半導體裝置的效能係進一步由對應 於閘電極阻抗的減少量改進。 進一步,圖4中,既然p-電阻114及η-電阻115係不 同於閘電極的多晶矽層形成的,不需要形成自多晶矽單層 的電阻中必要的步驟,例如,複雜的步驟流程其中:高熔 點金屬矽化物不被事先覆於變成電阻的多晶矽上;或高熔 點金屬矽化物被事先覆於多晶矽上一次,且接著,在該部 分上的高熔點金屬矽化物被選擇地移除。 經濟部智慧財產局8工消費合作社印製 圖5是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖。具有單極性Ρ +多矽晶的COMS 結構有與圖丨的實施例相同的結構,且在低電壓作業,低 電源損耗,以及低成本方面有與圖1的實施例相同的效果 。圖5的實施例是不同於在多晶矽形成的電阻是相當高雜 質濃度及低阻抗的P +電阻及n +電阻之圖1的實施例。在電 阻電路如電壓分割電路中,有相當高的薄片阻抗値且比率 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -21 - 577147 A7 B7 五、發明説明(19) (請先閲讀背面之注意事項再填寫本頁) 精確度是重要的,圖1的實施例所示之P-電阻或η-電阻是 有效的。然而,在絕對値精確度是重要的之電阻或需要小 溫度係數之電阻,如決定時間常數的.CR電路,絕對値精確 度及溫度係數係較當雜質濃度被提升且阻抗被做得相當低 時改進。 經濟部智慧財產局員工消費合作社印製 Ρ +電阻117及η +電阻118的成型係由,例如,同時實 施雜質摻雜至在一般CMOS的成型形成NMOS及PMOS的 源極及汲極中以雜質摻雜的多晶矽。在此例中,至於P +電 阻117,採用硼或BF2以大約1 X 1019 atom/cm3或更高的濃 度作爲雜質,薄片阻抗値是接近數百Ω/□至lkQ/□,且 溫度係數是大約數百ppm/°C至一千ppm/°C。至於n +電阻 118,採用磷或砷以大約1 X 1019 atom/cm3或更高的濃度作 爲雜質,薄片阻抗値木約是一百Ω/□至數千Ω/口,且溫度 係數是數百ppm/°C至一千ppm/°C。圖5所示之實施例的 CMOS顯示閘電極係多晶矽單層形成的例子。然而,此實施 例中以相當高濃度的電阻也許被應用作閘電極有複晶矽結 構的CMOS電阻。進一步,圖5中,n +電阻118及p +電阻 117都被顯示,但考量電阻的特徵及半導體裝置所需的特徵 ,半導體裝置也許係由使用以減少步驟數的電阻或成本結 構化。並且,也許採用圖2的薄膜金屬電阻。 圖6是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖。顯示了本發明的基本具有單極 性P +多矽晶107形成的閘電極的COMS ,且有如圖1的實 施例低電壓作業,低電源耗損,及低成本相同的效果。進 本紙張尺度it用中國國家標準(CNS ) A4規格(210X297公釐) -22 - ^~ 577147 A7 B7 五、發明説明(20) (請先閲讀背面之注意事項再填寫本頁) 一步,以改進通道長度的調變,由於熱載子抑制可靠度的 減少,在類比電路中改變汲極耐壓爲目的的CMOS有M〇S 電晶體結構,其中:源極及汲極以及僅汲極被分別地提供 作低雜質濃度的擴散層η-119或p-120 ;以及源極及汲極以 及僅汲極被分別地提供作分別遠離閘電極的高雜質濃度擴 散層η+103或ρ+104。該結構被採作以應用至具有高輸入電 壓之VD或VR或具有高輸出電壓之推進式SWR。圖6所示 之結構被形成以致於,例如,低雜質濃度的擴散層被分別 地形成,且接著,高雜質濃度的擴散層由抗蝕遮罩及離子 植入技術被分別地設在半導體中。 經濟部智慧財產局8工消費合作社印製 至於低雜質濃度的擴散層,在PM0S112的ρ-120的例 子中,硼或BF2以接近1 X 1016至1 X 1018 atom/cm3的濃度 被使用作雜質,且在NM0S 113的η-119的例子中,磷或砷 以接近1 X 1016至1 X 1018 atom/cm3的濃度被使用作雜質。 至於高雜質濃度的擴散層,在PM0S 112的p+104的例子中 ,硼或BF2以1 X 1019atom/cm3或更高的濃度被使用作雜質 ,且在NMOS 113的n+103的例子中,磷或砷以1 X 1019atom/cm3或更高的濃度被使用作雜質。 自閘電極至除閘電極外形成的高濃度擴散層的距離, 即,所謂的位移長度一般是0.5//m至數//m,雖然視輸入 至半導體裝置的電壓而定。圖6中,PMOS 112僅在其一側 有位移結構同時NM0S 113在其兩側有位移結構。然而,可 根據使用電路的元件的方法不管M0S電晶體的導電類型選 擇作爲電路適當的結構。通常,在電流方向是雙向且在源 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29*7公釐) -23 - 577147 A7 __B7_ 五、發明説明(21) (請先閲讀背面之注意事項再填寫本頁) 極及汲極係依例子的基礎上對換的雙向中需要耐壓的例子 中,各源極及汲極採取位移結構,且在電流方向是單向且 源極及汲極被固定,僅一側的例子中,即,僅汲極採取位 移結構以減少寄生電容。進一步,圖6顯示p +多矽晶單層 當作閘電極的範例,但圖4所示之p +多矽晶也可被使用作 閘電極。類似地,至於電阻,僅P-電阻被顯示在圖6中, 但如狀況需要,圖1或5所示之η-電阻,p +電阻,以及n + 電阻也許被選擇地應用。進一步,圖2所示之薄膜金屬電 阻也許被採用。 經濟部智慧財產局員工消費合作社印製 圖7是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖。顯示爲本發明的基本具有單極 性P +多矽晶107形成的閘電極的COMS,且有如圖1的實 施例低電壓作業,低電源耗損,及低成本相同的效果。進 一步,CMOS有所謂的高雜質濃度的擴散層n+103及p+104 被建構成源極及汲極以便重疊閘電極且低雜質濃度的擴散 層η-119及p-120被分別地建構成源極及汲極且僅汲極以便 重疊閘電極的雙擴散汲極(DDD )結構構成的M0S電晶體 結構。隨著獲得與圖6相同的效果的目的而採取此結構, 但此實施例是不同於圖6所示之實施例,其中此實施例有 高雜質濃度的擴散層重疊閘電極的優點,且因此,M0S作 業時的寄生電容可被做得小。然而,此實施例也有CMOS 不適於高頻率作業的缺點,因爲閘極及汲極的重疊,也就 是,鏡像電容大。 圖7所示之結構被形成以致於,例如,低雜質濃度的 本紙張尺度適用中國國家標準(CNS ) A4規格(2〗0X297公釐) -24 - 577147 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明(22) 擴散層係由離子及加熱處理選擇地形成,且接著,提供高 雜質濃度的擴散層。至於低雜質濃度的擴散層,在PMOS 112的p- 120的例子中,硼或BF2以接近1 X 1016至1 X l〇u atom/cm3的濃度被使用作雜質,且在NMOS 113的n-119的 例子中,磷或砷以接近1 X 1〇16至1 X 1〇18 atom/cm3的濃度 被使用作雜質。至於高雜質濃度的擴散層,在PMOS 112的 P+104的例子中,硼或BF2以1 X 1019atom/cm3或更高的濃度 被使用作雜質,且在NMOS113的n+103的例子中,磷或砷 以1 X 1019atom/cm3或更高的濃度被使用作雜質。 橫向至低濃度擴散層n-119與p-120及高濃度擴散層 n+103與p+104間通道側擴散量的差異通常是0.2// m至1// m。圖7中,PMOS 112僅在其一側有DDD結構同時NMOS 113其兩側有DDD結構。然而,可根據使用電路的元件不 管MOS電晶體的導電類型的方法選擇電路用適當的結構。 通常,在電流方向是雙向且在源極及汲極係依例子的基礎 上對換的雙向中需要耐壓的例子中,各源極及汲極採取 DDD結構,且在電流方向是單向且源極及汲極被固定,僅 一側的例子中,即,僅汲極採取DDD結構以減少有效的通 道長度。進一步,圖7顯示p+多矽晶單層當作閘電極的範 例,但圖4所示之p+多矽晶也可被使用作閘電極。類似地 ,至於電阻,僅P-電阻被顯示在圖7中,但如狀況需要, 圖1或5所示之η-電阻,p +電阻,以及n +電阻也許被選擇 地應用。進一步,圖2所示之薄膜金屬電阻也許被採用。 圖8是根據本發明的互補式金屬氧化物半導體裝置的 η 先 閲 讀 背 面 之 裳 頁 訂 本紙張尺度適用中國國家標準(CNS )八4規格(210Χ297公釐) -25 577147 經濟部智慧財產局員工消費合作社印製 A7 ____B7_五、發明説明(23) 另一實施例的槪要截面圖。圖8中,顯示了爲本發明的基 本具有單極性P +多矽晶107形成的閘電極的COMS,且有 如圖1的實施例低電壓作業,低電源耗損,及低成本相同 的效果。進一步,CMOS有設在遠離閘電極側間隔的距離一 對分別地由低雜質濃度的擴散層η-119及p-120以及高雜質 濃度的擴散層η+103及ρ+104構成源極及汲極所謂的輕微 摻雜汲極(LDD )結構組成的M0S電晶體結構。爲了獲得 與圖6及7相同的效果的目的而採取此結構,但此實施例 是不同於圖6及7所示之實施例,其中此實施例有對高雜 質濃度的擴散層係以自我校準方式形成之高規範有益的優 點的結構同時此實施例有耐壓改進限制的缺點。 圖8所示之結構被形成以致於,例如,低雜質濃度的 擴散層係由離子及加熱處理選擇地形成,且接著,閘電極 係由CVD (化學汽相沈積)法覆與絕緣膜,實施各向異性 乾蝕刻以形成側間隔,且由離子植入以自我校準方式提供 高雜質濃度擴散層。至於低雜質濃度的擴散層,在PM〇S 112的ρ- 120的例子中,硼或BF2&接近1 X 1016至1 χ 1〇18 atom/cm3的濃度被使用作雜質,且在NM0S 113的η-119的 例子中,磷或砷以接近1 X 1〇16至1 X 1〇18 atom/cm3的濃度 被使用作雜質。至於高雜質濃度的擴散層,在PMOS 112的 P+104的例子中,硼或BF2以1 X 1019atom/cm3或更高的濃度 被使用作雜質,且在NM0S113的n+103的例子中,磷或砷 以1 X 1019atom/cm3或更高的濃度被使用作雜質。 側間隔121的寬度通常是0.2 // m至0 · 5 μ m。圖8顯示 本紙張尺度適用中國國家標準(cns ) A4規格(2i〇x297公釐) ^6- ' (請先閲讀背面之注意事項再填寫本頁) 裝· 、π d 577147 A7 B7_______ 五、發明説明(24) (請先閲讀背面之注意事項再填寫本頁) p+多矽晶單層當作閘電極的範例,但圖4所示之P +多矽晶 也可被使用作閘電極。類似地,至於電阻,僅P-電阻被顯 示在圖8中,但如狀況需要,圖1或5所示之η-電阻,P + 電阻,以及n +電阻也許被選擇地應用。進一步,圖2所示 之薄膜金屬電阻也許被採用。 經濟部智慧財產局員工消費合作社印製 圖9是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖。圖9中,顯示了爲本發明的基 本具有單極性p +多矽晶107形成的閘電極的COMS,且有 如圖1的實施例低電壓作業,低電源耗損,及低成本相同 的效果。進一步,CMOS有MOS電晶體結構,其中除了不 到達具有不夾於擴散層n+103與p+104及閘電極間的埋入 式絕緣膜厚度的絕緣膜122的閘電極外提供了源極與汲極 及僅汲極分別地被設作低雜質濃度的擴散層η-119及p-120 且源極及汲極僅汲極分別地被設作高雜質濃度的擴散層 η+103及ρ+104。爲了獲得與圖6相同的效果的目的而採取 此結構,但此實施例是不同於圖6所示之實施例,其中此 實施例有因爲厚絕緣膜被形成於高雜質濃度的擴散層及閘 電極間,電場緩和的效應大的優點,且CMOS可適於高壓 阻抗作業,例如,數十V至數百V的作業。然而,此實施 例有元件大小不能被做得小的缺點。 圖9所示之結構被形成以致於:例如,低雜質濃度的 擴散層被選擇性地形成;接著,厚絕緣膜係在閘電極及源 極與汲極間的部分以及閘電極及汲極間的部分中形成;且 在閘電極成型後,高雜質濃度的擴散層被形成。此厚絕緣 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ^21 - " 577147 經濟部智慈財產局員工消費合作社印製 A7 B7五、發明説明(25) 膜無法有如元件隔離用的場致絕緣膜相同的厚度。至於低 雜質濃度的擴散層,在PMOS 112的p- 120的例子中,硼或 BF2以接近1 X 1016至1 X 1018 atom/cm3的濃度被使用作雜質 ,且在NMOS 113的η-119的例子中,磷或砷以接近1 x 1016至1 X 1018 atom/cm3的濃度被使用作雜質。至於高雜質 濃度的擴散層,在PMOS112的p+104的例子中,硼或BF2 以1 X 1019atom/cm3或更高的濃度被使用作雜質,且在 NMOS 113的n+103的例子中,磷或砷以1 X 1019atom/cm3或 更高的濃度被使用作雜質。 於閘電極及汲極間形成的絕緣膜有較元件隔離用的場 致氧化膜厚的厚度。此時,絕緣膜係以數千A的厚度形成 以便不到達埋入式絕緣膜,雖然視P-式半導體薄膜層的厚 度決定。自閘電極到高雜質濃度的擴散層的距離通常大約 是l//m至數/zm,雖然視輸入至半導體裝置的電壓而定。 圖9中,PMOS 112僅在其一側有高耐壓結構而NMOS 113 在其兩側有高耐壓結構。然而,可根據使用電路的元件不 管MOS電晶體的導電類型的方法選擇電路適當的結構。通 常,在電流方向是雙向且在源極及汲極係依例子的基礎上 對換的雙向中需要耐壓的例子中,各源極及汲極採取高耐 壓結構,且在電流方向是單向且源極及汲極被固定,僅一 側的例子中,即,僅汲極採取高耐壓結構以減少寄生電容 。進一步,圖9顯示p +多矽晶單層當作閘電極的範例,但 圖4所示之p +多矽晶也可被使用作閘電極。類似地,至於 電阻,僅P-電阻被顯示在圖9中,但如狀況需要,圖1或5
請 先 閲 背 面 之 注 意 事 項 再J 養 裝 訂 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -28 - 577147 B7 五、發明説明(26) 所示之η-電阻,p +電阻,以及n +電阻也許被選擇地應用。 進一步,圖2所示之薄膜金屬電阻也許被採用。 請 先 閲 讀 背 之 注 意 事 項 再 填 寫 本 頁 接下來,圖10至17顯示根據本發明的互補式金屬氧 化物半導體裝置的另一實施例的其它結構,其被顯示於圖i ,2,及4至9中。 圖10是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖,其被顯示在圖1中。由LOCOS 法形成的場致絕緣膜106形成圖1元件隔離結構。圖1〇中 ,在CMOS元件隔離中,一部分的p-式半導體薄膜134被 蝕刻至到達埋入式絕緣膜133的深度,且由CVD (化學汽 相沈積)法沈澱的絕緣膜122係經由熱氧化絕緣膜136埋 入,藉此形成溝槽隔離135。元件隔離完全係由溝槽隔離 135實現。要注意的是,多晶矽也許取代絕緣膜被使用作被 埋入溝槽的材料。進一步,此時,場致氧化膜可被形成於 溝槽隔離的多晶矽上,雖未顯示於圖中。以此方式,溝槽 隔離被用以取代元件隔離用的場致絕緣膜。結果,元件隔 離深度可進一步被縮減,因此,晶片大小的縮減可被減少 經濟部智慧財產局員工消費合作社印製 〇 雖然經由絕緣膜形成於Π-井上,電阻也可被形成於P-井上。進一步,雖未在圖10中顯示,電阻也許係由LOCOS 法形成於一部分p-式半導體薄膜層形成的場致氧化膜上。 這也可被應用至圖11至17所示之CMOS半導體裝置。要 注意的是圖1〇所示之CMOS半導體裝置有與圖1所示之 CMOS半導體裝置完全相同的功能及效果。 本紙張尺度適用中國國家標準(CNS〉Α4規格(210Χ297公釐)-29 577147 A7 B7 五、發明説明(27) 圖11是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖,其被顯示在圖2中。完整的元 件隔離係由溝槽隔離135以與圖10所示相同的方式實現。 圖11所示之CMOS半導體裝置有與圖2所示之CMOS半導 體裝置完全相同的功能及效果。 圖12是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖,其被顯示在圖4中。完整的元 件隔離係由溝槽隔離135以與圖10所示相同的方式當作場 致絕緣膜用的基底實現。圖12所示之CMOS半導體裝置有 與圖4所示之CMOS半導體裝置完全相同的功能及效果。 圖13是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖,其被顯示在圖5中。完整的元 件隔離係由溝槽隔離135以與圖10所示相同的方式當作場 致絕緣膜用的基底實現。圖13所示之CMOS半導體裝置有 與圖5所示之CMOS半導體裝置完全相同的功能及效果。 圖14是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖,其被顯示在圖6中。完整的元 件隔離係由溝槽隔離135以與圖10所示相同的方式當作場 致絕緣膜用的基底實現。圖14所示之CMOS半導體裝置有 與圖6所示之CMOS半導體裝置完全相同的功能及效果。 圖15是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖,其被顯示在圖7中。完整的元 件隔離係由溝槽隔離135以與圖10所示相同的方式當作場 致絕緣膜用的基底實現。圖15所示之CMOS半導體裝置有 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -30 - (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 577147 A7 B7 五、發明説明(28) 與圖7所示之CMOS半導體裝置完全相同的功能及效果。 圖16是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖,其被顯示在圖8中。完整的元 件隔離係由溝槽隔離135以與圖10所示相同的方式當作場 致絕緣膜用的基底實現。圖16所示之CMOS半導體裝置有 與圖8所示之CMOS半導體裝置完全相同的功能及效果。 圖17是根據本發明的互補式金屬氧化物半導體裝置的 另一實施例的槪要截面圖,其被顯示在圖9中。完整的元 件隔離係由溝槽隔離135以與圖10所示相同的方式當作場 致絕緣膜用的基底實現。圖17所示之CMOS半導體裝置有 與圖9所示之CMOS半導體裝置完全相同的功能及效果。 如上述,在圖1,2,及4至17的實施例中由使用SOI 基底顯示各種結構的M0S電晶體及電阻。可根據由考量半 導體裝置所需的規格及各元件結構的特徵獲得適當的組合 製造高效能的半導體裝置。例如,在具有兩或更多電源供 應系統的半導體裝置中,在上述元件結構之間在必要的例 子中不僅根據電壓頻帶而且根據閘氧化膜的厚度選擇及組 合適當的結構。 如上述,以使用P-式半導體基底及P-式半導體薄膜層 的SOI基底的實施例說明實施例模式。然而,也許也使用 η-式半導體基底及η-式半導體薄膜層的SOI基底。在此例 中,也使用包括使用η-式半導體薄膜層的η-式基底及單極 性的Ρ·式Ρ+閘的CMOS,在相同的內容及如上述的原理下 也可提供致使低電壓作業,低電源損耗,低成本,及高速 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) · 31 - 請 先 閲 讀 背 之 注 意 事 項 再, 裝 訂 經濟部智慧財產局員工消費合作社印製 577147 A7 B7 五、發明説明(29) 作業的半導體裝置。 (請先閲讀背面之注意事項再填寫本頁) 進一步,SOI基底包括由接合形成元件用的半導體薄膜 而製造的糊狀SOI基底以及形成SIMOX基底以致於:氧離 子被植入半導體基底;且經由加熱處理,藉此形成埋入式 氧化膜。兩基底也許皆在本發明中被使用。進一步,在使 用糊狀SOI基底的例子中,半導體裝置及半導體薄膜層的 極性可被顛倒。 經濟部智慈財產局員工消費合作社印製 如上述,根據本發明,在電源管理半導體裝置或類比 半導體裝置包括使用SOI基底及電阻的CMOS中,CMOS的 NMOS及PMOS的閘電極各係單極性的p-式多矽晶形成的且 有P-式多晶矽及高熔點金屬矽化物疊層結構的P-式複晶矽 結構。PMOS是表面通道式,因此,致使較短的通道及較低 的臨界電壓。而且,埋入通道式的NMOS有極淺的埋入通 道,因爲具有小擴散係數的砷在NMOS中被用作臨界控制 用的雜質,且因此,致使較短的通道及較低的臨界電壓。 進一步,用在電壓分割電路或CR電路的電阻係由不同於閘 電極的多晶矽構成的,且因此,提供了高精確度的電壓分 割電路。因此,實現了以較使用大量基底的例子高的速度 操作電源管理半導體裝置或類比半導體裝置,且在成本, 製造周期,及元件的效能方面更優於具有單極性n+多晶矽 閘極習知的CMOS或通道及閘電極有相同極性的同極性閘 極 CMOS。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -32 ·
Claims (1)
- A8 B8 C8 D8 5771f91120198號專利申請案 中文申請專利範圍修正本 民國92年10月23日呈 々、申請專利範圍1 "" (請先閲讀背面之注意事項再填寫本頁) 1· 一種SOI互補式金屬氧化物半導體一T‘ ^係由卜 式M0S電晶體,P-式M0S電晶體,以及於半導體i底上形 成之絕緣膜及於絕緣膜上形成之半導體薄膜層構成的SOI 基底之半導體薄膜層上形成的電阻構成,其中n-式M0S電 晶體的閘電極的極性是P-式,p-式M〇S電晶體的閘電極的 極性是P-式;且電阻係由不同於P·式M0S電晶體的p-式閘 電極及η-式M0S電晶體的p-式閘電極的材料形成的。 2·如申請專利範圍第1項之SOI互補式M0S半導體裝 置,其中η-式M0S電晶體的·ρ-式閘電極及p_式m〇S電晶 體的P-式閘電極係第一多晶矽形成的。 3.如申請專利範圍第1項之SOI互補式M0S半導體裝 置,其中η -式M0S電晶體的P·式閘電極及p -式M0S電晶 體的Ρ-式閘電極係由第一多晶矽及第一高熔點金屬矽化物 的疊層構成的疊狀複晶矽形成的。 4·如申請專利範圍第1項之SOI互補式M0S半導體裝 置,其中電阻係由不同於P-式M0S電晶體的p-式閘電極及 η-式M0S電晶體的P-式閘電極的材料的第二多晶矽形成的 〇 經濟部智慧財產局員工消費合作社印製 5.如申請專利範圍第4項之SOI互補式M0S半導體裝 置,其中第二多晶矽形成的電阻包括至少相當低濃度的第 一 η-式電阻。 .6.如申請專利範圍第4項之SOI互補式M0S半導體裝 置,其中第二多晶矽形成的電阻包括至少相當高濃度的第 二η-式電阻。 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 577147 A8 B8 C8 D8 六、申請專利範圍 2 7·如申請專利範圍第4項之SOI互補式M〇S半導體裝 置,其中第二多晶矽形成的電阻包括至少相當低濃度的第 一 P-式電阻。 (請先閲讀背面之注意事項再填寫本頁) 8. 如申請專利範圍第4項之SOI互補式MOS半導體裝 置,其中第二多晶矽形成的電阻包括至少相當高濃度的第 二卜式電阻。 9. 如申請專利範圍第2項之SOI互補式MOS半導體裝 置,其中第一多晶矽形成的p_式閘電極有2000A至6000A 的膜厚。 10. 如申請專利範圍第3項之SOI互補式MOS半導體裝 置,其中,在由第一.多晶砂及第一局熔點金屬砂化物的疊 層構成的疊狀複晶矽結構形成的P-式閘電極中,第一多晶 矽有500A至2500A的厚度,且第一高熔點金屬矽化物有 5〇〇A至2500A的厚度。 11. 如申請專利範圍第4項之SOI互補式M0S半導體裝 置,其中第二多晶矽形成的電阻各有500A至2500A的厚度 〇 經濟部智慧財產局員工消費合作社印製 12. 如申請專利範圍第5項之SOI互補式M0S半導體裝 置.,其中第二多晶矽形成之相當低濃度的第一 η-式電阻包 含1 X 10]4至9 X 1018 atom/cm3雜質濃度的磷或砷,且薄片 阻抗値接近數kQ /□至數十kQ /□。 13. 如申請專利範圍第6項之SOI互補式M〇S半導體裝 置,其中第二多晶矽形成之相當高濃度的第二η-式電阻包 含1 X 1019至5 X 102] atom/cm3雜質濃度的磷或砷,薄片阻 本紙張尺度適用中國國家摞準(CNS)以規格(2】ΟΧ:297公釐) 577147 A8 B8 C8 D8 六、申請專利範圍 。 抗値接近100 kQ/□至數百kQ/□,且溫度係數接近數百 ppm/t:至數千 Ppm/°C。 -裝-- (請先閱讀背面之注意事項再填寫本頁) 14. 如申請專利範圍第7項之SOI互補式MOS半導體裝 置,其中第二多晶矽形成之相當低濃度的第一 p_式電阻包 含1 X 1014至9 X 1018 atom/cm3雜質濃度的硼或BF2,且薄 片阻抗値接近數kQ/□至數十kQ/口。 15. 如申請專利範圍第8項之SOI互補式M0S半導體裝 置,其中第二多晶矽形成之相當高濃度的第二p_式電阻包 含1 X 1019至5 X 1021 atom/em3雜質濃度的硼或BF2,薄片 阻抗値接近100 kQ /□至數百kQ /□,且溫度係數接近數 百 pprn/°C 至數千 ppni/°C。 16. 如申請專利範圍第1項之SOI互補式M0S半導體裝 置,其中電阻是包含Ni-Cr合金,矽化鉻,矽化鉬,或矽化 冷亞鐡的薄膜金屬電阻構成的,且有100A至300A的.厚度 〇 經濟部智慧財產局員工消費合作社印製 17. 如申請專利範圍第2項之SOI互補式M〇S半導體裝 置,其中形成η-式M0S電晶體的P-式閘電極及P-式M0S 電晶體的Ρ-式閘電極的第一多晶矽包含1 X 1〇18 atom/cm3或 更高雜質濃度的硼或BF2。 18. 如申請專利範圍第3項之SOI互補式M0S半導體裝 置,其中第一高熔點金屬矽化物是矽化鎢.,矽化鉬,矽化 鈦,或矽化鉑。 19. 如申請專利範圍第1項之SOI互補式M〇S半導體裝 置,其中η-式M0S電晶體以及卜式M0S電晶體至少包括 本紙張尺度適用中國國家樣準(CNS ) Α4見格(210X29?公嫠) 577147 A8 B8 C8 ________ D8 六、申請專利範圍 4 具有源極及汲極各由以平面方式重疊p-式閘電極的高雜質 濃度擴散層組成的單汲極結構的第一結構之MOS電晶體。 (請先閲讀背面之注意事項再填寫本頁) 20·如申請專利範圍第1項之S〇i互補式MOS半導體裝 置’其中η-式M0S電晶體以及p-式M0S電晶體至少包括 具有源極及汲極以平面方式重疊ρ-式閘電極的低雜質濃度 擴散層,以及僅汲極不重疊ρ-式閘電極或源極及汲極都不 重疊Ρ-式閘電極的高雜質濃度擴散層構成的第二結構之 M0S電晶體。 21·如申請專利範圍第1項之SOI互補式M〇S半導體裝 置,其中心式M0S電晶體以及p_式M0S電晶體至少包括 具有第三結構之M0S電晶體:其係由源極及汲極以平面方 式重疊P-式閘電極的低雜質濃度擴散層以及僅汲極不重疊 P-式閘電極或源極及汲極都不重疊P-式閘電極的高雜質濃 度擴散層構成的;且其中高雜質濃度擴散層及P-式聞電極 間的絕緣膜較閘絕緣膜厚。 經濟部智慧財產局員工消費合作社印製 22. 如申請專利範圍第1項之SOI互補式M0S半導體裝 置,其中η-式M0S電晶體以及P-式M0S電晶體至少包括 具有源極及汲極以平面方式重疊Ρ-式閘電極的高雜質濃度 擴散層以及僅汲極或源極及汲極較高雜質濃度擴散層更延 伸至通道側且以平面方式重疊Ρ-式閘電極的低雜質濃度擴 散層構成的第四結構之M0S電晶體。 23. 如申請專利範圍第19至22項中任一項之SOI互補 式M〇S半導體裝置,其中各、第二結構M0S電晶體,第三結 構M0S電晶體及第四結構M0S電晶體中低雜質濃度擴散層 本紙張尺度適用中國國家摞準(CNS ) Α4说格(2!0Χ297公釐) ~ 577147 A8 B8 C8 D8___'_ 六、申請專利範圍 5 的雜質濃度是1 X 1〇16至1 X l〇1S atom/cm3,且各第一結構 M〇S電晶體,第二結構MOS電晶體’第三結構MOS電晶 體及第四結構Μ 0 S電晶體中高雜質濃度擴散層的雜質濃度 是 1 X 1 019 a t 〇 m / c m3 或更高。 24. 如申請專.利範圍第19至22項中任一項之SOI互補 式MOS半導體裝置,其中n-式M〇S電晶體的各第二結構 M〇S電晶體,第三結構MOS電晶體及第四結構MOS電晶 體中低雜質濃度擴散層的雜質是磷,且n_式M0S電晶體的 各第一結構M〇S電晶體,第二結構MOS電晶體’弟二結構 M〇S電晶體及第四結構MOS電晶體中高雜質濃度擴散層的 雜質是砷或磷。 25. 如申請專利範圍第19至22項中任一項之SOI互補 式MOS半導體裝置,其中p-式M〇S電晶體的各第二結構 M〇S電晶體,第三結構M〇S電晶體及第四結構MOS電晶 體中低雜質濃度擴散層的雜質是硼或BF2,且p-式MOS電 晶體的各第一結構MOS電晶體,第二結構MOS電晶體,第 三結構MOS電晶體及第四結構MOS電晶體中高雜質濃度擴 散層的雜質是硼或BF2。 26. 如申請專利範圍第1項之SOI互補式MOS半導體裝 置,其中η-式MOS電晶體包括具有埋入通道式及加強式的 臨界電壓之第一 η-式MOS電晶體。 27. 如申請專利範圍第1項之SOI互補式M〇S半導體裝 置,其中η-式MOS電晶體包括具有埋入通道式及耗盡式的 臨界電壓之第二η-式MOS電晶體。 本紙張尺度適^中國國家禕準(〇^)糾規格(2;10>:;297公釐) •裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 577147 Α8 Β8 C8 D8 夂、申請專利範圍 6 28·如申請專利範圍第1項之s〇i互補式m〇S半導體裝 置’其中P-式MOS電晶體包括具有埋入通道式及加強式的 臨界電壓之第一 p-式MOS電晶體。 (請先閲讀背面之注意事項再填寫本頁) 29·如申請專利範圍第丨項之S〇i互補式M0S半導體裝 置’其中P·式MOS電晶體包括具有埋入通道式及耗盡式的 臨界電壓之第二p-式MOS電晶體。 3 0.如申請專利範圍第i項之S〇i互補式M0S半導體裝 置’其中半導體薄膜層有^“㈤至1#171的厚度。 31. 如申請專利範圍第丨項之SOI互補式M0S半導體裝 置’其中於半導體基底上形成的絕緣膜有0.1 // m至1 // m 的厚度。 32. 如申請專利範圍第1項之SOI互補式M0S半導體裝 置’其中於半導體基底上形成的絕緣膜係絕緣材料如玻璃 ’藍寶石,或陶瓷形成的,如氧化矽膜或氮化矽膜。 33. 如申請專利範圍第32項之SOI互補式M0S半導體 裝置,其中於半導體基底上.形成的元件隔離結構由LOCOS 法形成的絕緣膜構成。 經濟部智慧財產局員工消費合作社印製 34. 如申請專利範圍第32項之SOI互補式M0S半導體 裝置,其中於半導體基底上形成的元件隔離結構是半導體 薄膜被蝕刻成到達埋入式絕緣膜以形成凹面部分的深度之 溝槽元件隔離結構。 35. 如申請專利範圍第34項之SOI互補式M〇S半導體 裝置,其中溝槽元件隔離結構的凹面部分的內部係由經沈 澱的絕緣膜塡充。 本紙張尺度適用中國國家標準(CNS ) A4说格(2】〇Χ297公釐) 577147 A8 B8 C8 D8 六、申請專利範圍 7 36.如申請專利範圍第4或34項之SOI互補式MOS半 導體裝置,其中溝槽元件隔離結構的凹面部分的內部係由 不同於第二多晶矽構成的電阻及P-式閘電極之材料的第三 多晶砂塡充。 (請先閱讀背面之注意事項再填寫本頁) -裝· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(2]0X297公釐)
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