KR20030022086A - 상보형 금속 산화막 반도체 장치 - Google Patents

상보형 금속 산화막 반도체 장치 Download PDF

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KR20030022086A
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Abstract

저 비용으로 짧은 제조기간에, 저전압 동작이 가능하고, 저소비 전력 및 높은 구동능력을 가지며, 고속동작의 전력 관리 반도체 장치나 아날로그 반도체 장치를 실현할 수 있는 상보형 MOS 반도체 장치가 제공된다. CMOS의 게이트 전극은 p형 다결정 실리콘 단극(單極) 또는 p형 폴리사이드 구조로 형성된다. PMOS는 표면 채널형이기 때문에, 단(短) 채널화나 저 임계 전압화가 가능하다. 또한, 매립 채널형인 NMOS도 임계치 제어용 불순물로서 확산계수가 작은 비소를 사용할 수 있기 때문에 지극히 얕게 매립된 채널이 되어, 단 채널화나 저 임계 전압화가 가능해진다. 더욱이, 분압회로나 CR 회로에 사용되는 저항체를 게이트 전극과는 다른 다결정 실리콘으로 형성함으로써, 고정밀도의 분압회로를 제공할 수 있다. 이에 따라, 고속 전력 관리 반도체 장치나 아날로그 반도체 장치가 실현된다.

Description

상보형 금속 산화막 반도체 장치{COMPLEMENTARY MOS SEMICONDUCTOR DEVICE}
본 발명은 SOI(Silicon On Insulator) 기판 상에 구성된 저항회로를 가진 상보형 MOS 반도체 장치에 있어서, 저전압 동작, 저소비 전력 및 높은 구동능력이 요구되는 반도체 장치, 특히 전압 검출기(이하, VD)나 전압 조정기(이하, VR), 스위칭 레귤레이터(이하, SWR) 등의 전력 관리 반도체 장치나 연산 증폭기, 비교기 등의 아날로그 반도체 장치에 관한 것이다.
다결정 실리콘 등의 저항체를 사용하는 저항회로를 가진 상보형 MOS 반도체 장치는 많이 사용되고 있다. 도 18은 종래의 저항회로를 구비한 반도체 장치의 구조의 일 실시예를 나타낸다. 반도체 장치는 p형 반도체 기판에 형성된 게이트 전극이 n+형 다결정 실리콘으로 이루어진 n채널 MOS 트랜지스터(이하, NMOS)와, n-웰 영역에 형성된 게이트 전극이 역시 n+형 다결정 실리콘으로 이루어진 p채널 MOS 트랜지스터(이하, PMOS)로 이루어진 상보형 MOS 구조(이하, CMOS)와, 필드 절연막 위에 형성되어 전압을 분압하기 위한 분압회로 또는 시정수를 설정하는 CR 회로에 사용되는 저항체로 구성된다(예컨대, 특허문헌 1 참조).
JP 10-303315 A (1쪽 및 도 1)
이와 같이 저항회로를 가진 상보형 MOS(CMOS) 반도체 장치에 있어서, 게이트 전극에는 그 제조의 용이함과 안정성을 고려하여 흔히 n+형 다결정 실리콘이 사용된다. 이 경우, 게이트 전극과 반도체 기판의 일함수의 관계에 따라 NMOS는 표면 채널형이지만, PMOS의 경우, 역시 게이트 전극과 반도체 기판의 일함수의 관계에의해 임계 전압은 약 -1 V이다. 따라서, 임계 전압을 저하시키기 위해 불순물 주입을 하면, PMOS는 표면보다 약간 기판 내부에 채널이 형성되는 매립 채널형이 된다. 매립 채널형은 기판 내부를 캐리어가 통과하기 때문에 이동도가 높다는 이점이 있다. 그러나, 매립 채널형에서 임계 전압을 낮추면, 서브 임계 특성은 극도로 악화하여, 누설 전류의 증가를 초래한다. 그 때문에, NMOS에 비해 PMOS는 저 전압화, 단(短) 채널화가 곤란하다.
또한, NMOS, PMOS 모두에 저전압화가 가능한 구조로서, 도 19나 도 20에 도시한 바와 같이, 게이트 전극의 극성을 트랜지스터의 극성과 동일하게 한 동극(同極) 게이트 구조가 있다. 이 구조에서 NMOS 트랜지스터의 게이트 전극에는 n+형 다결정 실리콘이 사용되고, PMOS 트랜지스터의 게이트 전극에는 p+형 다결정 실리콘이 사용된다. 따라서, NMOS 트랜지스터와 PMOS 트랜지스터 모두 표면 채널형이 되어, 누설 전류를 억제할 수 있고, 이것에 의해 저 전압화가 가능해진다. 그러나, 게이트 전극의 극성을 서로 다르게 함으로써 제조 공정 수가 증가하여, 제조 비용이나 제조기간의 증가를 초래한다. 또한, 가장 기본적인 회로 요소인 반전회로에서는 대개 면적 효율의 향상을 위해 NMOS와 PMOS의 게이트는 금속을 통한 접속을 피한다. 반전회로는 평면적으로 NMOS에서 PMOS까지 연속한 하나의 다결정 실리콘 또는 다결정 실리콘과 고융점 금속 실리사이드의 적층 구조로 이루어진 폴리사이드 구조에 의해 레이아웃 된다. 그러나, 도 19에 도시한 다결정 실리콘 단층으로 형성된 경우에는 그 다결정 실리콘의 pn 접합의 임피던스가 높아 실용적이지 않고, 도 20에 도시한 폴리사이드 구조의 경우에는 n형과 p형 불순물은 공정에 있어서의 열처리 중에 고융점 금속 실리사이드에 고속으로 상호 역 도전형의 게이트 전극으로 확산하여, 그 결과로서 일함수가 변화하고 임계 전압이 불안정한 등, 비용 면이나 특성 면에서 문제를 갖는다.
또한, 근년 휴대전화나 PDA 등으로 대표되는 휴대기기는 소형화, 경량화가 진행되는 한편, 저소비 전력화, 고속화, 고기능화가 요구되고 있다. 그와 함께, 이러한 휴대기기를 구성하는 전자부품들도 소형화 ·고속화가 요구된다. 그러나, 스위칭 레귤레이터 등의 전력 관리 반도체 장치 등은 내압이 10 V 정도 필요하므로, 미세화에 의한 고속화는 곤란하다.
본 발명은 상기의 관점에서 행해졌으며, 본 발명의 목적은 낮은 비용으로 짧은 제조기간에 제조되고, 저전압 동작을 가능하게 하고, 낮은 소비 전력과 높은 구동력을 가지며, 고속으로 전력 관리 반도체 장치나 아날로그 반도체 장치를 실현할 수 있는 상보형 MOS 반도체 장치를 제공하는 것이다.
상기 과제를 해결하기 위해 본 발명은 다음의 수단을 이용한다.
(1) 반도체 기판 상에 형성된 절연막과 그 절연막 위에 형성된 반도체 박막층으로 구성된 SOI(Silicon On Insulator) 기판의 반도체 박막층 위에 형성된 n형 MOS 트랜지스터, p형 MOS 트랜지스터 및 저항체로 구성된 SOI 상보형 MOS 반도체 장치에 있어서, n형 MOS 트랜지스터의 게이트 전극의 극성은 p형이고, p형 MOS 트랜지스터의 게이트 전극의 극성은 p형이며, 저항체는 n형 NOS 트랜지스터의 p형 게이트 전극 및 p형 MOS 트랜지스터의 p형 게이트 전극과는 다른 재료로 구성된 것을특징으로 하는 SOI 상보형 MOS 반도체 장치를 제공한다.
(2) n형 MOS 트랜지스터의 p형 게이트 전극 및 p형 MOS 트랜지스터의 p형 게이트 전극이 제1 다결정 실리콘으로 이루어진 것; 또는
(3) n형 MOS 트랜지스터의 p형 게이트 전극 및 p형 MOS 트랜지스터의 p형 게이트 전극이 제1 다결정 실리콘과 제1 고융점 금속 실리사이드의 적층 구조인 적층 폴리사이드 구조로 이루어진 것; 또는
(4) 저항체가 n형 MOS 트랜지스터의 p형 게이트 전극 및 p형 MOS 트랜지스터의 p형 게이트 전극의 재료와는 다른 제2 다결정 실리콘으로 이루어진 것; 또는
(5) 제2 다결정 실리콘으로 이루어진 저항체는 적어도 비교적 저 농도인 제1 n형 저항체를 포함하는 것; 또는
(6) 제2 다결정 실리콘으로 이루어진 저항체는 적어도 비교적 고농도인 제2 n형 저항체를 포함하는 것; 또는
(7) 제2 다결정 실리콘으로 이루어진 저항체는 적어도 비교적 저 농도인 제1 p형 저항체를 포함하는 것; 또는
(8) 제2 다결정 실리콘으로 이루어진 저항체는 적어도 비교적 고농도인 제2 p형 저항체를 포함하는 것; 또는
(9) 제1 다결정 실리콘으로 이루어진 p형 게이트 전극의 막 두께는 2000Å∼6000Å인 것; 또는
(10) 제1 다결정 실리콘과 제1 고융점 금속 실리사이드의 적층 구조인 적층 폴리사이드 구조로 이루어진 p형 게이트 전극에서, 제1 다결정 실리콘의 두께가500Å∼2500Å이고, 제1 고융점 금속 실리사이드의 두께는 500Å∼2500Å인 것; 또는
(11) 제2 다결정 실리콘으로 이루어진 저항체의 두께는 각각 500Å∼2500Å인 것; 또는
(12) 제2 다결정 실리콘으로 이루어진 비교적 저 농도인 제1 n형 저항체는 불순물 농도가 1 ×1014∼9 ×1018atoms/㎤인 인 또는 비소를 포함하고, 시트 저항치는 수 ㏀/□∼ 수 십 ㏀/□ 정도인 것; 또는
(13) 제2 다결정 실리콘으로 이루어진 비교적 고농도인 제2 n형 저항체는 불순물 농도가 1 ×1019∼5 ×1021atoms/㎤인 인 또는 비소를 포함하고, 시트 저항치는 100 Ω/□∼ 수 백 Ω/□ 정도이고, 온도 계수는 수 백 ppm/℃∼수 천 ppm/℃ 정도인 것; 또는
(14) 제2 다결정 실리콘으로 이루어진 비교적 저 농도인 제1 p형 저항체는 불순물 농도가 1 ×1014∼9 ×1018atoms/㎤인 붕소 또는 BF2를 포함하고, 시트 저항치는 수 ㏀/□∼ 수 십 ㏀/□ 정도인 것; 또는
(15) 제2 다결정 실리콘으로 이루어진 비교적 고농도인 제2 p형 저항체는 불순물 농도가 1 ×1019∼5 ×1021atoms/㎤인 붕소 또는 BF2를 포함하고, 시트 저항치는 수 백 Ω/□∼ 1 ㏀/□ 정도이고, 온도 계수는 수 백 ppm/℃∼수 천 ppm/℃ 정도인 것; 또는
(16) 저항체는 Ni-Cr 합금 또는 크롬 실리사이드 또는 몰리브덴 실리사이드 또는 β-페라이트 실리사이드의 박막 금속 저항체로 구성되며, 두께는 100Å∼300Å인 것; 또는
(17) n형 MOS 트랜지스터의 p형 게이트 전극 및 p형 MOS 트랜지스터의 p형 게이트 전극을 구성하는 제1 다결정 실리콘은 불순물 농도가 1 ×1018atoms/㎤ 이상인 붕소 또는 BF2를 포함하는 것; 또는
(18) 제1 고융점 금속 실리사이드는 텅스텐 실리사이드 또는 몰리브덴 실리사이드 또는 티타늄 실리사이드 또는 플라티나 실리사이드인 것; 또는
(19) n형 MOS 트랜지스터 및 p형 MOS 트랜지스터는 적어도 소스와 드레인이 p형 게이트 전극과 평면적으로 중첩된 높은 불순물 농도의 확산층으로 이루어진 단일 드레인 구조인 제1 구조의 MOS 트랜지스터를 포함하는 것; 또는
(20) n형 MOS 트랜지스터 및 p형 MOS 트랜지스터는 적어도 소스와 드레인이 p형 게이트 전극과 평면적으로 중첩된 낮은 불순물 농도의 확산층과, 드레인 측만 p형 게이트 전극과 중첩되지 않거나 소스와 드레인 모두가 p형 게이트 전극과 중첩되지 않는 높은 불순물 농도의 확산층으로 이루어진 제2 구조의 MOS 트랜지스터를 포함하는 것; 또는
(21) n형 MOS 트랜지스터 및 p형 MOS 트랜지스터는 적어도 소스와 드레인이 p형 게이트 전극과 평면적으로 중첩된 낮은 불순물 농도의 확산층과, 드레인 측만 p형 게이트 전극과 중첩되지 않거나 소스와 드레인 모두가 p형 게이트 전극과 중첩되지 않는 높은 불순물 농도의 확산층으로 이루어지며, 높은 불순물 농도의 확산층과 p형 게이트 전극 사이의 절연막이 게이트 절연막보다 두꺼운 제3 구조의 MOS 트랜지스터를 포함하는 것; 또는
(22) n형 MOS 트랜지스터 및 p형 MOS 트랜지스터는 적어도 소스와 드레인이 p형 게이트 전극과 평면적으로 중첩된 높은 불순물 농도의 확산층과, 드레인 측만 또는 소스와 드레인 모두가 높은 불순물 농도의 확산층보다 더 채널 측으로 확산하여 p형 게이트 전극과 평면적으로 중첩된 낮은 불순물 농도의 확산층으로 이루어진 제4 구조의 MOS 트랜지스터를 포함하는 것; 또는
(23) 제2 구조의 MOS 트랜지스터, 제3 구조의 MOS 트랜지스터 및 제4 구조의 MOS 트랜지스터 각각에서 낮은 불순물 농도 확산층의 불순물 농도는 1 ×1016∼1 ×1018atoms/㎤이고, 제1 구조의 MOS 트랜지스터, 제2 구조의 MOS 트랜지스터, 제3 구조의 MOS 트랜지스터 및 제4 구조의 MOS 트랜지스터 각각에서 높은 불순물 농도 확산층의 불순물 농도는 1 ×1019atoms/㎤ 이상인 것; 또는
(24) n형 MOS 트랜지스터의 제2 구조의 MOS 트랜지스터, 제3 구조의 MOS 트랜지스터 및 제4 구조의 MOS 트랜지스터 각각에서 낮은 불순물 농도 확산층의 불순물은 인이고, n형 MOS 트랜지스터의 제1 구조의 MOS 트랜지스터, 제2 구조의 MOS 트랜지스터, 제3 구조의 MOS 트랜지스터 및 제4 구조의 MOS 트랜지스터 각각에서 높은 불순물 농도 확산층의 불순물은 비소 또는 인인 것; 또는
(25) p형 MOS 트랜지스터의 제2 구조의 MOS 트랜지스터, 제3 구조의 MOS 트랜지스터 및 제4 구조의 MOS 트랜지스터 각각에서 낮은 불순물 농도 확산층의 불순물은 붕소 또는 BF2이고, p형 MOS 트랜지스터의 제1 구조의 MOS 트랜지스터, 제2 구조의 MOS 트랜지스터, 제3 구조의 MOS 트랜지스터 및 제4 구조의 MOS 트랜지스터 각각에서 높은 불순물 농도 확산층의 불순물은 붕소 또는 BF2인 것; 또는
(26) n형 MOS 트랜지스터는 임계 전압이 매립 채널형 및 확장형인 제1 n형 MOS 트랜지스터를 포함하는 것; 또는
(27) n형 MOS 트랜지스터는 임계 전압이 매립 채널형 및 공핍형인 제2 n형 MOS 트랜지스터를 포함하는 것; 또는
(28) p형 MOS 트랜지스터는 임계 전압이 표면 채널형 및 확장형인 제1 p형 MOS 트랜지스터를 포함하는 것; 또는
(29) p형 MOS 트랜지스터는 임계 전압이 매립 채널형 및 공핍형인 제2 p형 MOS 트랜지스터를 포함하는 것; 또는
(30) 반도체 박막층은 두께가 0.1 ㎛∼1 ㎛인 것; 또는
(31) 반도체 기판 상에 형성된 절연막은 두께가 0.1 ㎛∼1 ㎛인 것; 또는
(32) 반도체 기판 상에 형성된 절연막은 유리 또는 사파이어, 또는 실리콘 산화막이나 실리콘 질화막과 같은 세라믹 등의 절연재료로 이루어진 것; 또는
(33) 반도체 기판 상에 형성된 소자 분리 구조는 LOCOS법에 의해 형성된 절연막으로 구성되는 것; 또는
(34) 반도체 기판 상에 형성된 소자 분리 구조는 매립 절연막에 도달하는 깊이까지 반도체 박막층을 에칭하여 오목부를 형성하는 트렌치 소자 분리 구조인 것; 또는
(35) 트렌치 소자 분리 구조의 오목부 안이 퇴적된 절연막에 의해 메워지는 것; 또는
(36) 트렌치 소자 분리 구조의 오목부 안이 p형 게이트 전극 및 제2 다결정 실리콘으로 이루어진 저항체의 재료와는 다른 제3 다결정 실리콘으로 메워지는 것;
을 특징으로 하는 SOI 상보형 MOS 반도체 장치를 제공한다.
도 1은 본 발명에 의한 CMOS 반도체 장치의 실시예의 개략적인 단면도이다.
도 2는 본 발명에 의한 CMOS 반도체 장치의 다른 실시예의 개략적인 단면도이다.
도 3은 반도체 장치로 구성된 정형 VR의 구성 개요를 나타낸다.
도 4는 본 발명에 의한 CMOS 반도체 장치의 다른 실시예의 개략적인 단면도이다.
도 5는 본 발명에 의한 CMOS 반도체 장치의 다른 실시예의 개략적인 단면도이다.
도 6은 본 발명에 의한 CMOS 반도체 장치의 다른 실시예의 개략적인 단면도이다.
도 7은 본 발명에 의한 CMOS 반도체 장치의 다른 실시예의 개략적인 단면도이다.
도 8은 본 발명에 의한 CMOS 반도체 장치의 다른 실시예의 개략적인 단면도이다.
도 9는 본 발명에 의한 CMOS 반도체 장치의 다른 실시예의 개략적인 단면도이다.
도 10은 본 발명에 의한 CMOS 반도체 장치의 다른 실시예의 개략적인 단면도이다.
도 11은 본 발명에 의한 CMOS 반도체 장치의 다른 실시예의 개략적인 단면도이다.
도 12는 본 발명에 의한 CMOS 반도체 장치의 다른 실시예의 개략적인 단면도이다.
도 13은 본 발명에 의한 CMOS 반도체 장치의 다른 실시예의 개략적인 단면도이다.
도 14는 본 발명에 의한 CMOS 반도체 장치의 다른 실시예의 개략적인 단면도이다.
도 15는 본 발명에 의한 CMOS 반도체 장치의 다른 실시예의 개략적인 단면도이다.
도 16은 본 발명에 의한 CMOS 반도체 장치의 다른 실시예의 개략적인 단면도이다.
도 17은 본 발명에 의한 CMOS 반도체 장치의 다른 실시예의 개략적인 단면도이다.
도 18은 종래의 CMOS 반도체 장치의 개략적인 단면도이다.
도 19는 종래의 CMOS 반도체 장치의 개략적인 단면도이다.
도 20은 종래의 CMOS 반도체 장치의 개략적인 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
101, 201 p형 반도체 기판102, 202 n-웰
103, 203 n+104, 204 p+
105, 205 게이트 절연막106, 206 필드 절연막
107, 108 p+ 다결정 실리콘109, 209 n+ 다결정 실리콘
110 p- 다결정 실리콘111, 211 n- 다결정 실리콘
112, 212 PMOS113, 213 NMOS
114 p- 저항체115, 215 n- 저항체
116, 216 고융점 금속 실리사이드117 p+ 저항체
118 n+ 저항체119 n-
120 p-121 사이드 스페이서
122 절연막123 기준전압회로
124 에러 증폭기125 PMOS 출력소자
126 입력단자127 접지단자
128 출력단자129 저항
130 분압회로131 박막 금속 저항체
132 크롬 실리사이드133 매립 절연막
134 p형 반도체 박막층135 트렌치 분리
136 열 산화 절연막231 n+ 다결정 실리콘
231 p+ 다결정 실리콘
이하 본 발명에 의한 실시예에 관해 도면을 참조하여 설명한다.
도 1은 본 발명에 의한 CM0S 반도체 장치의 일 실시예의 개략적인 단면도이다. CMOS 반도체 장치의 구조는 p형 반도체 기판(101), 매립 절연막(133), 그리고 소자를 형성하는 p형 반도체 박막층(134)으로 구성되는 SOI 기판의 위의 p형 반도체 박막층(134)에 형성된 게이트 전극이 p+형 다결정 실리콘(107)으로 이루어지고 소스와 드레인이 소위 단일 드레인 구조인 NMOS(113)와, n-웰 영역(102)에 형성된 게이트 전극이 역시 p+형 다결정 실리콘(107)으로 이루어진 단일 드레인 구조의 PMOS(112)로 이루어지는 CMOS와, 필드 절연막(106) 상에 형성되어 전압을 분압하기 위한 분압회로 또는 시정수를 설정하는 CR 회로 등에 사용되는 다결정 실리콘으로 이루어진 p- 저항체(114) 및 n- 저항체(115)로 구성된다.
SOI 기판은 그 동작전압에 따라 매립 절연막 및 반도체 박막층의 두께가 결정된다. 매립 절연막의 두께는 1000 Å∼1 ㎛이고, 또한 반도체 박막층의 두께는1000 Å∼1 ㎛이다. 게이트 전극을 구성하는 p+ 다결정 실리콘(107)은 농도가 1 ×1018atoms/㎤ 이상인 붕소 또는 BF2등의 어셉터 불순물을 포함한다.
도 1에서, CMOS의 게이트 전극을 구성하는 다결정 실리콘(107)과 다결정 실리콘 저항체(114, 115)는 별도의 공정에서 형성되고, 막의 두께도 다르며, 다결정 실리콘 저항체가 게이트 전극보다 얇은 두께로 형성되어 있다. 예를 들면 게이트 전극(107)의 두께는 2000 Å에서 6000 Å 정도인 데 반하여, 저항체는 500 Å에서 2500 Å의 두께로 형성된다. 이것은 다결정 실리콘 저항체에 있어서는 막의 두께가 얇은 쪽이 시트 저항치를 높게 설정할 수 있고, 또한 온도 특성도 보다 향상되기 때문이다. 따라서, 정밀도를 보다 향상시킬 수 있다. 시트 저항치는 그 저항의 용도에도 의하지만 통상의 분압회로에서는 수 ㏀/□에서 수 십 ㏀/□의 범위로 사용된다. 이 경우의 불순물로서 p- 저항체(114)에는 붕소 또는 BF2가 1 ×1014∼9 ×1018atoms/㎤ 정도의 농도로 사용되고, n- 저항체(115)에는 인 또는 비소가 1 ×1014∼9 ×1018atoms/㎤ 정도의 농도로 사용된다.
또한 도 1에는 p- 저항체(114) 및 n- 저항체(115)를 모두 도시하고 있다. 그러나, 그 저항체의 특징과 제품에 요구되는 특성을 고려하여 공정 수나 제조비용 절감의 목적으로 p- 저항체(114)나 n- 저항체(115)만 탑재하는 경우도 있다.
또한 게이트 전극과 저항체를 별도의 공정에서 형성하기 때문에, 저항체에 다결정 실리콘 대신 박막 금속체를 사용하는 것도 가능하다. 도 2는 본 발명의CMOS 반도체 장치의 다른 실시예의 개략적인 단면도이다. 여기서는 박막 금속 저항체(131)에 크롬 실리사이드(132)를 사용하고 있지만, Ni-Cr 합금이나 몰리브덴 실리사이드, β-페라이트 실리사이드 등의 금속 실리사이드를 사용하는 것도 가능하다. 크롬 실리사이드는 금속 실리사이드 중에서도 높은 저항을 가지며, 막의 두께를 100 Å에서 300 Å 정도로 박막화함으로써 저항체로 사용하는 것이 가능하다. 이 박막 금속 저항체를 다결정 실리콘 대신 사용함으로써, 분압회로의 비정밀도나 저항치의 편차, 온도 계수를 작게 하는 것이 가능해진다.
PMOS(112)에 있어서 게이트 전극을 p+ 다결정 실리콘(107)으로 구성함으로써, N-웰(102)과 게이트 전극의 일함수의 관계로부터 E형 PMOS의 채널은 표면 채널이 된다. 그러나, 표면 채널형 PM0S에서는 임계 전압을 0.5 V 이상으로 설정하더라도 극단적인 서브 임계 계수의 악화가 일어나지 않고 저전압 동작 및 저소비 전력이 함께 가능해진다.
한편 NMOS(113)에 있어서는, p+ 다결정 실리콘(107)으로 이루어진 게이트 전극과 p형 반도체 박막층(134)의 일함수의 관계로부터 E형 NMOS의 채널은 매립 채널이 된다. 그러나, 임계치를 원하는 값으로 설정하는 경우에 확산계수가 작은 비소를 임계치 제어용 도너 불순물로서 사용할 수 있기 때문에 채널은 매우 얕게 매립된 채널이 된다. 따라서, 임계 전압을 0.5 V 이하의 작은 값으로 설정하더라도, 임계치 제어용 어셉터 불순물로서 확산계수가 크고 이온 주입의 투사 범위도 큰 붕소를 사용하지 않을 수 없어 깊이 매립된 채널이 되는 N+ 다결정 실리콘을 게이트 전극으로 한 E형 PM0S의 경우에 비해, 서브 임계치의 열화나 누설 전류의 증대를현저히 억제할 수 있다.
상기 설명으로부터, 본 발명에 의한 p+ 다결정 실리콘 단극(單極)을 게이트 전극으로 한 CM0S는 종래의 n+ 다결정 실리콘 단극을 게이트 전극으로 한 CM0S에 비하여 저전압 동작 및 저소비 전력에 대해 유효한 기술인 것이 이해될 것이다.
또한 저전압 동작이나 저소비 전력에 대해서는 소위 동극 게이트 CM0S 기술이 일반적으로 알려져 있다. 동극 게이트 형성에 있어서는 게이트 전극을 p형과 n형으로 각각 형성하기 위해 통상의 단극 게이트 처리에 적어도 마스크 공정을 두 단계 추가하는 것이 필요하다. 단극 게이트 CMOS에서 표준 마스크 공정 수는 10회 정도이지만, 동극 게이트 형성으로 공정 비용이 대략 20% 증가된다. 따라서, 반도체 장치의 성능과 비용의 종합적인 관점으로부터도 본 발명에 의한 p+ 다결정 실리콘 단극으로 이루어진 게이트 전극에 의한 CM0S가 유효하다고 할 수 있다.
더욱이, 종래의 게이트 전극이 n+ 다결정 실리콘 단극 게이트 전극인 CM0S의 경우에는 다결정 실리콘에 n형 불순물을 도핑하는 데 확산 노(furnace) 내에서의 인 확산이 일반적으로 이용된다. 이 경우, 저항체의 형성에는 산화막이나 절연막 등의 하드 마스크가 필요하고, 특히 n형 저항체보다 고 저항화의 면에서 유리한 p형 저항체는 보다 복잡한 공정에 의해서만 형성할 수 있다. 그러나, p+ 다결정 실리콘 단극 게이트 CM0S에서는, 게이트 다결정 실리콘에 불순물을 도핑하는 것은 하드 마스크가 불필요한 이온 주입법에 의해 행해지기 때문에, 간소한 공정에 의해 p- 저항체 및 n- 저항체 모두 형성이 가능하다. 이 점에서도 본 발명은 이점을 갖는다.
다음에 본 발명을 실 제품에 적용한 경우의 구체적인 효과에 관해 도 3을 참조하여 설명한다. 도 3은 반도체 장치로 구성된 정형(positive) VR의 구성 개요를 나타낸다. VR은 기준전압회로(123), 에러 증폭기(124), PMOS 출력소자(125), 및 저항(129)으로 이루어지는 분압회로(130)로 구성되어, 입력단자(126)에 임의의 전압이 입력되더라도 항상 일정한 전압을 필요한 전류치와 함께 출력단자(128)에 출력하는 기능을 갖는 반도체 장치이다.
근년, 특히 휴대기기에 대한 VR에는 입력전압의 저 전압화, 저소비 전력화, 작은 입출력 전위차로 높은 전류 출력, 출력전압의 정밀도 향상, 저비용화, 소형화 등이 시장에서 요구된다. 특히 저비용화와 소형화는 우선도가 높은 요구이다. 상기의 요구에 대하여, 본 발명의 구조, 즉 낮은 비용으로 저 임계 전압화가 가능한 CM0S에 의해 에러 증폭기나 PM0S 출력소자, 기준전압회로를 구성하고, 낮은 비용으로 저항이 높고 정밀도가 높은 p- 저항체에 의해 분압회로를 구성함으로써, VR은 저전압 동작, 저소비 전력, 출력전압의 고정밀도화를 가능하게 한다.
더욱이, 가장 우선도가 높은 요구인 저비용화, 즉 칩 사이즈의 축소나 장치의 소형화에 대해 본 발명의 구조는 지극히 큰 효과를 제공하는 것을 구체적으로 설명한다. VR은 수 십 ㎃에서 수 백 ㎃의 전류를 출력한다. 그것은 PMOS 출력소자의 구동능력에 전적으로 의존하며, 제품에 따라서는 칩 면적의 거의 반을 PM0S 출력소자가 차지하는 경우가 있다. 따라서 이 PM0S 출력소자의 사이즈를 얼마나 축소할 수 있는지가 저비용화 및 소형화의 키가 된다.
한편, 시장에서 입력전압의 저 전압화에 대한 요구와 작은 입출력 전위차로높은 전류 출력에 대한 요구가 강하다는 것은 설명했다. 이 요구들은 PM0S 출력소자에 있어서 게이트에 인가되는 전압이 작아지고, 소스와 드레인간 전압이 작은 비포화 동작모드에 있어서 높은 전류가 인가되는 것을 가리킨다. 비포화 동작에서의 MOS 트랜지스터의 드레인 전류는 아래 (1)식으로 표현된다.
Id = (μ·Cox ·W/L) ×{(Vgs - Vth) - 1/2 ·Vds} ×Vds(1)
Id: 드레인 전류
μ: 이동도
Cox: 게이트 절연막 용량
W: 채널 폭
L: 채널 길이
Vgs: 게이트 ·소스간 전압
Vth: 임계 전압
Vds: 드레인 ·소스간 전압
면적을 늘리지 않고 Vgs나 Vds가 작더라도 충분히 큰 드레인을 얻기 위해서는, (1)식에 따라 채널 길이의 축소 및 Vth의 저하가 필요하다.
본 발명에 의한 p+ 다결정 실리콘 단극을 게이트로 한 CM0S 구조는 오프 시에 누설 전류를 억제한 채로 임계 전압의 저 전압화 및 채널 길이의 축소가 행해질 수 있기 때문에, 상기 VR의 저비용화 및 소형화에 대해 매우 유효한 수단인 것으로 이해된다. 물론 동극 게이트 CM0S 기술을 이용하더라도 칩 사이즈에 관해서는 동등한 효과가 얻어진다. 그러나, 비용 면에서 공정 수가 증가하기 때문에, 종합적으로는 본 발명에 의해 얻어지는 정도의 효과에는 이르지 않는다.
또한 VR에서의 본 발명에 의한 p+ 다결정 실리콘 단극 게이트 CM0S 구조에 의한 이점으로서, 기준전압회로를 e형 NMOS와 공핍형 NMOS(이하, d형 NMOS)로 이루어진 소위 e/d형으로 구성하는 경우, e형 NMOS와 d형 NMOS 양쪽 모두 매립 채널형이 되기 때문에 각각의 MOS의 임계 전압이나 상호 컨덕턴스의 온도변화에 대한 변화를 거의 동일하게 할 수 있다. 따라서, 종래의 N+ 다결정 실리콘을 게이트 전극으로 한 경우의 e형 NMOS가 표면 채널형으로, d형 NMOS가 매립 채널형으로부터 구성되는 기준전압회로에 비하여, 온도변화에 대한 출력전압의 격차가 작은 기준전압회로를 제공할 수 있는 점도 들 수 있다.
더욱이, 본 발명에 의한 p+ 다결정 실리콘 단극 게이트 CM0S 구조에 의해, 종래의 n+ 다결정 실리콘 게이트 구조에서는, 특히 그 d형 임계 전압의 격차가 크기 때문에 실제 사용에 견딜 수 없는 PM0S의 e/d형 기준전압회로도 실용 가능해진다. 따라서 본 발명은 e/d형 기준전압회로에서 NMOS나 PMOS 어느 것이든 선택 가능하고, 회로 설계에 있어서의 자유도가 커진다는 이점도 갖고 있다.
더욱이, SOI 기판을 사용하기 때문에, 필드 절연막(106)과 매립 절연막(133)을 접착하도록 함으로써 완전 소자분리가 가능해진다. 따라서, 분리 폭의 축소, 즉 칩 사이즈의 축소가 가능해지고, 노이즈에 자유로운 상태가 될 수 있다. 더욱이, 벌크 CMOS에서는 PMOS보다 NMOS를 높은 전위로 동작시키는 것이 불가능하지만, SOI 기판을 사용한 CMOS에서는 PMOS보다 높은 전위로 NMOS를 동작시킬 수 있다. 그 효과는 대단히 크다.
VR에서의 본 발명의 효과를 설명했다. 추가로, 고출력소자를 탑재하는 SWR이나 저전압 동작, 저소비 전력, 저 비용, 소형화 등의 요구가 강한 VD에서도, 본 발명의 적용에 의해 VR에서와 같이 큰 효과가 얻어질 수 있다.
도 4는 본 발명에 의한 CMOS 반도체 장치의 다른 실시예의 개략적인 단면도이다. 도 1에 나타낸 본 발명의 실시예에서는, 게이트 전극은 p+ 다결정 실리콘 단층으로 이루어지고, 그 경우 p+ 다결정 실리콘 단층에서의 시트 저항치는 100Ω/□ 정도로 크기 때문에, 고속 동작이나 고주파 대응이 필요한 반도체 장치에 적용하는 것은 어렵다는 문제를 갖고 있다. 그 문제의 대책으로서 p+ 다결정 실리콘(107) 위에 텅스텐 실리사이드나 몰리브덴 실리사이드, 티타늄 실리사이드, 플라티나 실리사이드 등의 고융점 금속 실리사이드(116)를 형성한 소위 폴리사이드 구조를 게이트 전극으로 하여 저 저항화한 것이 도 4에 나타낸 구조이다. 시트 저항치는 고융점 금속 실리사이드의 종류와 두께에 의하고, 표준 시트 저항치는 500 Å에서 2500 Å의 두께로 수 십 Ω/□ 내지 수 Ω/□이다. MOS의 동작 그 자체는 p+ 다결정 실리콘과 반도체와의 일함수에 따라 결정되기 때문에, 저전압 동작, 저소비 전력, 저 비용에 관해서는 도 1에서 설명한 효과와 동등한 효과가 얻어질 수 있다. 따라서, 게이트 전극의 저항치 감소량만큼 반도체 장치의 성능이 더 향상된다.
더욱이, 도 4에서는, p- 저항체(114)와 n- 저항체(115)는 게이트 전극과는 다른 다결정 실리콘 층으로 형성되어 있기 때문에, 실리콘 다결정 단층으로 저항체를 형성할 때 필요한 공정, 예컨대 저항체가 되는 부분의 다결정 실리콘 상에는 미리 고융점 금속 실리사이드를 피복하거나, 한번 다결정 실리콘 상에 고융점 금속 실리사이드를 피복한 뒤, 그 부분의 고융점 금속 실리사이드를 선택적으로 제거하는 공정이 필요하지 않게 된다.
도 5는 본 발명에 의한 CMOS 반도체 장치의 다른 실시예의 개략적인 단면도이다. p+ 다결정 실리콘 단극 CM0S 구조는 도 1의 실시예에 나타낸 구조와 같고, 도 1의 실시예에서와 같이 저전압 동작, 저소비 전력, 저 비용의 효과를 갖는다. 도 5의 실시예가 도 1의 실시예와 다른 점은 다결정 실리콘으로 이루어지는 저항체는 비교적 높은 불순물 농도로 낮은 저항인 p+ 저항체(117)와 n+ 저항체(118)라는 점이다. 분압회로와 같이 비교적 높은 시트 저항치를 가지며 비 정밀도가 중요한 저항회로에서는 도 1의 실시예에 나타낸 p- 저항체나 n- 저항체가 유효하다. 그러나, 시정수를 결정하기 위한 CR 회로와 같이 절대치 정밀도가 중요한 저항체나 작은 온도계수가 요구되는 저항체에는, 불순물 농도를 높여 비교적 낮은 저항으로 하면 절대치 정밀도 및 온도계수가 개선된다.
p+ 저항체(117)와 n+ 저항체(118)의 형성은 예컨대 통상의 CMOS 형성에 있어서의 NMOS와 PMOS의 소스와 드레인 형성 시의 불순물 도핑을 다결정 실리콘에도 동시에 함으로써 달성된다. 이 경우, p+ 저항체(117)는 붕소 또는 BF2를 불순물로 하여 농도는 1 ×1019atoms/㎤ 정도 이상으로 하고, 시트 저항치는 수 백 Ω/□에서 1 ㏀/□ 정도이며, 온도계수는 수 백 ppm/℃에서 천 ppm/℃ 정도가 된다. n+ 저항체(118)는 불순물로서 농도가 1 ×1019atoms/㎤ 정도인 인 또는 비소를 사용하고, 시트 저항치는 백 Ω/□에서 수 백 Ω/□ 정도이며, 온도계수는 수 백 ppm/℃에서 천 ppm/℃ 정도가 된다. 도 5에 나타낸 실시예에서의 CMOS는 게이트 전극이 다결정 실리콘 단층으로 이루어진 경우를 나타내고 있다. 그러나, 도 4에 나타낸 게이트 전극이 폴리사이드 구조인 CM0S의 저항체로서 본 실시예의 비교적 고농도인 저항체를 적용하더라도 상관없다. 또한 도 5에서, n+ 저항체(118)와 p+ 저항체(117)를 모두 나타내고 있지만, 반도체 장치에 요구되는 특성과 그 저항체의 특징을 고려하여 공정 수나 비용 절감의 목적으로 어느 한쪽의 저항체만으로 반도체 장치를 구성하더라도 상관없다. 또한 도 2에 나타낸 박막 금속 저항체로 구성하더라도 상관없다.
도 6은 본 발명에 의한 CMOS 반도체 장치의 다른 실시예의 개략적인 단면도이다. 도 6에서 게이트 전극은 본 발명의 기본인 p+ 다결정 실리콘(107) 단극의 CMOS이고, 도 1의 실시예에서와 같이 저전압 동작, 저소비 전력, 저 비용의 효과를 갖는다. 더욱이, 이 CMOS는 아날로그 회로에서의 채널 길이 변조의 개선이나 핫 캐리어에 의한 신뢰성 저하의 억제 및 드레인 내압의 향상을 목적으로, 소스와 드레인 또는 드레인만을 각각 불순물 농도가 낮은 확산층 n-(119), p-(120)로 하고, 소스와 드레인 또는 드레인만을 각각 게이트 전극으로부터 거리를 두고 마련한 불순물 농도가 높은 확산층 n+(103), p+(104)로 한 MOS 트랜지스터 구조를 하고있다. 입력전압이 높은 VD나 VR 및 출력전압이 높은 승압형 SWR 등에 적용하기 위해 이 구조를 채택한다. 도 6에 나타낸 구조는 예컨대 불순물 농도가 낮은 확산층을 선택적으로 형성한 뒤, 레지스트 마스크와 이온 주입 기술에 의해 불순물 농도가 높은 확산층을 선택적으로 반도체에 마련하는 것으로 형성된다.
불순물 농도가 낮은 확산층에 대해, PMOS(112)의 p-(120)의 경우에는 불순물로서 농도가 1 ×1016∼1 ×1018atoms/㎤ 정도인 붕소 또는 BF2를 사용하고, NMOS(113)의 n-(119)의 경우에는 불순물로서 농도가 1 ×1016∼1 ×1018atoms/㎤ 정도인 인 또는 비소를 사용한다. 불순물 농도가 높은 확산층에 대해, PMOS(112)의 p+(104)의 경우에는 불순물로서 농도가 1 ×1019이상인 붕소 또는 BF2를 사용하고, NMOS(113)의 n+(103)의 경우에는 불순물로서 농도가 1 ×1019atoms/㎤ 이상인 인 또는 비소를 사용한다.
게이트 전극에서 떨어져 형성되어 있는 게이트 전극으로부터 불순물 농도가 높은 확산층까지의 거리, 즉, 소위 오프셋 길이는 반도체 장치에 입력되는 전압에도 의하지만 통상은 0.5 ㎛에서 수 ㎛이다. 도 6에서는 PMOS(112)의 한쪽만이 오프셋 구조이고, NMOS(113)는 양측이 오프셋 구조로 되어있다. 그러나, 회로에서 소자의 사용방법에 따라 그 회로에 적절한 구조를 MOS 트랜지스터의 도전형에 관계없이 선택할 수 있다. 보통은 전류방향이 쌍방향이고 소스와 드레인이 경우에 따라 교체되는 양방향에 내압이 필요한 경우에는 소스와 드레인을 각각 오프셋 구조로 하고, 전류방향이 단방향이고 소스와 드레인이 고정되어 있는 경우에는 기생용량의 절감을 위해 한쪽만, 즉 드레인 측만을 오프셋 구조로 한다. 또한 도 6은 게이트 전극으로서 p+ 다결정 실리콘 단층의 예를 게시하고 있지만, 도 4에 나타낸p+ 폴리사이드 구조를 게이트 전극으로서 사용하는 것도 가능하다. 마찬가지로, 저항체도 도 6에는 p- 저항체만 나타내고 있지만, 도 1이나 도 5에 나타낸 n- 저항체, p+ 저항체, n+ 저항체를 경우에 따라 선택적으로 적용해도 상관없다. 또한 도 2에 나타낸 박막 금속 저항체로 구성해도 상관없다.
도 7은 본 발명에 의한 CMOS 반도체 장치의 또 다른 실시예를 게시하는 개략적인 단면도이다. 도 7에서 게이트 전극은 본 발명의 기본인 p+ 다결정 실리콘(107) 단극의 CMOS이고, 도 1의 실시예에서와 같은 저전압 동작, 저소비 전력, 저 비용의 효과를 갖는다. 더욱이, 이 CMOS는 소스와 드레인으로서 게이트 전극과 중첩하여 불순물 농도가 높은 확산층 n+(103), p+(104)를 배치하고, 소스와 드레인 또는 드레인으로서만 게이트 전극과 중첩하여 불순물 농도가 낮은 확산층 n-(119), p-(120)를 배열한 소위 이중 확산 드레인(DDD) 구조로 이루어지는 MOS 트랜지스터 구조가 된다. 이 구조는 도 6에 나타낸 구조와 동등한 효과를 얻는 것을 목적으로 하지만, 이 실시예가 도 6에 나타낸 실시예와 다른 점은 불순물 농도가 높은 확산층이 게이트 전극과 중첩하고 있어, 그 MOS의 동작 시의 기생용량을 작게 할 수 있는 장점이 있다는 것이다. 그러나, 이 실시예는 게이트와 드레인의 중첩, 즉 미러 용량(mirror capacitance)이 크기 때문에 CMOS가 고주파 동작에는 적합하지 않다는 결점도 갖는다.
도 7에 나타낸 구조는 예컨대 불순물 농도가 낮은 확산층을 이온 주입법과 열처리에 의해 선택적으로 형성한 뒤, 불순물 농도가 높은 확산층을 마련하는 것으로 형성된다. 불순물 농도가 낮은 확산층에 대해, PMOS(112)의 p-(120)의 경우에는 불순물로서 농도가 1 ×1016∼1 ×1018atoms/㎤ 정도인 붕소 또는 BF2를 사용하고, NMOS(113)의 n-(119)의 경우에는 불순물로서 농도가 1 ×1016∼1 ×1018atoms/㎤ 정도인 인 또는 비소를 사용한다. 불순물 농도가 높은 확산층에 대해, PMOS(112)의 p+(104)의 경우에는 불순물로서 농도가 1 ×1019이상인 붕소 또는 BF2를 사용하고, NMOS(113)의 n+(103)의 경우에는 불순물로서 농도가 1 ×1019atoms/㎤ 이상인 인 또는 비소를 사용한다.
농도가 낮은 확산층 n-(119), p-(120)와 농도가 높은 확산층 n+(103), p+(104)의 채널 측에의 가로방향 확산량의 차는 통상은 0.2 ㎛에서 1 ㎛ 정도이다. 도 7에서는 PMOS(112)의 한쪽만이 DDD 구조이고, NMOS(113)는 양측이 DDD 구조로 되어있다. 그러나, 회로에서 소자의 사용방법에 따라 그 회로에 적절한 구조를 MOS 트랜지스터의 도전형에 관계없이 선택할 수 있다. 보통은 전류방향이 쌍방향이고 소스와 드레인이 경우에 따라 서로 교체되는 양방향에 내압이 필요한 경우에는 소스와 드레인을 각각 DDD 구조로 하고, 전류방향이 단방향이고 소스와 드레인이 고정되어 있는 경우에는 실효 채널 길이의 축소를 위해 한쪽만, 즉 드레인 측만을 DDD 구조로 한다. 또한 도 7은 게이트 전극으로서 p+ 다결정 실리콘 단층의 예를 게시하고 있지만, 도 4에 나타낸 p+ 폴리사이드 구조를 게이트 전극으로서 사용하는 것도 가능하다. 마찬가지로, 저항체도 도 7에는 p- 저항체만 나타내고 있지만, 도 1이나 도 5에 나타낸 n- 저항체, p+ 저항체, n+ 저항체를 경우에 따라 선택적으로 적용해도 상관없다. 또한 도 2에 나타낸 박막 금속 저항체로 구성해도 상관없다.
도 8은 본 발명에 의한 CMOS 반도체 장치의 또 다른 실시예를 게시하는 개략적인 단면도이다. 도 8에서 게이트 전극은 본 발명의 기본인 p+ 다결정 실리콘(107) 단극의 CMOS이고, 도 1의 실시예에서와 같은 저전압 동작, 저소비 전력, 저 비용의 효과를 갖는다. 더욱이, 이 CMOS는 소스와 드레인을 각각 불순물 농도가 낮은 확산층 n-(119), p-(120)와 게이트 전극으로부터 사이드 스페이서의 거리만큼 떨어져 마련된 불순물 농도가 높은 확산층 n+(103), p+(104)로 구성된 소위 저농도 드레인(Lightly Doped Drain: LDD) 구조로 이루어지는 MOS 트랜지스터 구조가 된다. 이 구조는 도 6, 도 7에 나타낸 구조와 동등한 효과를 얻는 것을 목적으로 하지만, 이 실시예가 도 6이나 도 7에 나타낸 실시예와 다른 점은 불순물 농도가 높은 확산층이 자기 정합적으로 형성되기 때문에 미세화에 유리한 구조인 반면, 내압의 향상에 제한이 있다는 결점도 갖고 있다.
도 8에 나타낸 구조는 예컨대 불순물 농도가 낮은 확산층을 이온 주입법과 열처리에 의해 형성한 뒤, CVD(화학 기상 증착) 방법에 의해 게이트 전극을 절연막으로 피복하여, 이방성 드라이 에칭을 함으로써 사이드 스페이서를 형성하고, 자기 정합적으로 불순물 농도가 높은 확산층을 이온 주입법에 의해 마련하는 것으로 형성된다. 불순물 농도가 낮은 확산층에 대해, PMOS(112)의 p-(120)의 경우에는 불순물로서 농도가 1 ×1016∼1 ×1018atoms/㎤ 정도인 붕소 또는 BF2를 사용하고,NMOS(113)의 n-(119)의 경우에는 불순물로서 농도가 1 ×1016∼1 ×1018atoms/㎤ 정도인 인 또는 비소를 사용한다. 불순물 농도가 높은 확산층에 대해, PMOS(112)의 p+(104)의 경우에는 불순물로서 농도가 1 ×1019이상인 붕소 또는 BF2를 사용하고, NMOS(113)의 n+(103)의 경우에는 불순물로서 농도가 1 ×1019atoms/㎤ 이상인 인 또는 비소를 사용한다.
사이드 스페이서(121)의 폭은 통상은 0.2 ㎛에서 0.5 ㎛ 정도이다. 도 8은 게이트 전극으로서 p+ 다결정 실리콘 단층의 예를 게시하고 있지만, 도 4에 나타낸 p+ 폴리사이드 구조를 게이트 전극으로서 사용하는 것도 가능하다. 마찬가지로, 저항체도 도 8에는 p- 저항체만 나타내고 있지만, 도 1이나 도 5에 나타낸 n- 저항체, p+ 저항체, n+ 저항체를 경우에 따라 선택적으로 적용해도 상관없다. 또한 도 2에 나타낸 박막 금속 저항체로 구성해도 상관없다.
도 9는 본 발명에 의한 CMOS 반도체 장치의 또 다른 실시예를 게시하는 개략적인 단면도이다. 도 9에서 게이트 전극은 본 발명의 기본인 p+ 다결정 실리콘(107) 단극의 CMOS이고, 도 1의 실시예에서와 같은 저전압 동작, 저소비 전력, 저 비용의 효과를 갖는다. 더욱이, 이 CMOS는 소스와 드레인 또는 드레인만을 각각 불순물 농도가 낮은 확산층 n-(119), p-(120)로 하고, 소스와 드레인 또는 드레인만을 게이트 전극으로부터 거리를 두고 그 사이에 매립 절연막까지는 이르지 않는 두께의 절연막(122)을 마련하여 형성된 불순물 농도가 높은 확산층 n+(103),p+(104)로 한 MOS 트랜지스터 구조를 하고있다. 이 구조는 도 6에 나타낸 구조와 동등한 효과를 얻는 것을 목적으로 하지만, 이 실시예가 도 6에 나타낸 실시예와 다른 점은 불순물 농도가 높은 확산층과 게이트 전극 사이에 두꺼운 절연막이 형성되기 때문에, 전계 완화의 효과가 크고, CMOS는 고내압 동작, 예컨대 수 십 V에서 수 백 V의 동작에 대응할 수 있다는 장점이 있다. 그러나 이 실시예는 소자 사이즈를 작게 할 수 없다는 결점도 갖는다.
도 9에 나타낸 구조는 예컨대 불순물 농도가 낮은 확산층을 선택적으로 형성한 뒤, 게이트 전극과 소스와 드레인 또는 게이트 전극과 드레인 사이가 되는 부분에 두꺼운 절연막을 형성하여, 게이트 전극의 형성 후, 불순물 농도가 높은 확산층을 마련하는 것으로 형성된다. 이 두꺼운 절연막은 소자 분리를 위한 필드 절연막과 같은 두께를 가질 수 없다. 불순물 농도가 낮은 확산층에 대해, PMOS(112)의 p-(120)의 경우에는 불순물로서 농도가 1 ×1016∼1 ×1018atoms/㎤ 정도인 붕소 또는 BF2를 사용하고, NMOS(113)의 n-(119)의 경우에는 불순물로서 농도가 1 ×1016∼1 ×1018atoms/㎤ 정도인 인 또는 비소를 사용한다. 불순물 농도가 높은 확산층에 대해, PMOS(112)의 p+(104)의 경우에는 불순물로서 농도가 1 ×1019이상인 붕소 또는 BF2를 사용하고, NMOS(113)의 n+(103)의 경우에는 불순물로서 농도가 1 ×1019atoms/㎤ 이상인 인 또는 비소를 사용한다.
게이트 전극과 드레인 사이에 형성된 절연막의 두께는 소자 분리용 필드 산화막보다 얇은 두께가 된다. 이 때, p형 반도체 박막층의 두께에도 의하지만, 수 천 Å의 두께로 매립 절연막까지는 이르지 않도록 형성한다. 게이트 전극으로부터 불순물 농도가 높은 확산층까지의 거리는 반도체 장치에 입력되는 전압에도 의하지만 통상은 1 ㎛에서 수 ㎛이다. 도 9에서는 PMOS(112)의 한쪽만이 고내압 구조이고, NMOS(113)는 양측이 고내압 구조로 되어있다. 그러나, 회로에서 소자의 사용방법에 따라 그 회로에 적절한 구조를 MOS 트랜지스터의 도전형에 관계없이 선택할 수 있다. 보통은 전류방향이 쌍방향이고 소스와 드레인이 경우에 따라 서로 교체되는 양방향에 내압이 필요한 경우에는 소스와 드레인을 각각 고내압 구조로 하고, 전류방향이 단방향이고 소스와 드레인이 고정되어 있는 경우에는 기생용량의 절감을 위해 한쪽만, 즉 드레인 측만을 고내압 구조로 한다. 또한 도 9는 게이트 전극으로서 p+ 다결정 실리콘 단층의 예를 게시하고 있지만, 도 4에 나타낸 p+ 폴리사이드 구조를 게이트 전극으로서 사용하는 것도 가능하다. 마찬가지로, 저항체도 도 9에는 p- 저항체만 나타내고 있지만, 도 1이나 도 5에 나타낸 n- 저항체, p+ 저항체, n+ 저항체를 경우에 따라 선택적으로 적용해도 상관없다. 또한 도 2에 나타낸 박막 금속 저항체로 구성해도 상관없다.
다음에 도 1, 도 2 및 도 4에서 도 9까지 나타낸 본 발명에 의한 CMOS 반도체 장치의 실시예의 별도의 구조를 도 10 내지 도 17에 나타낸다.
도 10은 도 1에 나타낸 본 발명에 의한 CM0S 반도체 장치의 또 다른 구조의 개략적인 단면도이다. 도 1의 소자 분리 구조는 LOCOS법으로 형성된 필드 절연막(106)으로 구성된다. 도 10에서 CM0S 소자 분리에서는, p형 반도체박막(134)의 일부를 매립 절연막(133)에 이르는 깊이까지 에칭하고, 열 산화 절연막(136)을 통해 CVD 방법으로 퇴적한 절연막(106)을 매립함으로써 트렌치 분리(135)를 형성한다. 이 트렌치 분리(135)에 의해 완전 소자 분리가 실현된다. 한편, 트렌치에 매립된 재료로서 절연막 대신에 다결정 실리콘을 사용해도 상관없다. 또한 이 때, 도시하지 않았지만 트렌치 분리의 다결정 실리콘 상부에 필드 산화막을 형성하는 것도 가능하다. 이와 같이 소자 분리에 사용되는 필드 절연막 대신에 트렌치 분리가 사용된다. 이에 따라, 소자 분리 폭을 한층 더 축소할 수 있어, 칩 사이즈의 축소가 가능해진다.
또한, 도 10에서는 저항체를 절연막을 통한 n-웰 상에 형성하고 있지만, p-웰 상에 형성하는 것도 가능하다. 더욱이, 도 10에는 도시하지 않고 있지만, p형 반도체 박막층의 일부를 LOCOS법으로 형성한 필드 산화막 상에 저항체를 형성하는 경우도 있다. 이것은 도 11∼도 17에 나타낸 CMOS 반도체 장치에도 적용할 수 있다. 한편, 도 10에 나타낸 CM0S 반도체 장치는 도 1에 나타낸 CM0S 반도체 장치와 완전히 같은 기능 및 효과를 갖고 있다.
도 11은 도 2에 나타낸 본 발명에 의한 CMOS 반도체 장치의 또 다른 구조의 개략적인 단면도이다. 도 10에 나타낸 것과 같이 트렌치 분리(135)에 의해서 완전 소자 분리가 실현된다. 한편, 도 11에 나타낸 CMOS 반도체 장치는 도 2에 나타낸 CMOS 반도체 장치와 완전히 같은 기능 및 효과를 갖고 있다.
도 12는 도 4에 나타낸 본 발명에 의한 CMOS 반도체 장치의 또 다른 구조의 개략적인 단면도이다. 도 10에 나타낸 것과 같이 필드 절연막 대신에 트렌치분리(135)에 의해 완전 소자 분리가 실현된다. 도 12에 나타낸 CMOS 반도체 장치는 도 4에 나타낸 CMOS 반도체 장치와 완전히 같은 기능 및 효과를 갖고 있다.
도 13은 도 5에 나타낸 본 발명에 의한 CMOS 반도체 장치의 또 다른 구조의 개략적인 단면도이다. 도 10에 나타낸 것과 같이 필드 절연막 대신에 트렌치 분리(135)에 의해 완전 소자 분리가 실현된다. 도 13에 나타낸 CMOS 반도체 장치는 도 5에 나타낸 CMOS 반도체 장치와 완전히 같은 기능 및 효과를 갖고 있다.
도 14는 도 6에 나타낸 본 발명에 의한 CMOS 반도체 장치의 또 다른 구조의 개략적인 단면도이다. 마찬가지로, 도 10에 나타낸 것과 같이 필드 절연막 대신에 트렌치 분리(135)에 의해 완전 소자 분리가 실현된다. 이 도 14에 나타낸 CMOS 반도체 장치는 도 5에 나타낸 CMOS 반도체 장치와 완전히 같은 기능 및 효과를 갖고 있다.
도 15는 도 7에 나타낸 본 발명에 의한 CMOS 반도체 장치의 또 다른 구조의 개략적인 단면도이다. 마찬가지로, 도 10에 나타낸 것과 같이 필드 절연막 대신에 트렌치 분리(135)에 의해 완전 소자 분리가 실현된다. 이 도 15에 나타낸 CMOS 반도체 장치는 도 7에 나타낸 CMOS 반도체 장치와 완전히 같은 기능 및 효과를 갖고 있다.
도 16은 도 7에 나타낸 본 발명에 의한 CMOS 반도체 장치의 또 다른 구조의 개략적인 단면도이다. 도 10에 나타낸 것과 같이 필드 절연막 대신에 트렌치 분리(135)에 의해 완전 소자 분리가 실현된다. 이 도 16에 나타낸 CMOS 반도체 장치는 도 8에 나타낸 CMOS 반도체 장치와 완전히 같은 기능 및 효과를 갖고 있다.
도 17은 도 9에 나타낸 본 발명에 의한 CMOS 반도체 장치의 또 다른 구조의 개략적인 단면도이다. 도 10에 나타낸 것과 같이 필드 절연막 대신에 트렌치 분리(135)에 의해 완전 소자 분리가 실현된다. 이 도 17에 나타낸 CMOS 반도체 장치는 도 9에 나타낸 CMOS 반도체 장치와 완전히 같은 기능 및 효과를 갖고 있다.
이상 설명한 바와 같이, 도 1, 도 2 및 도 4∼도 17의 실시예에서 SOI 기판을 이용하여 여러 가지 구조의 MOS 트랜지스터와 저항체를 나타내었다. 반도체 장치에 요구되는 사양과 각 소자 구조의 특징을 고려하여 적절한 조합에 의해 성능이 높은 반도체 장치를 형성하는 것도 가능하다. 예컨대, 둘 이상의 전원 시스템을 구비한 반도체 장치에 있어서는, 전압대는 물론, 필요에 따라 게이트 산화막의 두께에 따라서도 상기 설명한 소자 구조 중에서 적절한 구조를 선택하여 조합한다.
이상 설명한 바와 같이, 본 발명의 실시형태를 p형 반도체 기판, p형 반도체 박막층의 SOI 기판을 사용한 실시예에 의해 설명하였다. 그러나, n형 반도체 기판, n형 반도체 박막층의 SOI 기판을 사용해도 상관없다. 이 경우, n형 반도체 박막층을 사용한 n형 기판과 p-웰형 p+ 단극 게이트로 구성된 CM0S에 의해서도 상기 설명한 내용과 원리와 같이 저전압 동작, 저소비 전력, 저 비용 및 고속동작이 가능한 반도체 장치의 제공이 가능하다.
또한 SOI 기판의 예로는 소자를 형성하는 반도체 박막을 접합하여 제작하는 접합 SOI 기판, 및 반도체 기판에 산소 이온을 주입하고 열처리를 가하여 매립 산화막을 형성하는 SIM0X 기판이 있다. 본 발명에서는 어느 쪽을 사용하는 것도 가능하다. 더욱이, 접합 SOI 기판을 사용한 경우, 반도체 박막층과 반도체 기판의극성을 반대로 하는 것도 가능하다.
상술한 바와 같이, 본 발명은 SOI 기판을 사용한 CM0S와 저항체를 포함하는 전력 관리 반도체 장치나 아날로그 반도체 장치에 있어서, CM0S의 게이트 전극의 도전형을 NMOS, PMOS 모두 p형 단극의 다결정 실리콘 내지는 p형 다결정 실리콘과 고융점 금속 실리사이드의 적층 구조인 p형 폴리사이드 구조로 한 것이다. PM0S는 표면 채널형이기 때문에 단 채널화나 저 임계 전압화가 가능하다. 또한 매립 채널형인 NMOS도 임계치 제어용 불순물로서 확산계수가 작은 비소를 사용할 수 있기 때문에 지극히 얕게 매립된 채널이 되어, 단 채널화나 저 임계 전압화가 가능해진다. 더욱이, 분압회로나 CR 회로에 사용되는 저항체를 게이트 전극과는 다른 다결정 실리콘으로 형성함으로써, 고정밀도의 분압회로를 제공할 수 있다. 따라서, 종래의 n+ 다결정 실리콘 게이트 단극의 CM0S나 채널과 게이트 전극의 극성이 같은 동극 게이트 CM0S에 비하여, 비용, 제조기간, 소자의 성능 면에서 유리하고, 벌크 기판을 사용한 경우보다 고속인 전력 관리 반도체 장치나 아날로그 반도체 장치의 실현이 가능해진다.

Claims (36)

  1. 반도체 기판 상에 형성된 절연막과 그 절연막 위에 형성된 반도체 박막층으로 구성된 SOI 기판의 상기 반도체 박막층 위에 형성된 n형 MOS 트랜지스터, p형 MOS 트랜지스터 및 저항체로 구성된 SOI 상보형 MOS 반도체 장치에 있어서,
    상기 n형 MOS 트랜지스터의 게이트 전극의 극성은 p형이고, 상기 p형 MOS 트랜지스터의 게이트 전극의 극성은 p형이며, 상기 저항체는 상기 n형 NOS 트랜지스터의 p형 게이트 전극 및 상기 p형 MOS 트랜지스터의 p형 게이트 전극과는 다른 재료로 구성된 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  2. 제1항에 있어서, 상기 n형 MOS 트랜지스터의 p형 게이트 전극 및 상기 p형 MOS 트랜지스터의 p형 게이트 전극은 제1 다결정 실리콘으로 이루어진 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  3. 제1항에 있어서, 상기 n형 MOS 트랜지스터의 p형 게이트 전극 및 상기 p형 MOS 트랜지스터의 p형 게이트 전극은 제1 다결정 실리콘과 제1 고융점 금속 실리사이드의 적층 구조인 적층 폴리사이드 구조로 이루어진 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  4. 제1항에 있어서, 상기 저항체는 상기 n형 MOS 트랜지스터의 p형 게이트 전극및 상기 p형 MOS 트랜지스터의 p형 게이트 전극의 재료와는 다른 제2 다결정 실리콘으로 이루어진 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  5. 제4항에 있어서, 상기 제2 다결정 실리콘으로 이루어진 상기 저항체는 적어도 비교적 저 농도인 제1 n형 저항체를 포함하는 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  6. 제5항에 있어서, 상기 제2 다결정 실리콘으로 이루어진 상기 저항체는 적어도 비교적 고농도인 제2 n형 저항체를 포함하는 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  7. 제4항에 있어서, 상기 제2 다결정 실리콘으로 이루어진 상기 저항체는 적어도 비교적 저 농도인 제1 p형 저항체를 포함하는 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  8. 제4항에 있어서, 상기 제2 다결정 실리콘으로 이루어진 상기 저항체는 적어도 비교적 고농도인 제2 p형 저항체를 포함하는 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  9. 제1항에 있어서, 상기 제1 다결정 실리콘으로 이루어진 상기 p형 게이트 전극의 막 두께는 2000Å∼6000Å인 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  10. 제1항에 있어서, 상기 제1 다결정 실리콘과 상기 제1 고융점 금속 실리사이드의 적층 구조인 적층 폴리사이드 구조로 이루어진 상기 p형 게이트 전극에서, 상기 제1 다결정 실리콘의 두께가 500Å∼2500Å이고, 상기 제1 고융점 금속 실리사이드의 두께는 500Å∼2500Å인 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  11. 제1항에 있어서, 상기 제2 다결정 실리콘으로 이루어진 상기 저항체의 두께는 각각 500Å∼2500Å인 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  12. 제1항에 있어서, 상기 제2 다결정 실리콘으로 이루어진 상기 비교적 저 농도인 제1 n형 저항체는 불순물 농도가 1 ×1014∼9 ×1018atoms/㎤인 인 또는 비소를 포함하고, 시트 저항치는 수 ㏀/□∼ 수 십 ㏀/□ 정도인 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  13. 제1항에 있어서, 상기 제2 다결정 실리콘으로 이루어진 상기 비교적 고농도인 제2 n형 저항체는 불순물 농도가 1 ×1019∼5 ×1021atoms/㎤인 인 또는 비소를 포함하고, 시트 저항치는 100 Ω/□∼ 수 백 Ω/□ 정도이고, 온도 계수는 수 백ppm/℃∼수 천 ppm/℃ 정도인 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  14. 제1항에 있어서, 상기 제2 다결정 실리콘으로 이루어진 상기 비교적 저 농도인 제1 p형 저항체는 불순물 농도가 1 ×1014∼9 ×1018atoms/㎤인 붕소 또는 BF2를 포함하고, 시트 저항치는 수 ㏀/□∼ 수 십 ㏀/□ 정도인 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  15. 제1항에 있어서, 상기 제2 다결정 실리콘으로 이루어진 상기 비교적 고농도인 제2 p형 저항체는 불순물 농도가 1 ×1019∼5 ×1021atoms/㎤인 붕소 또는 BF2를 포함하고, 시트 저항치는 수 백 Ω/□∼ 1 ㏀/□ 정도이고, 온도 계수는 수 백 ppm/℃∼수 천 ppm/℃ 정도인 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  16. 제1항에 있어서, 상기 저항체는 Ni-Cr 합금 또는 크롬 실리사이드 또는 몰리브덴 실리사이드 또는 β-페라이트 실리사이드의 박막 금속 저항체로 구성되며, 두께는 100Å∼300Å인 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  17. 제1항에 있어서, 상기 n형 MOS 트랜지스터의 p형 게이트 전극 및 상기 p형 MOS 트랜지스터의 p형 게이트 전극을 구성하는 상기 제1 다결정 실리콘은 불순물농도가 1 ×1018atoms/㎤ 이상인 붕소 또는 BF2를 포함하는 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  18. 제1항에 있어서, 상기 제1 고융점 금속 실리사이드는 텅스텐 실리사이드 또는 몰리브덴 실리사이드 또는 티타늄 실리사이드 또는 플라티나 실리사이드인 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  19. 제1항에 있어서, 상기 n형 MOS 트랜지스터 및 상기 p형 MOS 트랜지스터는 적어도 소스와 드레인이 상기 p형 게이트 전극과 평면적으로 중첩된 높은 불순물 농도의 확산층으로 이루어진 단일 드레인 구조인 제1 구조의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  20. 제1항에 있어서, 상기 n형 MOS 트랜지스터 및 상기 p형 MOS 트랜지스터는 적어도 소스와 드레인이 상기 p형 게이트 전극과 평면적으로 중첩된 낮은 불순물 농도의 확산층과, 드레인 측만 상기 p형 게이트 전극과 중첩되지 않거나 소스와 드레인 모두가 상기 p형 게이트 전극과 중첩되지 않는 높은 불순물 농도의 확산층으로 이루어진 제2 구조의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  21. 제1항에 있어서, 상기 n형 MOS 트랜지스터 및 상기 p형 MOS 트랜지스터는 적어도 소스와 드레인이 상기 p형 게이트 전극과 평면적으로 중첩된 낮은 불순물 농도의 확산층과, 드레인 측만 상기 p형 게이트 전극과 중첩되지 않거나 소스와 드레인 모두가 상기 p형 게이트 전극과 중첩되지 않는 높은 불순물 농도의 확산층으로 이루어지며, 상기 높은 불순물 농도의 확산층과 상기 p형 게이트 전극 사이의 절연막이 게이트 절연막보다 두꺼운 제3 구조의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  22. 제1항에 있어서, 상기 n형 MOS 트랜지스터 및 상기 p형 MOS 트랜지스터는 적어도 소스와 드레인이 상기 p형 게이트 전극과 평면적으로 중첩된 높은 불순물 농도의 확산층과, 드레인 측만 또는 소스와 드레인 모두가 상기 높은 불순물 농도의 확산층보다 더 채널 측으로 확산하여 상기 p형 게이트 전극과 평면적으로 중첩된 낮은 불순물 농도의 확산층으로 이루어진 제4 구조의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  23. 제19항에 있어서, 상기 제2 구조의 MOS 트랜지스터, 상기 제3 구조의 MOS 트랜지스터 및 상기 제4 구조의 MOS 트랜지스터 각각에서 상기 낮은 불순물 농도 확산층의 불순물 농도는 1 ×1016∼1 ×1018atoms/㎤이고, 상기 제1 구조의 MOS 트랜지스터, 상기 제2 구조의 MOS 트랜지스터, 상기 제3 구조의 MOS 트랜지스터 및 상기 제4 구조의 MOS 트랜지스터 각각에서 상기 높은 불순물 농도 확산층의 불순물농도는 1 ×1019atoms/㎤ 이상인 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  24. 제19항에 있어서, 상기 n형 MOS 트랜지스터의 상기 제2 구조의 MOS 트랜지스터, 상기 제3 구조의 MOS 트랜지스터 및 상기 제4 구조의 MOS 트랜지스터 각각에서 상기 낮은 불순물 농도 확산층의 불순물은 인이고, 상기 n형 MOS 트랜지스터의 상기 제1 구조의 MOS 트랜지스터, 상기 제2 구조의 MOS 트랜지스터, 상기 제3 구조의 MOS 트랜지스터 및 상기 제4 구조의 MOS 트랜지스터 각각에서 상기 높은 불순물 농도 확산층의 불순물은 비소 또는 인인 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  25. 제19항에 있어서, 상기 p형 MOS 트랜지스터의 상기 제2 구조의 MOS 트랜지스터, 상기 제3 구조의 MOS 트랜지스터 및 상기 제4 구조의 MOS 트랜지스터 각각에서 상기 낮은 불순물 농도 확산층의 불순물은 붕소 또는 BF2이고, 상기 p형 MOS 트랜지스터의 상기 제1 구조의 MOS 트랜지스터, 상기 제2 구조의 MOS 트랜지스터, 상기 제3 구조의 MOS 트랜지스터 및 상기 제4 구조의 MOS 트랜지스터 각각에서 상기 높은 불순물 농도 확산층의 불순물은 붕소 또는 BF2인 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  26. 제1항에 있어서, 상기 n형 MOS 트랜지스터는 임계 전압이 매립 채널형 및 확장형인 제1 n형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  27. 제1항에 있어서, 상기 n형 MOS 트랜지스터는 임계 전압이 매립 채널형 및 공핍형인 제2 n형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  28. 제1항에 있어서, 상기 p형 MOS 트랜지스터는 임계 전압이 표면 채널형 및 확장형인 제1 p형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  29. 제1항에 있어서, 상기 p형 MOS 트랜지스터는 임계 전압이 매립 채널형 및 공핍형인 제2 p형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  30. 제1항에 있어서, 상기 반도체 박막층은 두께가 0.1 ㎛∼1 ㎛인 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  31. 제1항에 있어서, 상기 반도체 기판 상에 형성된 상기 절연막은 두께가 0.1 ㎛∼1 ㎛인 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  32. 제1항에 있어서, 상기 반도체 기판 상에 형성된 상기 절연막은 유리 또는 사파이어, 또는 실리콘 산화막이나 실리콘 질화막과 같은 세라믹 등의 절연재료로 이루어진 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  33. 제32항에 있어서, 상기 반도체 기판 상에 형성된 소자 분리 구조는 LOCOS법에 의해 형성된 절연막으로 구성되는 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  34. 제32항에 있어서, 상기 반도체 기판 상에 형성된 소자 분리 구조는 상기 매립 절연막에 도달하는 깊이까지 상기 반도체 박막층을 에칭하여 오목부를 형성하는 트렌치 소자 분리 구조인 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  35. 제34항에 있어서, 상기 트렌치 소자 분리 구조의 오목부 안이 퇴적된 절연막에 의해 메워지는 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
  36. 제34항에 있어서, 상기 트렌치 소자 분리 구조의 오목부 안이 상기 p형 게이트 전극 및 상기 제2 다결정 실리콘으로 이루어진 저항체의 재료와는 다른 제3 다결정 실리콘으로 메워지는 것을 특징으로 하는 SOI 상보형 MOS 반도체 장치.
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