JPH06335162A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06335162A JPH06335162A JP5059795A JP5979593A JPH06335162A JP H06335162 A JPH06335162 A JP H06335162A JP 5059795 A JP5059795 A JP 5059795A JP 5979593 A JP5979593 A JP 5979593A JP H06335162 A JPH06335162 A JP H06335162A
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- terminal
- diodes
- voltage
- diode
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Abstract
(57)【要約】
【目的】静電保護用の回路素子形成時に特殊な製造工程
を必要とせず、かつこれら回路素子の破損や劣化を防止
する。 【構成】既存の第１，第２のダイオードＤ１０，Ｄ２０
のほかに、第１及び第２の電源端子Ｔｐ１，Ｔｐ２間
に、順方向電圧の合計が電源電圧より高い電圧となる数
の第３のダイオードＤ３１〜Ｄ３ｎを電源電圧に対して
順方向となるように直列接続する。 【効果】静電エネルギーを、第１〜第３のダイオードの
順方向電流によって放出でき、ダイオードのブレークダ
ウンやツェナー降服等を用いないので、結晶のダメージ
をなくし、ダイオードの破損や劣化を防止できる。
を必要とせず、かつこれら回路素子の破損や劣化を防止
する。 【構成】既存の第１，第２のダイオードＤ１０，Ｄ２０
のほかに、第１及び第２の電源端子Ｔｐ１，Ｔｐ２間
に、順方向電圧の合計が電源電圧より高い電圧となる数
の第３のダイオードＤ３１〜Ｄ３ｎを電源電圧に対して
順方向となるように直列接続する。 【効果】静電エネルギーを、第１〜第３のダイオードの
順方向電流によって放出でき、ダイオードのブレークダ
ウンやツェナー降服等を用いないので、結晶のダメージ
をなくし、ダイオードの破損や劣化を防止できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に静電保護手段を備えた半導体集積回路に関する。
特に静電保護手段を備えた半導体集積回路に関する。
【０００２】
【従来の技術】現在では、あるゆる生活環境において静
電気の発生源が存在するため、静電保護策を施した電子
機器に多くなってきている。このような電子機器に組込
まれ、静電保護手段を備えた従来の半導体集積回路の第
１の例を図３に示す。
電気の発生源が存在するため、静電保護策を施した電子
機器に多くなってきている。このような電子機器に組込
まれ、静電保護手段を備えた従来の半導体集積回路の第
１の例を図３に示す。
【０００３】この半導体集積回路は、トランジスタＱ１
１，Ｑ１２、抵抗Ｒ１１〜Ｒ１３等を含み入力信号に応
答して所定の動作，所定の処理を行う内部回路１と、こ
の内部回路１に外部から電源を供給する第１及び第２の
電源端子Ｔｐ１，Ｔｐ２と、内部回路１のトランジスタ
Ｑ１２への外部回路からの入力信号の中継を行う信号端
子Ｔｓ１と、極めて一般的な静電保護手段の、信号端子
Ｔｓ１と電源端子Ｔｐ１，Ｔｐ２との間にそれぞれ、電
源端子Ｔｐ１，Ｔｐ２間の電源電圧に対し逆バイアスと
なるように接続されたダイオードＤ１０，Ｄ２０とを有
する構成となっている。
１，Ｑ１２、抵抗Ｒ１１〜Ｒ１３等を含み入力信号に応
答して所定の動作，所定の処理を行う内部回路１と、こ
の内部回路１に外部から電源を供給する第１及び第２の
電源端子Ｔｐ１，Ｔｐ２と、内部回路１のトランジスタ
Ｑ１２への外部回路からの入力信号の中継を行う信号端
子Ｔｓ１と、極めて一般的な静電保護手段の、信号端子
Ｔｓ１と電源端子Ｔｐ１，Ｔｐ２との間にそれぞれ、電
源端子Ｔｐ１，Ｔｐ２間の電源電圧に対し逆バイアスと
なるように接続されたダイオードＤ１０，Ｄ２０とを有
する構成となっている。
【０００４】この半導体集積回路に対して静電気が印加
される状態は、図４に示すように、（１）信号端子Ｔｓ
１にプラス、電源端子Ｔｐ１にマイナス、（２）信号端
子Ｔｓ１にプラス、電源端子Ｔｐ２にマイナス、（３）
信号端子Ｔｓ１にマイナス、電源端子Ｔｐ１にプラス、
（４）信号端子Ｔｓ１にマイナス、電源端子Ｔｐ２にプ
ラス、（５）電源端子Ｔｐ１にプラス、電源端子Ｔｐ２
にマイナス、（６）電源端子Ｔｐ１にマイナス、電源端
子Ｔｐ２にプラス、の６通りがある。
される状態は、図４に示すように、（１）信号端子Ｔｓ
１にプラス、電源端子Ｔｐ１にマイナス、（２）信号端
子Ｔｓ１にプラス、電源端子Ｔｐ２にマイナス、（３）
信号端子Ｔｓ１にマイナス、電源端子Ｔｐ１にプラス、
（４）信号端子Ｔｓ１にマイナス、電源端子Ｔｐ２にプ
ラス、（５）電源端子Ｔｐ１にプラス、電源端子Ｔｐ２
にマイナス、（６）電源端子Ｔｐ１にマイナス、電源端
子Ｔｐ２にプラス、の６通りがある。
【０００５】上記（１），（４），（６）の場合は、ダ
イオードＤ１０，Ｄ２０に順方向電流が流れて静電エネ
ルギーが放出され、内部回路１を保護し、上記（２），
（３），（５）の場合は、ダイオードＤ１０，Ｄ２０が
ブレークダウン（なだれ降服）を起こして静電エネルギ
ーが放出され、内部回路１を保護する。
イオードＤ１０，Ｄ２０に順方向電流が流れて静電エネ
ルギーが放出され、内部回路１を保護し、上記（２），
（３），（５）の場合は、ダイオードＤ１０，Ｄ２０が
ブレークダウン（なだれ降服）を起こして静電エネルギ
ーが放出され、内部回路１を保護する。
【０００６】これらダイオードＤ１０，Ｄ２０のブレー
クダウン電圧は、当然、内部回路１の構成部品それぞれ
の耐電圧より低く設定される。しかしながら、ダイオー
ドＤ１０，Ｄ２０のブレークダウン電圧は通常、電源電
圧より十分高い電圧に設定されるため、これらダイオー
ドＤ１０，Ｄ２０により消費される電力が大きくなり、
サイズの小さいダイオードでは破損する危険性があっ
た。
クダウン電圧は、当然、内部回路１の構成部品それぞれ
の耐電圧より低く設定される。しかしながら、ダイオー
ドＤ１０，Ｄ２０のブレークダウン電圧は通常、電源電
圧より十分高い電圧に設定されるため、これらダイオー
ドＤ１０，Ｄ２０により消費される電力が大きくなり、
サイズの小さいダイオードでは破損する危険性があっ
た。
【０００７】図５に示された従来の半導体集積回路の第
２の例では、ダイオードＤ１０，Ｄ２０の上記問題点が
解消される（例えば、特公平３−１３７５４参照）。
２の例では、ダイオードＤ１０，Ｄ２０の上記問題点が
解消される（例えば、特公平３−１３７５４参照）。
【０００８】この半導体集積回路においては、ダイオー
ドＤ１０，Ｄ２０のほかに、電源端子Ｔｐ１，Ｔｐ２間
にツェナーダイオードＺＤ１０が接続されている。この
ツェナーダイオードＺＤ１０は、ダイオードＤ１０，Ｄ
２０のブレークダウン電圧より十分低く、電源電圧より
わずかに高いツェナー電圧を持つ。
ドＤ１０，Ｄ２０のほかに、電源端子Ｔｐ１，Ｔｐ２間
にツェナーダイオードＺＤ１０が接続されている。この
ツェナーダイオードＺＤ１０は、ダイオードＤ１０，Ｄ
２０のブレークダウン電圧より十分低く、電源電圧より
わずかに高いツェナー電圧を持つ。
【０００９】この例では、上記（２），（３），（５）
の場合、ダイオードＤ１０，Ｄ２０がブレークダウンを
起す前にツェナーダイオードＺＤ１０（（２），（３）
の場合はＤ１０，Ｄ２０の順方向経由）による静電エネ
ルギーの放出が行なわれるので、ダイオードＤ１０，Ｄ
２０の破損を防止すると共に内部回路１を保護する。ま
た、ツェナー電圧も電源電圧よりわずかに高いだけであ
るので、ツェナーダイオードＺＤ１０で消費される電力
も小さく、そのサイズも小さくて済む。
の場合、ダイオードＤ１０，Ｄ２０がブレークダウンを
起す前にツェナーダイオードＺＤ１０（（２），（３）
の場合はＤ１０，Ｄ２０の順方向経由）による静電エネ
ルギーの放出が行なわれるので、ダイオードＤ１０，Ｄ
２０の破損を防止すると共に内部回路１を保護する。ま
た、ツェナー電圧も電源電圧よりわずかに高いだけであ
るので、ツェナーダイオードＺＤ１０で消費される電力
も小さく、そのサイズも小さくて済む。
【００１０】また、特開昭５８−７９７４５号公報を参
照すると、図６に示すような半導体集積回路が記載され
ている。
照すると、図６に示すような半導体集積回路が記載され
ている。
【００１１】この半導体集積回路においては、ダイオー
ドＤ１０，Ｄ２０のほかに、コレクタを電源端子Ｔｐ１
と接続しエミッタを電源端子Ｔｐ２と接続したトランジ
スタＱ２が設けられている。この例では、上記（２），
（３），（５）の場合、電源端子Ｔｐ１，Ｔｐ２間の電
圧が、ダイオードＤ１０，Ｄ２０のブレークダウン発生
前のトランジスタＱ２のコレクタ・エミッタ間ブレーク
ダウン電圧ＶCBO （ベースオープン時）に達すると、ト
ランジスタＱ２がサスティン状態となり（（２），
（３）の場合はＤ１０，Ｄ２０の順方向経由）、電源端
子Ｔｐ１，Ｔｐ２間を低インピーダンス状態とし、ダイ
オードＤ１０，Ｄ２０の破損を防止すると共に内部回路
１を保護する。
ドＤ１０，Ｄ２０のほかに、コレクタを電源端子Ｔｐ１
と接続しエミッタを電源端子Ｔｐ２と接続したトランジ
スタＱ２が設けられている。この例では、上記（２），
（３），（５）の場合、電源端子Ｔｐ１，Ｔｐ２間の電
圧が、ダイオードＤ１０，Ｄ２０のブレークダウン発生
前のトランジスタＱ２のコレクタ・エミッタ間ブレーク
ダウン電圧ＶCBO （ベースオープン時）に達すると、ト
ランジスタＱ２がサスティン状態となり（（２），
（３）の場合はＤ１０，Ｄ２０の順方向経由）、電源端
子Ｔｐ１，Ｔｐ２間を低インピーダンス状態とし、ダイ
オードＤ１０，Ｄ２０の破損を防止すると共に内部回路
１を保護する。
【００１２】
【発明が解決しようとする課題】上述した従来の半導体
集積回路において、第１の例では、信号端子Ｔｓ１と電
源端子Ｔｐ１，Ｔｐ２との間にダイオードＤ１０，Ｄ２
０が接続された構成となっており、これらダイオードＤ
１０，Ｄ２０の順方向電圧の静電気に対してはこれらダ
イオードＤ１０，Ｄ２０は破損することはないが、逆方
向電圧の静電気に対してはこれらダイオードＤ１０，Ｄ
２０のブレークダウンを利用しかつその消費電力が大き
くなるため、破損しやすいという欠点があった。また、
第２の例では、ダイオードＤ１０，Ｄ２０ほかに電源端
子Ｔｐ１，Ｔｐ２間にツェナーダイオードＺＤ１０が設
けられており、ダイオードＤ１０，Ｄ２０の破損は防止
できるものの、ツェナーダイオードＺＤ１０を形成する
ための特殊な工程（急な濃度勾配，高濃度不純物領域の
形成等）が必要になるという欠点があり、また、ツェナ
ー降服によるキャリアの１次，２次の衝突電離による結
晶のダメージが大きく、ツェナーダイオードＺＤ１０が
劣化しやすいという欠点があった。また、第３の例で
は、ダイオードＤ１０，Ｄ２０のほかに電源端子Ｔｐ
１，Ｔｐ２間にトランジスタＱ２が設けられており、同
様にダイオードＤ１０，Ｄ２０の破損は防止できるもの
の、トランジスタＱ２のコレクタ・ベース間のブレーク
ダウンを利用しているため、１次，２次の衝突電離によ
る結晶のダメージが大きく、トランジスタＱ２が劣化し
やすいという欠点があった。
集積回路において、第１の例では、信号端子Ｔｓ１と電
源端子Ｔｐ１，Ｔｐ２との間にダイオードＤ１０，Ｄ２
０が接続された構成となっており、これらダイオードＤ
１０，Ｄ２０の順方向電圧の静電気に対してはこれらダ
イオードＤ１０，Ｄ２０は破損することはないが、逆方
向電圧の静電気に対してはこれらダイオードＤ１０，Ｄ
２０のブレークダウンを利用しかつその消費電力が大き
くなるため、破損しやすいという欠点があった。また、
第２の例では、ダイオードＤ１０，Ｄ２０ほかに電源端
子Ｔｐ１，Ｔｐ２間にツェナーダイオードＺＤ１０が設
けられており、ダイオードＤ１０，Ｄ２０の破損は防止
できるものの、ツェナーダイオードＺＤ１０を形成する
ための特殊な工程（急な濃度勾配，高濃度不純物領域の
形成等）が必要になるという欠点があり、また、ツェナ
ー降服によるキャリアの１次，２次の衝突電離による結
晶のダメージが大きく、ツェナーダイオードＺＤ１０が
劣化しやすいという欠点があった。また、第３の例で
は、ダイオードＤ１０，Ｄ２０のほかに電源端子Ｔｐ
１，Ｔｐ２間にトランジスタＱ２が設けられており、同
様にダイオードＤ１０，Ｄ２０の破損は防止できるもの
の、トランジスタＱ２のコレクタ・ベース間のブレーク
ダウンを利用しているため、１次，２次の衝突電離によ
る結晶のダメージが大きく、トランジスタＱ２が劣化し
やすいという欠点があった。
【００１３】本発明の目的は、静電保護用の回路素子形
成時に特殊な製造工程を必要とせず、かつこれら回路素
子の破損や劣化を防止できる半導体集積回路を提供する
ことにある。
成時に特殊な製造工程を必要とせず、かつこれら回路素
子の破損や劣化を防止できる半導体集積回路を提供する
ことにある。
【００１４】
【課題を解決するための手段】第１の発明の半導体集積
回路は、入力信号に応答して所定の動作，処理を行う内
部回路と、この内部回路に外部から電源を供給する第１
及び第２の電源端子と、前記内部回路と外部回路との間
の信号授受の中継を行う信号端子と、この信号端子と前
記第１の電源端子との間に前記第１及び第２の電源端子
間の電源電圧に対して逆バイアスとなるように接続され
た第１のダイオードと、前記信号端子と前記第２の電源
端子との間に前記電源電圧に対して逆バイアスとなるよ
うに接続された第２のダイオードと、前記第１及び第２
の電源端子間に前記電源電圧に対して順バイアスとなる
ようにかつ順方向電圧の合計が前記電源電圧より高くな
る数だけ直列接続された複数の第３のダイオードとを有
している。
回路は、入力信号に応答して所定の動作，処理を行う内
部回路と、この内部回路に外部から電源を供給する第１
及び第２の電源端子と、前記内部回路と外部回路との間
の信号授受の中継を行う信号端子と、この信号端子と前
記第１の電源端子との間に前記第１及び第２の電源端子
間の電源電圧に対して逆バイアスとなるように接続され
た第１のダイオードと、前記信号端子と前記第２の電源
端子との間に前記電源電圧に対して逆バイアスとなるよ
うに接続された第２のダイオードと、前記第１及び第２
の電源端子間に前記電源電圧に対して順バイアスとなる
ようにかつ順方向電圧の合計が前記電源電圧より高くな
る数だけ直列接続された複数の第３のダイオードとを有
している。
【００１５】第２の発明の半導体集積回路は、入力信号
に応答して所定の動作，処理を行う内部回路と、この内
部回路に外部から電源を供給する第１及び第２の電源端
子と、前記内部回路と外部回路との間の信号授受の中継
を行う信号端子と、この信号端子と前記第１の電源端子
との間に前記第１及び第２の電源端子間の電源電圧に対
して逆バイアスとなるように接続された第１のダイオー
ドと、前記信号端子と前記第２の電源端子との間に前記
電源電圧に対して逆バイアスとなるように接続された第
２のダイオードと、一端を前記第１の電源端子と接続し
前記電源電圧に対して順バイアスとなるようにかつ順方
向電圧の合計が前記電源電圧より高くなる数だけ直列接
続された複数の第３のダイオードを含むダイオード回路
と、このダイオード回路の他端と前記第２の電源端子と
の間に接続された抵抗と、ベースを前記ダイオード回路
及び抵抗の接続点と接続しコレクタを前記第１の電源端
子と接続しエミッタを前記第２の電源端子と接続しベー
ス・エミッタ接合部の順方向と前記第３のダイオードの
順方向が一致するような接合型のトランジスタとを有し
ている。
に応答して所定の動作，処理を行う内部回路と、この内
部回路に外部から電源を供給する第１及び第２の電源端
子と、前記内部回路と外部回路との間の信号授受の中継
を行う信号端子と、この信号端子と前記第１の電源端子
との間に前記第１及び第２の電源端子間の電源電圧に対
して逆バイアスとなるように接続された第１のダイオー
ドと、前記信号端子と前記第２の電源端子との間に前記
電源電圧に対して逆バイアスとなるように接続された第
２のダイオードと、一端を前記第１の電源端子と接続し
前記電源電圧に対して順バイアスとなるようにかつ順方
向電圧の合計が前記電源電圧より高くなる数だけ直列接
続された複数の第３のダイオードを含むダイオード回路
と、このダイオード回路の他端と前記第２の電源端子と
の間に接続された抵抗と、ベースを前記ダイオード回路
及び抵抗の接続点と接続しコレクタを前記第１の電源端
子と接続しエミッタを前記第２の電源端子と接続しベー
ス・エミッタ接合部の順方向と前記第３のダイオードの
順方向が一致するような接合型のトランジスタとを有し
ている。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１７】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１８】この実施例は、トランジスタＱ１１，Ｑ１
２、抵抗Ｒ１１〜Ｒ１３を含み入力信号に応答して所定
の動作，処理を行う内部回路１と、この内部回路１に外
部から電源を供給する第１及び第２の電源端子Ｔｐ１，
Ｔｐ２と、内部回路１と外部回路との間の信号授受の中
継を行う信号端子Ｔｓ１と、この信号端子Ｔｓ１と第１
の電源端子Ｔｐ１との間に第１及び第２の電源端子Ｔｐ
１，Ｔｐ２間の電源電圧ＶＤＤに対して逆バイアスとな
るように接続された第１のダイオードＤ１０と、信号端
子Ｔｓ１と第２の電源端子Ｔｐ２との間に電源電圧ＶＤ
Ｄに対して逆バイアスとなるように接続された第２のダ
イオードＤ２０と、第１及び第２の電源端子Ｔｐ１，Ｔ
ｐ２間に電源電圧ＶＤＤに対して順バイアスとなるよう
にかつ順方向電圧の合計が電源電圧ＶＤＤより高くなる
数だけ直列接続された複数の第３のダイオードＤ３１〜
Ｄ３ｎとを有する構成となっている。すなわち、この実
施例が図５，図６に示された従来の半導体集積回路と相
違する点は、ツェナーダイオードＺＤ１０，トランジス
タＱ２の代りに、電源電圧ＶＤＤに対して順方向に直列
接続されたダイオードＤ３１〜Ｄ３ｎを設けた点にあ
る。
２、抵抗Ｒ１１〜Ｒ１３を含み入力信号に応答して所定
の動作，処理を行う内部回路１と、この内部回路１に外
部から電源を供給する第１及び第２の電源端子Ｔｐ１，
Ｔｐ２と、内部回路１と外部回路との間の信号授受の中
継を行う信号端子Ｔｓ１と、この信号端子Ｔｓ１と第１
の電源端子Ｔｐ１との間に第１及び第２の電源端子Ｔｐ
１，Ｔｐ２間の電源電圧ＶＤＤに対して逆バイアスとな
るように接続された第１のダイオードＤ１０と、信号端
子Ｔｓ１と第２の電源端子Ｔｐ２との間に電源電圧ＶＤ
Ｄに対して逆バイアスとなるように接続された第２のダ
イオードＤ２０と、第１及び第２の電源端子Ｔｐ１，Ｔ
ｐ２間に電源電圧ＶＤＤに対して順バイアスとなるよう
にかつ順方向電圧の合計が電源電圧ＶＤＤより高くなる
数だけ直列接続された複数の第３のダイオードＤ３１〜
Ｄ３ｎとを有する構成となっている。すなわち、この実
施例が図５，図６に示された従来の半導体集積回路と相
違する点は、ツェナーダイオードＺＤ１０，トランジス
タＱ２の代りに、電源電圧ＶＤＤに対して順方向に直列
接続されたダイオードＤ３１〜Ｄ３ｎを設けた点にあ
る。
【００１９】この実施例において、図４の（１），
（４），（６）の場合、静電エネルギーはダイオードＤ
１０，Ｄ２０の順方向電流によって放出される。また、
図４の（２），（３），（５）場合は、ダイオードＤ３
１〜Ｄ３ｎ及びダイオードＤ１０，Ｄ２０（（２），
（３）の場合）の順方向電流によって静電エネルギーが
放出される。すなわち、（１）〜（６）何れの場合で
も、静電エネルギーはダイオードＤ１０，Ｄ２０，Ｄ３
１〜Ｄ３ｎの順方向電流によってのみ放出され、従来例
のようにダイオードやトランジスタの逆方向電圧による
ブレークダウン，ツェナー降服を利用していないので、
静電保護用のこれらダイオードＤ１０，Ｄ２０，Ｄ３１
〜Ｄ３ｎの破損や劣化を防止できる。また、ツェナーダ
イオードを使用していないので、特殊な製造工程を設け
なけて済む。
（４），（６）の場合、静電エネルギーはダイオードＤ
１０，Ｄ２０の順方向電流によって放出される。また、
図４の（２），（３），（５）場合は、ダイオードＤ３
１〜Ｄ３ｎ及びダイオードＤ１０，Ｄ２０（（２），
（３）の場合）の順方向電流によって静電エネルギーが
放出される。すなわち、（１）〜（６）何れの場合で
も、静電エネルギーはダイオードＤ１０，Ｄ２０，Ｄ３
１〜Ｄ３ｎの順方向電流によってのみ放出され、従来例
のようにダイオードやトランジスタの逆方向電圧による
ブレークダウン，ツェナー降服を利用していないので、
静電保護用のこれらダイオードＤ１０，Ｄ２０，Ｄ３１
〜Ｄ３ｎの破損や劣化を防止できる。また、ツェナーダ
イオードを使用していないので、特殊な製造工程を設け
なけて済む。
【００２０】なお、電源電圧ＶＤＤを５．０Ｖ、ダイオ
ードＤ３１〜Ｄ３ｎの順方向電圧を０．６Ｖとし、これ
らダイオードの数ｎを９個とした場合、電源端子Ｔｐ
１，Ｔｐ２間の電圧を５．４Ｖに抑えることができる。
ードＤ３１〜Ｄ３ｎの順方向電圧を０．６Ｖとし、これ
らダイオードの数ｎを９個とした場合、電源端子Ｔｐ
１，Ｔｐ２間の電圧を５．４Ｖに抑えることができる。
【００２１】図２は本発明の第２の実施例を示す回路図
である。
である。
【００２２】この実施例は、第１の実施例におけるダイ
オードＤ３１〜Ｄ３ｎの回路を、電源端子Ｔｐ１と接続
し電源電圧ＶＤＤに対して順バイアスとなるようにかつ
順方向電圧の合計が電源電圧ＶＤＤより高くなる数だけ
直列接続された複数の第３のダイオードＤ３１〜３ｎを
含むダイオード回路と、このダイオード回路の他端と電
源端子Ｔｐ２との間に接続された抵抗Ｒ１と、ベースを
上記ダイオード回路及び抵抗Ｒ１の接続点と接続しコレ
クタを電源端子Ｔｐ１と接続しエミッタを電源端子Ｔｐ
２と接続しベース・エミッタ接合部の順方向とダイオー
ドＤ３１〜Ｄ３ｎの順方向が一致するような接合型（こ
の実施例ではｎｐｎ型）のトランジスタＱ１とから成る
回路に置き換えたものである。
オードＤ３１〜Ｄ３ｎの回路を、電源端子Ｔｐ１と接続
し電源電圧ＶＤＤに対して順バイアスとなるようにかつ
順方向電圧の合計が電源電圧ＶＤＤより高くなる数だけ
直列接続された複数の第３のダイオードＤ３１〜３ｎを
含むダイオード回路と、このダイオード回路の他端と電
源端子Ｔｐ２との間に接続された抵抗Ｒ１と、ベースを
上記ダイオード回路及び抵抗Ｒ１の接続点と接続しコレ
クタを電源端子Ｔｐ１と接続しエミッタを電源端子Ｔｐ
２と接続しベース・エミッタ接合部の順方向とダイオー
ドＤ３１〜Ｄ３ｎの順方向が一致するような接合型（こ
の実施例ではｎｐｎ型）のトランジスタＱ１とから成る
回路に置き換えたものである。
【００２３】この実施例においては、電源端子Ｔｐ１，
Ｔｐ２間の電圧がダイオードＤ３１〜Ｄ３ｎ及びトラン
ジスタＱ１のベース・エミッタ間の順方向電圧の合計電
圧を越えるとトランジスタＱ１に電流が流れ、静電エネ
ルギーを急速に放出する。また、第１の実施例に比べダ
イオードＤ３１〜Ｄ３ｎの寸法を小さくすることができ
る。また、トランジスタＱ１のコレクタ・エミッタ間電
流は、ベース・エミッタ間電流によって制御されるの
で、図６に示された従来例のようなキャリアの１次，２
次の衝突電離による結晶のダメージがなく、トランジス
タＱ１の破損や劣化を防止できる。
Ｔｐ２間の電圧がダイオードＤ３１〜Ｄ３ｎ及びトラン
ジスタＱ１のベース・エミッタ間の順方向電圧の合計電
圧を越えるとトランジスタＱ１に電流が流れ、静電エネ
ルギーを急速に放出する。また、第１の実施例に比べダ
イオードＤ３１〜Ｄ３ｎの寸法を小さくすることができ
る。また、トランジスタＱ１のコレクタ・エミッタ間電
流は、ベース・エミッタ間電流によって制御されるの
で、図６に示された従来例のようなキャリアの１次，２
次の衝突電離による結晶のダメージがなく、トランジス
タＱ１の破損や劣化を防止できる。
【００２４】なお、これら実施例において、内部回路１
をバイポーラトランジスタによる構成としたが、その他
のトランジスタ、例えば電界効果トランジスタによる構
成であってもよい。
をバイポーラトランジスタによる構成としたが、その他
のトランジスタ、例えば電界効果トランジスタによる構
成であってもよい。
【００２５】
【発明の効果】以上説明したように本発明は、既存の第
１，第２のダイオードのほかに、第１及び第２の電源端
子間に、順方向電圧の合計が電源電圧より高い電圧とな
る数の第３のダイオードを電源電圧に対して順方向とな
るように直列接続した構成、これら第３のダイオードか
らのベース電流によってコレクタ・エミッタ間電流が制
御されるトランジスタを含む構成としたので、静電エネ
ルギーを、第１〜第３のダイオードの順方向電流、ベー
ス電流によって制御されるトランジスタのコレクタ・エ
ミッタ間電流によって放出でき、従ってキャリアの１
次，２次の衝突電離による結晶のダメージがなくなりダ
イオードやトランジスタの破損，劣化を防止することが
でき、また、ツェナーダイオードを含まないので、ツェ
ナーダイオード形成のための特殊な製造工程が不要にな
るという効果がある。
１，第２のダイオードのほかに、第１及び第２の電源端
子間に、順方向電圧の合計が電源電圧より高い電圧とな
る数の第３のダイオードを電源電圧に対して順方向とな
るように直列接続した構成、これら第３のダイオードか
らのベース電流によってコレクタ・エミッタ間電流が制
御されるトランジスタを含む構成としたので、静電エネ
ルギーを、第１〜第３のダイオードの順方向電流、ベー
ス電流によって制御されるトランジスタのコレクタ・エ
ミッタ間電流によって放出でき、従ってキャリアの１
次，２次の衝突電離による結晶のダメージがなくなりダ
イオードやトランジスタの破損，劣化を防止することが
でき、また、ツェナーダイオードを含まないので、ツェ
ナーダイオード形成のための特殊な製造工程が不要にな
るという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来の半導体集積回路の第１の例の回路図であ
る。
る。
【図４】図３に示された半導体集積回路の静電保護動作
説明するための静電気の印加状態を示す回路図である。
説明するための静電気の印加状態を示す回路図である。
【図５】従来の半導体集積回路の第２の例の回路図であ
る。
る。
【図６】従来の半導体集積回路の第３の例の回路図であ
る。
る。
１ 内部回路 Ｄ１０，Ｄ２０，Ｄ３１〜Ｄ３ｎ ダイオード Ｑ１，Ｑ２ トランジスタ Ｒ１ 抵抗 ＺＤ１０ ツェナーダイオード
Claims (2)
- 【請求項１】 入力信号に応答して所定の動作，処理を
行う内部回路と、この内部回路に外部から電源を供給す
る第１及び第２の電源端子と、前記内部回路と外部回路
との間の信号授受の中継を行う信号端子と、この信号端
子と前記第１の電源端子との間に前記第１及び第２の電
源端子間の電源電圧に対して逆バイアスとなるように接
続された第１のダイオードと、前記信号端子と前記第２
の電源端子との間に前記電源電圧に対して逆バイアスと
なるように接続された第２のダイオードと、前記第１及
び第２の電源端子間に前記電源電圧に対して順バイアス
となるようにかつ順方向電圧の合計が前記電源電圧より
高くなる数だけ直列接続された複数の第３のダイオード
とを有することを特徴とする半導体集積回路。 - 【請求項２】 入力信号に応答して所定の動作，処理を
行う内部回路と、この内部回路に外部から電源を供給す
る第１及び第２の電源端子と、前記内部回路と外部回路
との間の信号授受の中継を行う信号端子と、この信号端
子と前記第１の電源端子との間に前記第１及び第２の電
源端子間の電源電圧に対して逆バイアスとなるように接
続された第１のダイオードと、前記信号端子と前記第２
の電源端子との間に前記電源電圧に対して逆バイアスと
なるように接続された第２のダイオードと、一端を前記
第１の電源端子と接続し前記電源電圧に対して順バイア
スとなるようにかつ順方向電圧の合計が前記電源電圧よ
り高くなる数だけ直列接続された複数の第３のダイオー
ドを含むダイオード回路と、このダイオード回路の他端
と前記第２の電源端子との間に接続された抵抗と、ベー
スを前記ダイオード回路及び抵抗の接続点と接続しコレ
クタを前記第１の電源端子と接続しエミッタを前記第２
の電源端子と接続しベース・エミッタ接合部の順方向と
前記第３のダイオードの順方向が一致するような接合型
のトランジスタとを有することを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5059795A JPH06335162A (ja) | 1993-03-19 | 1993-03-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5059795A JPH06335162A (ja) | 1993-03-19 | 1993-03-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06335162A true JPH06335162A (ja) | 1994-12-02 |
Family
ID=13123575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5059795A Pending JPH06335162A (ja) | 1993-03-19 | 1993-03-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06335162A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000044049A1 (fr) * | 1999-01-19 | 2000-07-27 | Seiko Epson Corporation | Circuit de protection contre l'electricite statique, et circuit integre |
| KR20020085101A (ko) * | 2001-05-04 | 2002-11-16 | 삼성전자 주식회사 | 다이오드를 이용한 정전기적 방전으로부터의 보호 회로 |
| US7294542B2 (en) | 2000-05-15 | 2007-11-13 | Nec Electronics Corporation | Method of fabricating a semiconductor device having CMOS transistors and a bipolar transistor |
| JP2007310338A (ja) * | 2006-05-18 | 2007-11-29 | Genta Kagi Kogyo Kofun Yugenkoshi | アクティブマトリクス装置 |
| US7554518B2 (en) | 2005-01-26 | 2009-06-30 | Samsung Electronics Co., Ltd. | Liquid crystal display |
| JP2009260305A (ja) * | 2008-03-21 | 2009-11-05 | Semiconductor Energy Lab Co Ltd | 光電変換装置 |
| US7629210B2 (en) | 2000-05-15 | 2009-12-08 | Nec Corporation | Method for fabricating an ESD protection apparatus for discharging electric charge in a depth direction |
| US7876302B2 (en) | 2004-07-26 | 2011-01-25 | Seiko Epson Corporation | Driving circuit for electro-optical panel and driving method thereof, electro-optical device, and electronic apparatus having electro-optical device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS56129530A (en) * | 1980-03-11 | 1981-10-09 | Tokyo Shibaura Electric Co | Protecting circuit with light emitting diode |
| JPS57101525A (en) * | 1980-12-16 | 1982-06-24 | Matsushita Electronics Corp | Electrostatic surge protecting device for integrated circuit |
-
1993
- 1993-03-19 JP JP5059795A patent/JPH06335162A/ja active Pending
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| US8779348B2 (en) | 2008-03-21 | 2014-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising photodiode and transistor circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960910 |