JPS6269678A - 入力保護回路 - Google Patents
入力保護回路Info
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- JPS6269678A JPS6269678A JP60210430A JP21043085A JPS6269678A JP S6269678 A JPS6269678 A JP S6269678A JP 60210430 A JP60210430 A JP 60210430A JP 21043085 A JP21043085 A JP 21043085A JP S6269678 A JPS6269678 A JP S6269678A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＭＩＳ形半導体装置のダートを過大電圧か
ら保護するための入力保護回路に関するもので、特にＭ
Ｏ８ＩＣに使用されるものである。
ら保護するための入力保護回路に関するもので、特にＭ
Ｏ８ＩＣに使用されるものである。
従来、この種の入力保護回路は、例えば第７図あるいは
第８図に示すように構成されており、サージ電圧等の過
大電圧から内部回路を保護するようになっている。第７
図において、端子に相当する入力／ＩＰツド１ノには、
入力保護抵抗１２の一端が接続され、この入力保護抵抗
１２の他端には内部回路１０の入力段ＭＯ８）ランジス
タ１３のダートが接続される。上記入力保護抵抗１２の
内部回路１０側ノードＮと接地点間には、保１１１Ｍ０
８）ランジスタ１４が接続され、このトランジスタ１４
のダートは接地点に接続される。
第８図に示すように構成されており、サージ電圧等の過
大電圧から内部回路を保護するようになっている。第７
図において、端子に相当する入力／ＩＰツド１ノには、
入力保護抵抗１２の一端が接続され、この入力保護抵抗
１２の他端には内部回路１０の入力段ＭＯ８）ランジス
タ１３のダートが接続される。上記入力保護抵抗１２の
内部回路１０側ノードＮと接地点間には、保１１１Ｍ０
８）ランジスタ１４が接続され、このトランジスタ１４
のダートは接地点に接続される。
そして、上記パッド１１にサージ電圧等の過大電圧が印
加されると上記保ｔ１ＭＯ８）ランジスタ１４のドレイ
ンブレークダウンにより、過大電圧の印加により発生し
た電荷を入力保護抵抗１２および保１１１Ｍ０８）ラン
ジスタ１４を介して接地点に導き、内部回路１０の入力
段ＭＯ８）ランジスタ１３のダート保護を行なう。
加されると上記保ｔ１ＭＯ８）ランジスタ１４のドレイ
ンブレークダウンにより、過大電圧の印加により発生し
た電荷を入力保護抵抗１２および保１１１Ｍ０８）ラン
ジスタ１４を介して接地点に導き、内部回路１０の入力
段ＭＯ８）ランジスタ１３のダート保護を行なう。
また、第８図の回路では、保１１ｊＭＯ８）ランジスタ
１４に代えて、ダイオード９を使用しているが、保護動
作は上記第７図の場合と同様である。
１４に代えて、ダイオード９を使用しているが、保護動
作は上記第７図の場合と同様である。
第９図は、上記第７図に示した入力保護回路にサージ電
圧を印加して静電破壊試験を行なう際の等価回路を示し
ている。電圧Ｖ。ｕｔに充電された容量Ｃ０ｕｔのキャ
パシタ１５から外部抵抗１６およびスイッチ１７をそれ
ぞれ介してサージとしての電荷がＩＣの入力／′ｅツド
１ノに注ぎ込まれる。入カッ４ツド１１に注ぎ込まれた
電荷は、入力保護抵抗１２によって吸収されるとともに
、保１１Ｍ０８）ランジスタ１４（等何回路上では抵抗
Ｒ，）を介して接地点に導びかれる。今、入力保護抵抗
１２における保＄ＭＯ８）ランジメタ１４側の電位をＶ
。、保護ＭＯ８）ランジスタ１４のブレークダウン電圧
を■、とすると、上記保護ＭＯＳトランジスター４は、
「ｖｏ＞ｖＢ」の時［頁（ｖ、−ｖ、）Ｊ、「■。≦Ｖ
、 Ｊ の時抵抗値がωとなる電流特性を示す。
圧を印加して静電破壊試験を行なう際の等価回路を示し
ている。電圧Ｖ。ｕｔに充電された容量Ｃ０ｕｔのキャ
パシタ１５から外部抵抗１６およびスイッチ１７をそれ
ぞれ介してサージとしての電荷がＩＣの入力／′ｅツド
１ノに注ぎ込まれる。入カッ４ツド１１に注ぎ込まれた
電荷は、入力保護抵抗１２によって吸収されるとともに
、保１１Ｍ０８）ランジスタ１４（等何回路上では抵抗
Ｒ，）を介して接地点に導びかれる。今、入力保護抵抗
１２における保＄ＭＯ８）ランジメタ１４側の電位をＶ
。、保護ＭＯ８）ランジスタ１４のブレークダウン電圧
を■、とすると、上記保護ＭＯＳトランジスター４は、
「ｖｏ＞ｖＢ」の時［頁（ｖ、−ｖ、）Ｊ、「■。≦Ｖ
、 Ｊ の時抵抗値がωとなる電流特性を示す。
ところで、静電破壊のモードは、大きくわけ次の３つの
グループに分けられる。
グループに分けられる。
（１）入力保護抵抗１２０入カパッド１ノ側が破壊する
（破壊耐圧ｖ１Ａ）。入力保護抵抗１２がポリシリコン
抵抗の場合は、ポリシリコン抵抗とシリコン基板との間
での絶縁破壊。入力保護抵抗１２が拡散層の場合は、拡
散層の破壊。
（破壊耐圧ｖ１Ａ）。入力保護抵抗１２がポリシリコン
抵抗の場合は、ポリシリコン抵抗とシリコン基板との間
での絶縁破壊。入力保護抵抗１２が拡散層の場合は、拡
散層の破壊。
（２） 入力段ＭＯ８）ランノスタ１３のダート破壊
および保ｆｉＭＯ８）ランジスタ１４のダート破壊、あ
るいはこの保護ＭＯＳトランジスター４の拡散層の破壊
（破壊耐圧ｖＢｌｌ ）。
および保ｆｉＭＯ８）ランジスタ１４のダート破壊、あ
るいはこの保護ＭＯＳトランジスター４の拡散層の破壊
（破壊耐圧ｖＢｌｌ ）。
（３）入力保護回路を大電流が流れることによシ発熱し
てポリシリコン抵抗（入力保護抵抗１２）が溶断する。
てポリシリコン抵抗（入力保護抵抗１２）が溶断する。
一般に、静電破壊試験では、上記キャパシタ１５の容量
Ｃｏｕｔが２００ｐＦ、外部抵抗１６の抵抗値Ｒ６ｕｔ
が００の時、±２５０ｖ以上の耐圧、また、Ｃ，ｕｊ
＝ １００ ｐＦ 、 Ｒｏｕｔ＝ １．５ ｋΩの時
±１０００Ｖ以上の耐圧であれば問題は無いと言われて
いるので、この２つのケースをシュミレーションしてみ
る。なお、ここでは説明を簡単にするために、内部容量
Ｃ（１はキャノ９シタ１５の容量Ｃ０ｕｔに比べて充分
に小さく、入力保護回路の各部に加えられる電圧は抵抗
分割で決まる電圧まで上昇するものとする。また、入力
保護抵抗はＩリシリコンで構成されているものとし、プ
ラス側のサージについてのみ考える。
Ｃｏｕｔが２００ｐＦ、外部抵抗１６の抵抗値Ｒ６ｕｔ
が００の時、±２５０ｖ以上の耐圧、また、Ｃ，ｕｊ
＝ １００ ｐＦ 、 Ｒｏｕｔ＝ １．５ ｋΩの時
±１０００Ｖ以上の耐圧であれば問題は無いと言われて
いるので、この２つのケースをシュミレーションしてみ
る。なお、ここでは説明を簡単にするために、内部容量
Ｃ（１はキャノ９シタ１５の容量Ｃ０ｕｔに比べて充分
に小さく、入力保護回路の各部に加えられる電圧は抵抗
分割で決まる電圧まで上昇するものとする。また、入力
保護抵抗はＩリシリコンで構成されているものとし、プ
ラス側のサージについてのみ考える。
まず、Ｃ０ｕｊ ＝ ２００ｐＦ 、 Ｒｏｕｔ＝ ０
Ωの時（ケース１）、入力保護抵抗（抵抗値をＲｌＮと
する）１２の一端（入力パッド、１））側の電圧ｖｘＮ
１ｄｖＯｕｔｉで上昇する。ま六、入力保護抵抗１２の
他端側の電圧■。は 、 一方、Ｃｏｕ、 ＝ １００ ｐＦ 、 Ｒｏｕｔ＝
１．５ ｋΩの時（ケース２）は、 まで上昇する。
Ωの時（ケース１）、入力保護抵抗（抵抗値をＲｌＮと
する）１２の一端（入力パッド、１））側の電圧ｖｘＮ
１ｄｖＯｕｔｉで上昇する。ま六、入力保護抵抗１２の
他端側の電圧■。は 、 一方、Ｃｏｕ、 ＝ １００ ｐＦ 、 Ｒｏｕｔ＝
１．５ ｋΩの時（ケース２）は、 まで上昇する。
以上の仮定に基づき、前記第７図あるいは第８図に示す
構成における静電破壊耐圧条件について考察する。各デ
バイススクーリングに合わせたパラメータを下表−１に
示す。
構成における静電破壊耐圧条件について考察する。各デ
バイススクーリングに合わせたパラメータを下表−１に
示す。
表 −１
ここで、ブレークダウン電圧ＶＢは内部素子の拡散層を
使用するが、デバイスの微細化に伴かうホットキャリア
効果対策のため、この電圧Ｖａけスケーリングされにく
いので一定としている（ Ｇｒａｉｄｅｄ Ｄｒａｉｎ
構造やＬＤＤ構造の導入）。また、各デバイスＡ、Ｂ、
Ｃにおいて、Ｖ、Ａ＝４５０Ｖで一定（入力抵抗ぼりシ
リコン） 、Ｒ，＝ ５００で一定としている。このタ
イプでは入力段ＭＯＳトランジスタのダート耐圧がブレ
ークダウン電圧ｖ！ｌよシ小さい際には解が得られない
。
使用するが、デバイスの微細化に伴かうホットキャリア
効果対策のため、この電圧Ｖａけスケーリングされにく
いので一定としている（ Ｇｒａｉｄｅｄ Ｄｒａｉｎ
構造やＬＤＤ構造の導入）。また、各デバイスＡ、Ｂ、
Ｃにおいて、Ｖ、Ａ＝４５０Ｖで一定（入力抵抗ぼりシ
リコン） 、Ｒ，＝ ５００で一定としている。このタ
イプでは入力段ＭＯＳトランジスタのダート耐圧がブレ
ークダウン電圧ｖ！ｌよシ小さい際には解が得られない
。
デバイス人では、ケース１の時、
Ｒ，Ｎ＞ ３４２０
ケース２の時、
より ＲｏＮ＜ １１３６Ω、
よ＃）ＲｏＮ〉９２となる。従って、
３４２Ω＜Ｒ，Ｎ＜１１３６０という解が得られる。
デバイスＢでは、ケース１の時、
よりＲ工、＞７８３０、
ケース２の時、
よシＲＩｙ＜１１３６０、
よ、ＤＲ，Ｎ＞１７３３０となシ、両方の条件を満足す
る解が得られない。
る解が得られない。
デバイスＣでは、ケース１の時、
であるので、Ｒ，Ｎ＞１１２５０となる。
また、ケース２０時は、デバイスＡ、Ｂのケース２と同
じでＲ工、＜１１３６０となり、よシＲｘＮ＞ ３３７
５０となシ、両方の条件を満足する解が得られない。
じでＲ工、＜１１３６０となり、よシＲｘＮ＞ ３３７
５０となシ、両方の条件を満足する解が得られない。
上述したように、デバイスが縮小されるに従って（デバ
イスＢ、Ｃ）両方の条件を満足する解が得られなくなる
。また、たとえ何らかの方法で入力保護抵抗の破壊耐圧
を上げることができたとしても、上記ケース１、および
ケース２におけるｖＧによる制約があるため、デバイス
Ｂの場合はＲ，、＞ １７３３０、デバイスＣの場合は
Ｒ，、＞ ３３７５０という大きな抵抗が必要となり、
この入力保護抵抗による信号の伝播遅延時間の増大が問
題となる。
イスＢ、Ｃ）両方の条件を満足する解が得られなくなる
。また、たとえ何らかの方法で入力保護抵抗の破壊耐圧
を上げることができたとしても、上記ケース１、および
ケース２におけるｖＧによる制約があるため、デバイス
Ｂの場合はＲ，、＞ １７３３０、デバイスＣの場合は
Ｒ，、＞ ３３７５０という大きな抵抗が必要となり、
この入力保護抵抗による信号の伝播遅延時間の増大が問
題となる。
このように、微細化が進みダート酸化膜の破壊耐圧の低
下が避けられない現在、入力保護回路の改良が望まれて
いる。
下が避けられない現在、入力保護回路の改良が望まれて
いる。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、微細化され九半導体集積回路
であっても充分な保護が行なえる入力保護回路を提供す
ることである。
その目的とするところは、微細化され九半導体集積回路
であっても充分な保護が行なえる入力保護回路を提供す
ることである。
すなわち、この発明においては、上記の目的を達成する
ために、前記第７図および第８図におけるＭＯＳ ）ラ
ンジスタ１４やダイオード９に代えてノぐイポーラトラ
ンジスタを設け、このバイポーラトランジスタの動作に
よって保護を行なうようにしたもので、バイポーラトラ
ンジスタのスナップパック特性を利用して実質的なブレ
ークダウン電圧およびブレークダウン時の抵抗値を下げ
るようにしている。
ために、前記第７図および第８図におけるＭＯＳ ）ラ
ンジスタ１４やダイオード９に代えてノぐイポーラトラ
ンジスタを設け、このバイポーラトランジスタの動作に
よって保護を行なうようにしたもので、バイポーラトラ
ンジスタのスナップパック特性を利用して実質的なブレ
ークダウン電圧およびブレークダウン時の抵抗値を下げ
るようにしている。
以下、この発明の一実施例について図面を参照して説明
する。第１図において、前記第７図あるいは第８図と同
一構成部には同じ符号を付してその詳細な説明は省略す
る。入力保護抵抗１２の内部回路１０側には、ＮＰＮ形
バイポーラトランジスタ１８のコレクタが接続され、こ
のトランジスタ１８のエミッタおよびベースには接地点
が接続されて成る。
する。第１図において、前記第７図あるいは第８図と同
一構成部には同じ符号を付してその詳細な説明は省略す
る。入力保護抵抗１２の内部回路１０側には、ＮＰＮ形
バイポーラトランジスタ１８のコレクタが接続され、こ
のトランジスタ１８のエミッタおよびベースには接地点
が接続されて成る。
上記バイポーラトランジスタ１８は、例えば第２図ある
いは第３図に示すように構成される。
いは第３図に示すように構成される。
第２図におけるｐ形の半導体基板１９上には、ＭＩＳ形
素子との素子分離のためのフィールド絶縁膜２０．．２
０２．２０．が形成され、ＭＴＳ形素子のソース、ドレ
イン領域の形成時に上記絶縁膜２０１ 、２０２
、２０．をマヌクとしてエミッタおよびコレクタとして
のｎ＋形不純物領域２１１ ｙ２１ｘがセルファライン
形成される。
素子との素子分離のためのフィールド絶縁膜２０．．２
０２．２０．が形成され、ＭＴＳ形素子のソース、ドレ
イン領域の形成時に上記絶縁膜２０１ 、２０２
、２０．をマヌクとしてエミッタおよびコレクタとして
のｎ＋形不純物領域２１１ ｙ２１ｘがセルファライン
形成される。
とのようにして形成されたラテラル形バイポーラトラン
ジスタ１８のコレクタ（ｎ＋形不純物領域２１鵞 ）に
は入力保護抵抗１２の内部回路１０側が接続され、エミ
ッタ（ｎ＋形不純物領域２１りおよびペース（半導体基
板１９）が接地点Ｖ。
ジスタ１８のコレクタ（ｎ＋形不純物領域２１鵞 ）に
は入力保護抵抗１２の内部回路１０側が接続され、エミ
ッタ（ｎ＋形不純物領域２１りおよびペース（半導体基
板１９）が接地点Ｖ。
Ｋ接続される。
第３図は、ＣＭＯ８Ｉ Ｃにバイポーラトランジスタを
形成する際の断面構成を示している。ｐ形あるいはｎ形
の半導体基板２２にはｐ形のウェル領域２３が形成され
る。このウェル領域２３および半導体基板２２上には、
フィールド絶縁膜２４１ ｖ ２４２ Ｔ ２４３
ｅ ２４４が形成され、ｐチャネル形あるいはｎチ
ャネル形ＭＯ８）ランジスタのソース、ドレイン領域の
形成時に、このウェル領域２３の表面領域にコレクタと
してのｎ＋形不純物領域２５１、エミッタとしてのｎ＋
形不純物領域２５！、およびペースとしてのｐ＋形不純
物領域２５３がそれぞれセルファライン形成される。そ
して、上記ｎ＋形不純物領域２５１には入力保護抵抗１
２の内部回路１０側が接続されるとともに、上記ｎ＋形
不純物領域２５、およびｐ＋形不純物領域２５３には接
地点■６．が接続される。
形成する際の断面構成を示している。ｐ形あるいはｎ形
の半導体基板２２にはｐ形のウェル領域２３が形成され
る。このウェル領域２３および半導体基板２２上には、
フィールド絶縁膜２４１ ｖ ２４２ Ｔ ２４３
ｅ ２４４が形成され、ｐチャネル形あるいはｎチ
ャネル形ＭＯ８）ランジスタのソース、ドレイン領域の
形成時に、このウェル領域２３の表面領域にコレクタと
してのｎ＋形不純物領域２５１、エミッタとしてのｎ＋
形不純物領域２５！、およびペースとしてのｐ＋形不純
物領域２５３がそれぞれセルファライン形成される。そ
して、上記ｎ＋形不純物領域２５１には入力保護抵抗１
２の内部回路１０側が接続されるとともに、上記ｎ＋形
不純物領域２５、およびｐ＋形不純物領域２５３には接
地点■６．が接続される。
なお、上記第２図および第３図において、２６は半導体
基板１９あるいはウェル領域２３の寄生抵抗である。
基板１９あるいはウェル領域２３の寄生抵抗である。
上記のような構成において、バイポーラトランジスタ１
８のコレクタ、ペース間にサージ電圧等の過大電圧（コ
レクタ、ペース間のブレークダウン電圧■８、例えば１
５Ｖ以上）の電圧が印加されると、コレクタ、ペース間
がブレークダウンを生じ、この時のブレークダウン電流
がトリガとなってバイポーラトランジスタ１８がオンす
る。これは、バイプーラトランジスタ１８のペースに寄
生する抵抗２６にブレークダウン電流が供給されること
により、ペース電位が上昇するためである。上記バイポ
ーラトランジスタ１８の電圧−電流特性は、第４図に示
すようにスナップバック特性を示す。これによって、実
質的なブレークダウン電圧ＶＢをｖｃまで下げることが
でき、抵抗Ｒ，をＲｃに下げることができる。上記ブレ
ークダウン電圧ＶＢから■。への低下量は、バイプーラ
トランジスタ１８のベース長によって決定され、抵抗Ｒ
ｃはコレクタ面積およびベース長のパラメータによって
決定される。上記抵抗Ｒｃは、ダイオードやＭＯＳ ）
ランジスタに比べてパターン面積の増大なしに小さくす
ることができる。
８のコレクタ、ペース間にサージ電圧等の過大電圧（コ
レクタ、ペース間のブレークダウン電圧■８、例えば１
５Ｖ以上）の電圧が印加されると、コレクタ、ペース間
がブレークダウンを生じ、この時のブレークダウン電流
がトリガとなってバイポーラトランジスタ１８がオンす
る。これは、バイプーラトランジスタ１８のペースに寄
生する抵抗２６にブレークダウン電流が供給されること
により、ペース電位が上昇するためである。上記バイポ
ーラトランジスタ１８の電圧−電流特性は、第４図に示
すようにスナップバック特性を示す。これによって、実
質的なブレークダウン電圧ＶＢをｖｃまで下げることが
でき、抵抗Ｒ，をＲｃに下げることができる。上記ブレ
ークダウン電圧ＶＢから■。への低下量は、バイプーラ
トランジスタ１８のベース長によって決定され、抵抗Ｒ
ｃはコレクタ面積およびベース長のパラメータによって
決定される。上記抵抗Ｒｃは、ダイオードやＭＯＳ ）
ランジスタに比べてパターン面積の増大なしに小さくす
ることができる。
従って、ブレークダウン電圧Ｖ、および抵抗４を実質的
に低下できるので、入力保護回路の靜電破壊耐量を向上
できる。なお、バイポーラトランジスタ１８をオンさせ
るためのトリガ電流は非常に小さいので、スナップバッ
ク現象が起こる前のダイオード特性は無視できる。
に低下できるので、入力保護回路の靜電破壊耐量を向上
できる。なお、バイポーラトランジスタ１８をオンさせ
るためのトリガ電流は非常に小さいので、スナップバッ
ク現象が起こる前のダイオード特性は無視できる。
上述したような構成の入力保護回路を設けたＭＯＳ Ｉ
Ｃを試作し、その特性を測定した。ここで、入力保護
抵抗１２の抵抗値ＲＩＮを７５００、保護バイポーラト
ランジスタ１８のアイソレーション幅を３μｍ、ベース
長＆２．６μｍ、ブレークダウン電圧Ｖ、を１６ｖ１第
４図における電圧ｖｃを７Ｖ、ダート酸化膜厚を３３０
Ｘとしている。
Ｃを試作し、その特性を測定した。ここで、入力保護
抵抗１２の抵抗値ＲＩＮを７５００、保護バイポーラト
ランジスタ１８のアイソレーション幅を３μｍ、ベース
長＆２．６μｍ、ブレークダウン電圧Ｖ、を１６ｖ１第
４図における電圧ｖｃを７Ｖ、ダート酸化膜厚を３３０
Ｘとしている。
前述したシュミレーションと同一の手法で試験を行なう
ものとし、デバイスＡ、Ｂ、ＣにおいてＶ、が１／２
ＶＢあるいは１／３ ＶＢにできたものとして、各デバ
イスにおける静電破壊を生じないための入力保護抵抗１
２の抵抗値ＲｘＮについて考察する。この時、抵抗Ｒ６
はＲ１と同じ５０Ωと仮定する。この結果下表−２に示
すような解が得られた。
ものとし、デバイスＡ、Ｂ、ＣにおいてＶ、が１／２
ＶＢあるいは１／３ ＶＢにできたものとして、各デバ
イスにおける静電破壊を生じないための入力保護抵抗１
２の抵抗値ＲｘＮについて考察する。この時、抵抗Ｒ６
はＲ１と同じ５０Ωと仮定する。この結果下表−２に示
すような解が得られた。
−１４〜
このように、デバイスのスク゛−リングに合わせて第４
図における電圧ｖｃを小さくすることによシ、入力保護
抵抗１２の抵抗値Ｒ□、の解を容易にみつけることがで
きる。
図における電圧ｖｃを小さくすることによシ、入力保護
抵抗１２の抵抗値Ｒ□、の解を容易にみつけることがで
きる。
上記ＣＭＯ８Ｉ Ｃにおいて、Ｒｃ＋：＝５ｏΩとして
得られる静電破壊耐圧の計算値は、ｃｏｕｔ ＝２００
ｐＦ、Ｒｏｕｔ＝０Ωでは、入力保護抵抗１２の入口（
入力パッド１）側）で４５０Ｖ、出口（内部回路１θ側
）では４２３ｖである。また、Ｃｏｕｔ ＝１００ ｐ
ｐ 、 Ｒｏｕｔ＝ １．５ ｋΩでは、入力保護抵抗
１２０入口で１２８１Ｖ、出口で１２０３Ｖという結果
となるが、実際の試験でもほぼ同じ結果が得られた。
得られる静電破壊耐圧の計算値は、ｃｏｕｔ ＝２００
ｐＦ、Ｒｏｕｔ＝０Ωでは、入力保護抵抗１２の入口（
入力パッド１）側）で４５０Ｖ、出口（内部回路１θ側
）では４２３ｖである。また、Ｃｏｕｔ ＝１００ ｐ
ｐ 、 Ｒｏｕｔ＝ １．５ ｋΩでは、入力保護抵抗
１２０入口で１２８１Ｖ、出口で１２０３Ｖという結果
となるが、実際の試験でもほぼ同じ結果が得られた。
上述したように、前記第１図のような構成によれば、静
電破壊耐圧を大幅に向上でき、微細化された半導体集積
回路であっても充分な保護が行なえる。
電破壊耐圧を大幅に向上でき、微細化された半導体集積
回路であっても充分な保護が行なえる。
なお、上記実施例では保護用のバイポーラトランジスタ
を設けたが、ＭＯＳ ）ランジスタに寄生的に形成され
るバイポーラトランジスタの動＝１６− 作を利用して保護を行なうこともできる。但しとの場合
には、入力保護用のＭＯＳ ）ランジスタのダート破壊
が問題となる。すなわち、前記第１図の構成ではバイポ
ーラトランジスタ１８のコレクタ側電位をＶ。１、入力
段ＭＯ８）ランソスタ１３のダート電位をＶ。２とした
時、 ＶＧｌ ＞ ｖ０２となる（入力段ＭＯ８）ラン
ジスタ１３のダートや配線に付随する容量や抵抗等によ
る）のに対し、ＭＯＳ ）ランジスタに寄生するバイポ
ーラトランジスタを利用する場合には、ＭＯＳ ）ラン
ジスタのダート破壊耐圧Ｖ。Ｘを考慮し、ｖｏｘ〉ｖｏ
１〉ｖａ２とする必要がある。今、寄生バイプーラトラ
ンジスタの特性が前記第１図の構成の特性と同じであっ
たとすれば、両者のＶ。、１ｖＧ２はそれぞれ等しい。
を設けたが、ＭＯＳ ）ランジスタに寄生的に形成され
るバイポーラトランジスタの動＝１６− 作を利用して保護を行なうこともできる。但しとの場合
には、入力保護用のＭＯＳ ）ランジスタのダート破壊
が問題となる。すなわち、前記第１図の構成ではバイポ
ーラトランジスタ１８のコレクタ側電位をＶ。１、入力
段ＭＯ８）ランソスタ１３のダート電位をＶ。２とした
時、 ＶＧｌ ＞ ｖ０２となる（入力段ＭＯ８）ラン
ジスタ１３のダートや配線に付随する容量や抵抗等によ
る）のに対し、ＭＯＳ ）ランジスタに寄生するバイポ
ーラトランジスタを利用する場合には、ＭＯＳ ）ラン
ジスタのダート破壊耐圧Ｖ。Ｘを考慮し、ｖｏｘ〉ｖｏ
１〉ｖａ２とする必要がある。今、寄生バイプーラトラ
ンジスタの特性が前記第１図の構成の特性と同じであっ
たとすれば、両者のＶ。、１ｖＧ２はそれぞれ等しい。
従って、寄生バイポーラトランジスタの場合にはＶ。ｘ
＞ｖｏ、〉ｖ０２としなければならないのに対し、前記
第１図の構成ではＶ。ｚ＞Ｖａｚで充分であシ、ダート
破壊耐圧■。工を低くでき、微細化に好適である。換言
すれば、保護ＭＯ８）ランゾスタに寄生するノぐイー−
ラトランジスタを用いる場合には、保！！ ＭＯＳトラ
ンジスタが破壊しないことを前提に入力保護抵抗の抵抗
値、ジャンクションブレークダウン電圧およびバイポー
ラ動作を決定しなければならないのに対し、保護用のバ
イポーラトランジスタを別に形成すれば保護回路の破壊
（ゲート破壊）は起こらないので有利である。
＞ｖｏ、〉ｖ０２としなければならないのに対し、前記
第１図の構成ではＶ。ｚ＞Ｖａｚで充分であシ、ダート
破壊耐圧■。工を低くでき、微細化に好適である。換言
すれば、保護ＭＯ８）ランゾスタに寄生するノぐイー−
ラトランジスタを用いる場合には、保！！ ＭＯＳトラ
ンジスタが破壊しないことを前提に入力保護抵抗の抵抗
値、ジャンクションブレークダウン電圧およびバイポー
ラ動作を決定しなければならないのに対し、保護用のバ
イポーラトランジスタを別に形成すれば保護回路の破壊
（ゲート破壊）は起こらないので有利である。
また、素子が微細化され、第５図に示すようにＭＯＳ
）ランジスタにＬＤＤ構造を用い、ポットキャリア効果
を抑制する場合、第６図に示すように保護用の寄生バイ
ポーラトランジスタ２７のコレクタ、エミッタにはそれ
ぞれ上記第５図におけるｎ−形不純物領域２Ｂ！、；！
ｇ、にょる抵抗２９．３０が付随し、等価抵抗Ｒ−が上
昇する。一方、前記第２図に示したように保護用トラン
ジスタにラテラル構造のバイプーラトランジスタを用い
た場合には、ｎ−形不純物領域が含まれない（フィール
ド絶縁膜のエツジ部には＋ ｎ形不純物領域の内側ＶＣｎ″″形不純物領域が含まれ
るが）ので等測的な抵抗Ｒ，は上昇しない。
）ランジスタにＬＤＤ構造を用い、ポットキャリア効果
を抑制する場合、第６図に示すように保護用の寄生バイ
ポーラトランジスタ２７のコレクタ、エミッタにはそれ
ぞれ上記第５図におけるｎ−形不純物領域２Ｂ！、；！
ｇ、にょる抵抗２９．３０が付随し、等価抵抗Ｒ−が上
昇する。一方、前記第２図に示したように保護用トラン
ジスタにラテラル構造のバイプーラトランジスタを用い
た場合には、ｎ−形不純物領域が含まれない（フィール
ド絶縁膜のエツジ部には＋ ｎ形不純物領域の内側ＶＣｎ″″形不純物領域が含まれ
るが）ので等測的な抵抗Ｒ，は上昇しない。
従って、Ｒ−）ＲＰとなり、前記第２図に示したような
構造が有利である。
構造が有利である。
さらに、保Ｉ！ＭＯＳトランジスタをＬＤＤ構造にした
場合、バイプーラ動作時に流れる電流はｎ−形不純物領
域２８％ 、２Ｂ、を通過するため、ジュール熱によ
る温度上昇が起こる。この温度上昇によりシリコンとシ
リコン酸化膜との界面やシリコンあるいはシリコン酸化
膜が熱的に破壊され、入力・ぐラド１１と接地点間にリ
ーフが生ずることがある。しかし、ラテラルバイポーラ
トランジスタを用いた場合には、内部回路１゜のＭＯＳ
）ランジスタにＬＤＤ構造を導入してもこのような熱
的破壊は生じない。
場合、バイプーラ動作時に流れる電流はｎ−形不純物領
域２８％ 、２Ｂ、を通過するため、ジュール熱によ
る温度上昇が起こる。この温度上昇によりシリコンとシ
リコン酸化膜との界面やシリコンあるいはシリコン酸化
膜が熱的に破壊され、入力・ぐラド１１と接地点間にリ
ーフが生ずることがある。しかし、ラテラルバイポーラ
トランジスタを用いた場合には、内部回路１゜のＭＯＳ
）ランジスタにＬＤＤ構造を導入してもこのような熱
的破壊は生じない。
以上説明したようにこの発明によれば、微細化された半
導体集積回路であっても充分な保護が行なえる入力保護
回路が得られる。
導体集積回路であっても充分な保護が行なえる入力保護
回路が得られる。
第１図はこの発明の一実施例に係わる入力保護回路を示
す図、第２図および第３図はそれぞれ上記第１図におけ
る保護用／？バイポーラトランジスタ断面構成図、第４
図はバイポーラトランジスタのスナップノ々ツク特性に
ついて説明するための図、第５図および第６図はそれぞ
れ寄生バイポーラトランジスタを入力保護用トランジス
タとして用いた場合とラテラルトランジスタを用いた場
合との違いを比較して説明するための図、第７図および
第８図はそれぞれ従来の入力保護回路を示す図、第９図
は上記第７図の回路に対して静電破壊試験を行なう際の
等価回路図である。 １０・・・内部回路、１１・・・入力／？ラッド１２・
・・入力保護抵抗、１３・・・入力段ＭＯ８）ランジス
タ、１８・・・バイポーラトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦−皆慮−ｇ
す図、第２図および第３図はそれぞれ上記第１図におけ
る保護用／？バイポーラトランジスタ断面構成図、第４
図はバイポーラトランジスタのスナップノ々ツク特性に
ついて説明するための図、第５図および第６図はそれぞ
れ寄生バイポーラトランジスタを入力保護用トランジス
タとして用いた場合とラテラルトランジスタを用いた場
合との違いを比較して説明するための図、第７図および
第８図はそれぞれ従来の入力保護回路を示す図、第９図
は上記第７図の回路に対して静電破壊試験を行なう際の
等価回路図である。 １０・・・内部回路、１１・・・入力／？ラッド１２・
・・入力保護抵抗、１３・・・入力段ＭＯ８）ランジス
タ、１８・・・バイポーラトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦−皆慮−ｇ
Claims (4)
- （１）ＭＩＳ形半導体装置を外部から印加された過大電
圧から保護する入力保護回路において、入力保護用のバ
イポーラトランジスタを設け、このバイポーラトランジ
スタによって保護を行なうことを特徴とする入力保護回
路。 - （２）前記バイポーラトランジスタは、素子分離により
セルフアライン形成されたラテラル構造のバイポーラト
ランジスタであることを特徴とする特許請求の範囲第１
項記載の入力保護回路。 - （３）前記入力保護回路は、抵抗値が１１５０Ω以下の
入力保護抵抗をさらに具備して成ることを特徴とする特
許請求の範囲第１項記載の入力保護回路。 - （４）前記バイポーラトランジスタのコレクタ、ベース
間のブレークダウン耐圧が１０Ｖ以上であることを特徴
とする特許請求の範囲第１項あるいは第２項いずれか一
方に記載の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210430A JPS6269678A (ja) | 1985-09-24 | 1985-09-24 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210430A JPS6269678A (ja) | 1985-09-24 | 1985-09-24 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6269678A true JPS6269678A (ja) | 1987-03-30 |
Family
ID=16589188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60210430A Pending JPS6269678A (ja) | 1985-09-24 | 1985-09-24 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269678A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0373569A (ja) * | 1989-08-14 | 1991-03-28 | Nec Corp | 半導体集積回路 |
| JPH05121670A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体入力保護装置 |
| US5471082A (en) * | 1993-12-27 | 1995-11-28 | Sharp Kabushiki Kaisha | Semiconductor device and a method for manufacturing the same |
| US5760448A (en) * | 1993-12-27 | 1998-06-02 | Sharp Kabushiki Kaisha | Semiconductor device and a method for manufacturing the same |
| US6784499B2 (en) | 2003-01-28 | 2004-08-31 | Renesas Technology Corp. | Semiconductor device serving as a protecting element |
-
1985
- 1985-09-24 JP JP60210430A patent/JPS6269678A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0373569A (ja) * | 1989-08-14 | 1991-03-28 | Nec Corp | 半導体集積回路 |
| JPH05121670A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体入力保護装置 |
| US5471082A (en) * | 1993-12-27 | 1995-11-28 | Sharp Kabushiki Kaisha | Semiconductor device and a method for manufacturing the same |
| US5760448A (en) * | 1993-12-27 | 1998-06-02 | Sharp Kabushiki Kaisha | Semiconductor device and a method for manufacturing the same |
| US5976921A (en) * | 1993-12-27 | 1999-11-02 | Sharp Kabushiki Kaisha | Method for manufacturing electrostatic discharge protection (ESD) and BiCMOS |
| US6784499B2 (en) | 2003-01-28 | 2004-08-31 | Renesas Technology Corp. | Semiconductor device serving as a protecting element |
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