JPH0945705A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0945705A JPH0945705A JP7197817A JP19781795A JPH0945705A JP H0945705 A JPH0945705 A JP H0945705A JP 7197817 A JP7197817 A JP 7197817A JP 19781795 A JP19781795 A JP 19781795A JP H0945705 A JPH0945705 A JP H0945705A
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Abstract
(57)【要約】
【目的】 制御回路付きパワーＭＯＳＦＥＴを有する半
導体装置の信頼性を向上させる。 【構成】 制御回路付きパワーＭＯＳＦＥＴを有する半
導体装置の制御回路を構成する横型ＭＯＳＦＥＴ（Ｑ
ｎ）のゲート電極７を耐湿性に優れた窒化シリコン膜８
で直接覆うことにより、ＰＳＧ膜９中の水分がゲート酸
化膜６に浸入するのを防止する。
導体装置の信頼性を向上させる。 【構成】 制御回路付きパワーＭＯＳＦＥＴを有する半
導体装置の制御回路を構成する横型ＭＯＳＦＥＴ（Ｑ
ｎ）のゲート電極７を耐湿性に優れた窒化シリコン膜８
で直接覆うことにより、ＰＳＧ膜９中の水分がゲート酸
化膜６に浸入するのを防止する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造技術に関し、特に、パワーＭＯＳＦＥＴを有する半
導体装置に適用して有効な技術に関するものである。
製造技術に関し、特に、パワーＭＯＳＦＥＴを有する半
導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴを有する半導体装置
は、高耐圧横型ＭＯＳＦＥＴや抵抗素子などで構成され
た制御部と縦型パワーＭＯＳＦＥＴとで回路を構成して
いる。制御部の高耐圧横型ＭＯＳＦＥＴは、一例として
ｎ型の半導体基板の表面部のｐ型ウエル内にソース、ド
レイン領域を構成する一対のｎ+ 型半導体領域を設け、
このソース、ドレイン領域間のウエル表面部をチャネル
領域としている。チャネル領域の上部には、ゲート酸化
膜を介して多結晶シリコンのゲート電極が形成され、ゲ
ート電極の上層にはＰＳＧ(Phospho Silicate Glass)膜
からなる層間絶縁膜が形成されている。この層間絶縁膜
上にはＡｌ配線が形成されており、層間絶縁膜に開孔さ
れた接続孔を通じて横型ＭＯＳＦＥＴのソース、ドレイ
ン領域と電気的に接続されている。
は、高耐圧横型ＭＯＳＦＥＴや抵抗素子などで構成され
た制御部と縦型パワーＭＯＳＦＥＴとで回路を構成して
いる。制御部の高耐圧横型ＭＯＳＦＥＴは、一例として
ｎ型の半導体基板の表面部のｐ型ウエル内にソース、ド
レイン領域を構成する一対のｎ+ 型半導体領域を設け、
このソース、ドレイン領域間のウエル表面部をチャネル
領域としている。チャネル領域の上部には、ゲート酸化
膜を介して多結晶シリコンのゲート電極が形成され、ゲ
ート電極の上層にはＰＳＧ(Phospho Silicate Glass)膜
からなる層間絶縁膜が形成されている。この層間絶縁膜
上にはＡｌ配線が形成されており、層間絶縁膜に開孔さ
れた接続孔を通じて横型ＭＯＳＦＥＴのソース、ドレイ
ン領域と電気的に接続されている。
【０００３】一方、縦型パワーＭＯＳＦＥＴは、ドレイ
ン領域を構成する半導体基板の表面部のｐ型チャネル領
域内にソース領域を構成するｎ+ 型半導体領域を設けて
いる。半導体基板上には、ゲート酸化膜を介して多結晶
シリコンのゲート電極が形成され、ゲート電極の上層に
はＰＳＧ膜からなる層間絶縁膜が形成されている。この
層間絶縁膜上にはＡｌのソース電極が形成されており、
層間絶縁膜に開孔された接続孔を通じて縦型ＭＯＳＦＥ
Ｔのソース領域と電気的に接続されている。縦型パワー
ＭＯＳＦＥＴは、ゲート電極にバイアス電圧を印加した
ときにチャネル領域上部にソース領域と同じ導電形の反
転層が形成され、ソース領域から半導体基板（ドレイン
領域）に沿って低抵抗な電流経路が形成されることによ
り動作する。
ン領域を構成する半導体基板の表面部のｐ型チャネル領
域内にソース領域を構成するｎ+ 型半導体領域を設けて
いる。半導体基板上には、ゲート酸化膜を介して多結晶
シリコンのゲート電極が形成され、ゲート電極の上層に
はＰＳＧ膜からなる層間絶縁膜が形成されている。この
層間絶縁膜上にはＡｌのソース電極が形成されており、
層間絶縁膜に開孔された接続孔を通じて縦型ＭＯＳＦＥ
Ｔのソース領域と電気的に接続されている。縦型パワー
ＭＯＳＦＥＴは、ゲート電極にバイアス電圧を印加した
ときにチャネル領域上部にソース領域と同じ導電形の反
転層が形成され、ソース領域から半導体基板（ドレイン
領域）に沿って低抵抗な電流経路が形成されることによ
り動作する。
【０００４】上記制御回路と縦型パワーＭＯＳＦＥＴが
形成された半導体基板の表面は、プラズマＣＶＤ法で形
成した窒化シリコン膜からなる保護膜で覆われている。
プラズマＣＶＤ法で形成した窒化シリコン膜は、膜が緻
密で硬質であることから、回路に水分や異物が浸入する
のを有効に防止することができる。
形成された半導体基板の表面は、プラズマＣＶＤ法で形
成した窒化シリコン膜からなる保護膜で覆われている。
プラズマＣＶＤ法で形成した窒化シリコン膜は、膜が緻
密で硬質であることから、回路に水分や異物が浸入する
のを有効に防止することができる。
【０００５】
【発明が解決しようとする課題】本発明者は、前記制御
回路付きパワーＭＯＳＦＥＴを形成した半導体チップを
用いて、信頼度試験の一種である高温ゲートバイアス試
験を行った結果、制御回路を構成している横型ＭＯＳＦ
ＥＴのしきい値電圧が大きく変動することを見出した。
そして、本発明者は、このしきい値電圧の変動の原因が
層間絶縁膜中の水分にあることを突き止めた。
回路付きパワーＭＯＳＦＥＴを形成した半導体チップを
用いて、信頼度試験の一種である高温ゲートバイアス試
験を行った結果、制御回路を構成している横型ＭＯＳＦ
ＥＴのしきい値電圧が大きく変動することを見出した。
そして、本発明者は、このしきい値電圧の変動の原因が
層間絶縁膜中の水分にあることを突き止めた。
【０００６】前述したように、制御回路付きパワーＭＯ
ＳＦＥＴの保護膜には、耐湿性に優れたプラズマ−窒化
シリコン膜が用いられているので、チップ外部からの水
分の侵入はこの窒化シリコン膜で防止することができ
る。しかし、層間絶縁膜として用いられるＰＳＧ膜は、
製造途中の洗浄工程などで水分が吸収されるため、この
水分がＭＯＳＦＥＴのゲート酸化膜中に侵入し、温度ス
トレスおよび電気的ストレスによってしきい値電圧を変
動させる。
ＳＦＥＴの保護膜には、耐湿性に優れたプラズマ−窒化
シリコン膜が用いられているので、チップ外部からの水
分の侵入はこの窒化シリコン膜で防止することができ
る。しかし、層間絶縁膜として用いられるＰＳＧ膜は、
製造途中の洗浄工程などで水分が吸収されるため、この
水分がＭＯＳＦＥＴのゲート酸化膜中に侵入し、温度ス
トレスおよび電気的ストレスによってしきい値電圧を変
動させる。
【０００７】一方、パワーＭＯＳＦＥＴにおいても、層
間絶縁膜中の水分がゲート酸化膜中に侵入すると、しき
い値電圧、オン抵抗などの特性が変動する。特に、低電
圧駆動化、すなわちしきい値電圧を低くする目的でフラ
ットバンド電圧が低いｐ型多結晶シリコン（ホウ素をド
ープした多結晶シリコン膜）でゲート電極を構成してい
るｐチャネル型のパワーＭＯＳＦＥＴの場合は、ゲート
酸化膜にホウ素が多く含まれるため、ここに前述した水
分が侵入すると、しきい値電圧、オン抵抗などの特性の
変動がより加速化される。
間絶縁膜中の水分がゲート酸化膜中に侵入すると、しき
い値電圧、オン抵抗などの特性が変動する。特に、低電
圧駆動化、すなわちしきい値電圧を低くする目的でフラ
ットバンド電圧が低いｐ型多結晶シリコン（ホウ素をド
ープした多結晶シリコン膜）でゲート電極を構成してい
るｐチャネル型のパワーＭＯＳＦＥＴの場合は、ゲート
酸化膜にホウ素が多く含まれるため、ここに前述した水
分が侵入すると、しきい値電圧、オン抵抗などの特性の
変動がより加速化される。
【０００８】本発明の目的は、制御回路付きパワーＭＯ
ＳＦＥＴを有する半導体装置の信頼性を向上させること
のできる技術を提供することにある。
ＳＦＥＴを有する半導体装置の信頼性を向上させること
のできる技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】本発明の半導体装置は、第１導電型の半導
体基板の表面部の第２導電型のウエル内に設けられた第
１導電型のソース領域およびドレイン領域と、前記ウエ
ル上にゲート酸化膜を介して設けられたゲート電極とを
有する横型ＭＯＳＦＥＴを備え、前記横型ＭＯＳＦＥＴ
のゲート電極を窒化シリコン膜で直接覆ったものであ
る。
体基板の表面部の第２導電型のウエル内に設けられた第
１導電型のソース領域およびドレイン領域と、前記ウエ
ル上にゲート酸化膜を介して設けられたゲート電極とを
有する横型ＭＯＳＦＥＴを備え、前記横型ＭＯＳＦＥＴ
のゲート電極を窒化シリコン膜で直接覆ったものであ
る。
【００１２】本発明の半導体装置は、第１導電型の半導
体基板の表面部に設けられた第２導電型のチャネル領域
と、前記チャネル領域内に設けられたソース領域と、前
記半導体基板上にゲート酸化膜を介して設けられたゲー
ト電極とを有する縦型パワーＭＯＳＦＥＴを備え、前記
縦型パワーＭＯＳＦＥＴのゲート電極を窒化シリコン膜
で直接覆ったものである。
体基板の表面部に設けられた第２導電型のチャネル領域
と、前記チャネル領域内に設けられたソース領域と、前
記半導体基板上にゲート酸化膜を介して設けられたゲー
ト電極とを有する縦型パワーＭＯＳＦＥＴを備え、前記
縦型パワーＭＯＳＦＥＴのゲート電極を窒化シリコン膜
で直接覆ったものである。
【００１３】
【作用】上記した手段によれば、ＭＯＳＦＥＴのゲート
電極を窒化シリコン膜で直接覆うことにより、ゲート電
極の上層の層間絶縁膜中に含まれる水分がＭＯＳＦＥＴ
のゲート酸化膜に浸入するのを防止できるので、温度ス
トレスや電気ストレスなどによるＭＯＳＦＥＴのしきい
値電圧の変動を防止することが可能となる。
電極を窒化シリコン膜で直接覆うことにより、ゲート電
極の上層の層間絶縁膜中に含まれる水分がＭＯＳＦＥＴ
のゲート酸化膜に浸入するのを防止できるので、温度ス
トレスや電気ストレスなどによるＭＯＳＦＥＴのしきい
値電圧の変動を防止することが可能となる。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１５】（実施例１）図１は、本発明の一実施例で
ある制御回路付きパワーＭＯＳＦＥＴを有する半導体装
置の制御回路を示している。
ある制御回路付きパワーＭＯＳＦＥＴを有する半導体装
置の制御回路を示している。
【００１６】図示のように、この制御回路は、フリップ
フロップを用いたラッチ回路、温度感知回路およびゲー
ト遮断用ＭＯＳＦＥＴ（Ｍ7)で構成されている。ラッチ
回路を構成するＭＯＳＦＥＴ（Ｍ2 〜Ｍ4)は、ｎチャネ
ル型の高耐圧横型ＭＯＳＦＥＴで構成され、パワーＭＯ
ＳＦＥＴはｐチャネル型の縦型ＭＯＳＦＥＴで構成され
ている。
フロップを用いたラッチ回路、温度感知回路およびゲー
ト遮断用ＭＯＳＦＥＴ（Ｍ7)で構成されている。ラッチ
回路を構成するＭＯＳＦＥＴ（Ｍ2 〜Ｍ4)は、ｎチャネ
ル型の高耐圧横型ＭＯＳＦＥＴで構成され、パワーＭＯ
ＳＦＥＴはｐチャネル型の縦型ＭＯＳＦＥＴで構成され
ている。
【００１７】上記制御回路を構成する横型ＭＯＳＦＥＴ
のゲート酸化膜中に水分が侵入すると、温度ストレスお
よび電気的ストレスによってしきい値電圧が変動し、そ
の結果、制御部のラッチ回路においてラッチが反転し、
室温で遮断状態となるために動作不良を引き起こす。ま
た、パワーＭＯＳＦＥＴを構成する縦型ＭＯＳＦＥＴの
ゲート酸化膜中に水分が侵入すると、しきい値電圧、オ
ン抵抗などの特性が変動する。そこで本実施例では、横
型ＭＯＳＦＥＴ、縦型ＭＯＳＦＥＴをそれぞれ次のよう
に構成する。
のゲート酸化膜中に水分が侵入すると、温度ストレスお
よび電気的ストレスによってしきい値電圧が変動し、そ
の結果、制御部のラッチ回路においてラッチが反転し、
室温で遮断状態となるために動作不良を引き起こす。ま
た、パワーＭＯＳＦＥＴを構成する縦型ＭＯＳＦＥＴの
ゲート酸化膜中に水分が侵入すると、しきい値電圧、オ
ン抵抗などの特性が変動する。そこで本実施例では、横
型ＭＯＳＦＥＴ、縦型ＭＯＳＦＥＴをそれぞれ次のよう
に構成する。
【００１８】図２は、上記制御回路のラッチ回路を構成
している横型ＭＯＳＦＥＴの構成を示す半導体基板の断
面図である。
している横型ＭＯＳＦＥＴの構成を示す半導体基板の断
面図である。
【００１９】半導体基板１は、ｎ+ 型の単結晶シリコン
からなり、その上部にはｎ- 型の単結晶シリコンからな
るエピタキシャル層２が形成されている。横型ＭＯＳＦ
ＥＴ（Ｑｎ）は、このエピタキシャル層２内に形成され
たｐ型ウエル３の主面に形成されている。
からなり、その上部にはｎ- 型の単結晶シリコンからな
るエピタキシャル層２が形成されている。横型ＭＯＳＦ
ＥＴ（Ｑｎ）は、このエピタキシャル層２内に形成され
たｐ型ウエル３の主面に形成されている。
【００２０】ｐ型ウエル３の表面部には、横型ＭＯＳＦ
ＥＴ（Ｑｎ）のソース領域を構成するｎ+ 型半導体領域
４と、ドレイン領域を構成するｎ+ 型半導体領域５とが
設けられており、このソース、ドレイン領域間のウエル
表面部がチャネル領域を構成している。ｎ+ 型半導体領
域４、５は、ｐ型ウエル３の表面部にリン（Ｐ）または
ヒ素（Ａｓ）などのｎ型不純物をイオン注入して形成す
る。
ＥＴ（Ｑｎ）のソース領域を構成するｎ+ 型半導体領域
４と、ドレイン領域を構成するｎ+ 型半導体領域５とが
設けられており、このソース、ドレイン領域間のウエル
表面部がチャネル領域を構成している。ｎ+ 型半導体領
域４、５は、ｐ型ウエル３の表面部にリン（Ｐ）または
ヒ素（Ａｓ）などのｎ型不純物をイオン注入して形成す
る。
【００２１】チャネル領域の上部には、酸化シリコン膜
からなるゲート酸化膜６を介して多結晶シリコン膜から
なるゲート電極７が形成されている。このゲート電極７
の上部には、ＣＶＤ法で堆積した窒化シリコン膜８とＰ
ＳＧ膜９とからなる層間絶縁膜が形成されている。この
窒化シリコン膜８は、ＰＳＧ膜９中の水分がゲート酸化
膜６に達するのを防止するためのシールド層を構成する
ものであり、ゲート電極７の上面および側面を直接覆っ
ている。窒化シリコン膜８の膜厚は５００〜１５００Å
程度あればよいが、ゲート酸化膜６の吸湿を有効に防止
するため、１４００Å以上とすることが好ましい。ま
た、ＰＳＧ膜９の膜厚は、４５００Å程度である。
からなるゲート酸化膜６を介して多結晶シリコン膜から
なるゲート電極７が形成されている。このゲート電極７
の上部には、ＣＶＤ法で堆積した窒化シリコン膜８とＰ
ＳＧ膜９とからなる層間絶縁膜が形成されている。この
窒化シリコン膜８は、ＰＳＧ膜９中の水分がゲート酸化
膜６に達するのを防止するためのシールド層を構成する
ものであり、ゲート電極７の上面および側面を直接覆っ
ている。窒化シリコン膜８の膜厚は５００〜１５００Å
程度あればよいが、ゲート酸化膜６の吸湿を有効に防止
するため、１４００Å以上とすることが好ましい。ま
た、ＰＳＧ膜９の膜厚は、４５００Å程度である。
【００２２】上記層間絶縁膜上にはＡｌ配線１０、１１
が形成されている。Ａｌ配線１０は、層間絶縁膜に開孔
された接続孔１２を通じて横型ＭＯＳＦＥＴ（Ｑｎ）の
ソース領域（ｎ+ 型半導体領域４）に接続され、Ａｌ配
線１１は、同じく層間絶縁膜に開孔された接続孔１３を
通じて横型ＭＯＳＦＥＴ（Ｑｎ）のドレイン領域（ｎ+
型半導体領域５）に接続されている。
が形成されている。Ａｌ配線１０は、層間絶縁膜に開孔
された接続孔１２を通じて横型ＭＯＳＦＥＴ（Ｑｎ）の
ソース領域（ｎ+ 型半導体領域４）に接続され、Ａｌ配
線１１は、同じく層間絶縁膜に開孔された接続孔１３を
通じて横型ＭＯＳＦＥＴ（Ｑｎ）のドレイン領域（ｎ+
型半導体領域５）に接続されている。
【００２３】Ａｌ配線１０、１１の上部には、半導体基
板１の表面を覆う保護膜１４が形成されている。この保
護膜１４は、ＣＶＤ法で堆積した窒化シリコン膜で構成
されている。プラズマ−窒化シリコン膜は耐湿性に優れ
ているので、チップ外部からの水分の侵入を有効に防止
することができる。
板１の表面を覆う保護膜１４が形成されている。この保
護膜１４は、ＣＶＤ法で堆積した窒化シリコン膜で構成
されている。プラズマ−窒化シリコン膜は耐湿性に優れ
ているので、チップ外部からの水分の侵入を有効に防止
することができる。
【００２４】一方、図３は、縦型ＭＯＳＦＥＴ（Ｑｐ）
の構成を示す半導体基板の断面図である。
の構成を示す半導体基板の断面図である。
【００２５】この縦型ＭＯＳＦＥＴ（Ｑｐ）は、ｐ型ゲ
ートを使ったＤＳＡ(Diffusion Self Alignment)構造の
ｐチャネル型パワーＭＯＳＦＥＴであり、半導体基板１
上に形成されたエピタキシャル層２の主面に形成されて
いる。半導体基板１は、この縦型ＭＯＳＦＥＴ（Ｑｐ）
のドレイン領域として機能する。
ートを使ったＤＳＡ(Diffusion Self Alignment)構造の
ｐチャネル型パワーＭＯＳＦＥＴであり、半導体基板１
上に形成されたエピタキシャル層２の主面に形成されて
いる。半導体基板１は、この縦型ＭＯＳＦＥＴ（Ｑｐ）
のドレイン領域として機能する。
【００２６】エピタキシャル層２の表面部には、縦型Ｍ
ＯＳＦＥＴ（Ｑｐ）のチャネル領域を構成するｐ型半導
体領域１５が形成されている。ｐ型半導体領域１５の端
部は、縦型ＭＯＳＦＥＴ（Ｑｐ）のゲート電極１６の端
部下方まで入り込んでおり、このゲート電極１６の下方
におけるｐ型半導体領域１５の端部に動作チャネルが形
成されるようになっている。ｐ型半導体領域１５は、エ
ピタキシャル層２の表面部にｐ型不純物（ホウ素）をイ
オン注入して形成する。
ＯＳＦＥＴ（Ｑｐ）のチャネル領域を構成するｐ型半導
体領域１５が形成されている。ｐ型半導体領域１５の端
部は、縦型ＭＯＳＦＥＴ（Ｑｐ）のゲート電極１６の端
部下方まで入り込んでおり、このゲート電極１６の下方
におけるｐ型半導体領域１５の端部に動作チャネルが形
成されるようになっている。ｐ型半導体領域１５は、エ
ピタキシャル層２の表面部にｐ型不純物（ホウ素）をイ
オン注入して形成する。
【００２７】ｐ型半導体領域１５の上部には、ソース領
域を構成するｐ+ 型半導体領域１７が形成されている。
ｐ+ 型半導体領域１７の一端もゲート電極１６の下方に
入り込んでいるが、その長さは上記したｐ型半導体領域
１５の端部よりも短い。ｐ+型半導体領域１７は、エピ
タキシャル層２の表面部にｐ型不純物（ホウ素）をイオ
ン注入して形成する。
域を構成するｐ+ 型半導体領域１７が形成されている。
ｐ+ 型半導体領域１７の一端もゲート電極１６の下方に
入り込んでいるが、その長さは上記したｐ型半導体領域
１５の端部よりも短い。ｐ+型半導体領域１７は、エピ
タキシャル層２の表面部にｐ型不純物（ホウ素）をイオ
ン注入して形成する。
【００２８】ソース領域、チャネル領域の上部には、酸
化シリコン膜からなるゲート酸化膜６を介して多結晶シ
リコン膜からなるゲート電極１６が形成されている。こ
の多結晶シリコン膜にはｐ型不純物（ホウ素）がドープ
されている。
化シリコン膜からなるゲート酸化膜６を介して多結晶シ
リコン膜からなるゲート電極１６が形成されている。こ
の多結晶シリコン膜にはｐ型不純物（ホウ素）がドープ
されている。
【００２９】ゲート電極１６の上部には、ＣＶＤ法で堆
積した窒化シリコン膜８とＰＳＧ膜９とからなる層間絶
縁膜が形成されている。この窒化シリコン膜８は、ＰＳ
Ｇ膜９中の水分がゲート酸化膜６に達するのを防止する
ためのシールド層を構成するものであり、ゲート電極１
６の上面および側面を直接覆っている。
積した窒化シリコン膜８とＰＳＧ膜９とからなる層間絶
縁膜が形成されている。この窒化シリコン膜８は、ＰＳ
Ｇ膜９中の水分がゲート酸化膜６に達するのを防止する
ためのシールド層を構成するものであり、ゲート電極１
６の上面および側面を直接覆っている。
【００３０】上記層間絶縁膜上にはＡｌのソース電極１
８が形成されている。ソース電極１８は、層間絶縁膜に
開孔された接続孔１９を通じて縦型ＭＯＳＦＥＴ（Ｑ
ｐ）のソース領域（ｐ型半導体領域１５）に接続されて
いる。ソース電極１８の上部には、半導体基板１の表面
を覆う保護膜１４が形成されている。この保護膜１４
は、ＣＶＤ法で堆積した窒化シリコン膜で構成されてい
る。プラズマ−窒化シリコン膜は耐湿性に優れているの
で、チップ外部からの水分の侵入を有効に防止すること
ができる。
８が形成されている。ソース電極１８は、層間絶縁膜に
開孔された接続孔１９を通じて縦型ＭＯＳＦＥＴ（Ｑ
ｐ）のソース領域（ｐ型半導体領域１５）に接続されて
いる。ソース電極１８の上部には、半導体基板１の表面
を覆う保護膜１４が形成されている。この保護膜１４
は、ＣＶＤ法で堆積した窒化シリコン膜で構成されてい
る。プラズマ−窒化シリコン膜は耐湿性に優れているの
で、チップ外部からの水分の侵入を有効に防止すること
ができる。
【００３１】このように、本実施例では、横型ＭＯＳＦ
ＥＴ（Ｑｎ）のゲート電極７、縦型ＭＯＳＦＥＴ（Ｑ
ｐ）のゲート電極１６のそれぞれの上面および側面を耐
湿性に優れた窒化シリコン膜８で直接覆うことにより、
ＰＳＧ膜９中の水分がゲート酸化膜６に浸入するのを防
止している。
ＥＴ（Ｑｎ）のゲート電極７、縦型ＭＯＳＦＥＴ（Ｑ
ｐ）のゲート電極１６のそれぞれの上面および側面を耐
湿性に優れた窒化シリコン膜８で直接覆うことにより、
ＰＳＧ膜９中の水分がゲート酸化膜６に浸入するのを防
止している。
【００３２】これにより、温度ストレスや電気ストレス
などによる横型ＭＯＳＦＥＴ（Ｑｎ）のしきい値電圧の
変動を防止することができ、また、縦型ＭＯＳＦＥＴ
（Ｑｐ）のしきい値電圧やオン抵抗の変動を防止するこ
とができるので、制御回路付きパワーＭＯＳＦＥＴを有
する半導体装置の信頼性を向上させることができる。
などによる横型ＭＯＳＦＥＴ（Ｑｎ）のしきい値電圧の
変動を防止することができ、また、縦型ＭＯＳＦＥＴ
（Ｑｐ）のしきい値電圧やオン抵抗の変動を防止するこ
とができるので、制御回路付きパワーＭＯＳＦＥＴを有
する半導体装置の信頼性を向上させることができる。
【００３３】図４は、高温ゲートバイアス試験を行った
ときの横型ＭＯＳＦＥＴのしきい値電圧の変動量を測定
した結果を示すグラフである。図示のように、ゲート電
極を覆う層間絶縁膜を窒化シリコン膜（下層）とＰＳＧ
膜（上層）の二層で構成した本発明によれば、層間絶縁
膜をＰＳＧ膜のみで構成した従来技術に比べて、しきい
値電圧の変動量を大幅に抑制することができた。
ときの横型ＭＯＳＦＥＴのしきい値電圧の変動量を測定
した結果を示すグラフである。図示のように、ゲート電
極を覆う層間絶縁膜を窒化シリコン膜（下層）とＰＳＧ
膜（上層）の二層で構成した本発明によれば、層間絶縁
膜をＰＳＧ膜のみで構成した従来技術に比べて、しきい
値電圧の変動量を大幅に抑制することができた。
【００３４】（実施例２）本実施例は、パワーＭＯＳＦ
ＥＴをトレンチ構造の縦型ＭＯＳＦＥＴで構成した例で
ある。
ＥＴをトレンチ構造の縦型ＭＯＳＦＥＴで構成した例で
ある。
【００３５】図５に示すように、この縦型ＭＯＳＦＥＴ
（Ｑｐ）は、半導体基板１に形成した溝（トレンチ）２
０の内壁および底部に酸化シリコンのゲート酸化膜２１
を形成し、その内側に多結晶シリコン膜からなるゲート
電極２２が形成されている。この多結晶シリコン膜には
ｐ型不純物（ホウ素）がドープされている。
（Ｑｐ）は、半導体基板１に形成した溝（トレンチ）２
０の内壁および底部に酸化シリコンのゲート酸化膜２１
を形成し、その内側に多結晶シリコン膜からなるゲート
電極２２が形成されている。この多結晶シリコン膜には
ｐ型不純物（ホウ素）がドープされている。
【００３６】ゲート電極２２とＡｌのソース電極２３と
を絶縁する層間絶縁膜は、窒化シリコン膜２４とＰＳＧ
膜２５の二層で構成されている。この窒化シリコン膜２
４は、ＰＳＧ膜２５中の水分がゲート酸化膜２１に達す
るのを防止するためのシールド層を構成するものであ
り、ゲート電極２２の上面を直接覆っている。
を絶縁する層間絶縁膜は、窒化シリコン膜２４とＰＳＧ
膜２５の二層で構成されている。この窒化シリコン膜２
４は、ＰＳＧ膜２５中の水分がゲート酸化膜２１に達す
るのを防止するためのシールド層を構成するものであ
り、ゲート電極２２の上面を直接覆っている。
【００３７】本実施例によれば、温度ストレスや電気ス
トレスなどによる縦型ＭＯＳＦＥＴ（Ｑｐ）のしきい値
電圧やオン抵抗の変動を防止することができるので、前
記実施例１と同様に、制御回路付きパワーＭＯＳＦＥＴ
を有する半導体装置の信頼性を向上させることができ
る。
トレスなどによる縦型ＭＯＳＦＥＴ（Ｑｐ）のしきい値
電圧やオン抵抗の変動を防止することができるので、前
記実施例１と同様に、制御回路付きパワーＭＯＳＦＥＴ
を有する半導体装置の信頼性を向上させることができ
る。
【００３８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００３９】前記実施例では、ゲート電極の上面を窒化
シリコン膜で直接覆ったが、窒化シリコン膜に代えてオ
キシナイトライド膜で直接覆ってもよい。
シリコン膜で直接覆ったが、窒化シリコン膜に代えてオ
キシナイトライド膜で直接覆ってもよい。
【００４０】前記実施例では、制御回路付きパワーＭＯ
ＳＦＥＴをｐチャネル型の縦型ＭＯＳＦＥＴで構成した
場合について説明したが、これに限定されるものではな
く、制御回路付きパワーＭＯＳＦＥＴをｎチャネル型の
縦型ＭＯＳＦＥＴで構成した半導体装置や、制御回路付
きＩＧＢＴを有する半導体装置などに広く適用可能であ
る。
ＳＦＥＴをｐチャネル型の縦型ＭＯＳＦＥＴで構成した
場合について説明したが、これに限定されるものではな
く、制御回路付きパワーＭＯＳＦＥＴをｎチャネル型の
縦型ＭＯＳＦＥＴで構成した半導体装置や、制御回路付
きＩＧＢＴを有する半導体装置などに広く適用可能であ
る。
【００４１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４２】本発明によれば、層間絶縁膜中の水分がＭ
ＯＳＦＥＴのゲート酸化膜に浸入するのを防止できるの
で、温度ストレスや電気ストレスなどによるＭＯＳＦＥ
Ｔのしきい値電圧やオン抵抗の変動を防止することがで
き、制御回路付きパワーＭＯＳＦＥＴを有する半導体装
置の信頼性を向上させることができる。
ＯＳＦＥＴのゲート酸化膜に浸入するのを防止できるの
で、温度ストレスや電気ストレスなどによるＭＯＳＦＥ
Ｔのしきい値電圧やオン抵抗の変動を防止することがで
き、制御回路付きパワーＭＯＳＦＥＴを有する半導体装
置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である制御回路付きパワーＭ
ＯＳＦＥＴを有する半導体装置の要部を示す回路図であ
る。
ＯＳＦＥＴを有する半導体装置の要部を示す回路図であ
る。
【図２】本発明の一実施例である制御回路付きパワーＭ
ＯＳＦＥＴを有する半導体装置の横型ＭＯＳＦＥＴを示
す半導体基板の断面図である。
ＯＳＦＥＴを有する半導体装置の横型ＭＯＳＦＥＴを示
す半導体基板の断面図である。
【図３】本発明の一実施例である制御回路付きパワーＭ
ＯＳＦＥＴを有する半導体装置の縦型ＭＯＳＦＥＴを示
す半導体基板の断面図である。
ＯＳＦＥＴを有する半導体装置の縦型ＭＯＳＦＥＴを示
す半導体基板の断面図である。
【図４】高温ゲートバイアス試験による横型ＭＯＳＦＥ
Ｔのしきい値電圧の変動量を示すグラフである。
Ｔのしきい値電圧の変動量を示すグラフである。
【図５】本発明の他の実施例である制御回路付きパワー
ＭＯＳＦＥＴを有する半導体装置の縦型ＭＯＳＦＥＴを
示す半導体基板の断面図である。
ＭＯＳＦＥＴを有する半導体装置の縦型ＭＯＳＦＥＴを
示す半導体基板の断面図である。
１ 半導体基板 ２ エピタキシャル層 ３ ｐ型ウエル ４ ｎ+ 型半導体領域（ソース、ドレイン領域） ５ ｎ+ 型半導体領域（ソース、ドレイン領域） ６ ゲート酸化膜 ７ ゲート電極 ８ 窒化シリコン膜 ９ ＰＳＧ膜 １０ Ａｌ配線 １１ Ａｌ配線 １２ 接続孔 １３ 接続孔 １４ 保護膜 １５ ｐ型半導体領域 １６ ゲート電極 １７ ｐ+ 型半導体領域 １８ ソース電極 １９ 接続孔 ２０ 溝（トレンチ） ２１ ゲート酸化膜 ２２ ゲート電極 ２３ ソース電極 ２４ 窒化シリコン膜 ２５ ＰＳＧ膜
Claims (6)
- 【請求項１】 第１導電型の半導体基板の表面部の第２
導電型のウエル内に設けられた第１導電型のソース領域
およびドレイン領域と、前記ウエル上にゲート酸化膜を
介して設けられたゲート電極とを有する横型ＭＯＳＦＥ
Ｔを備えた半導体装置であって、前記横型ＭＯＳＦＥＴ
のゲート電極を窒化シリコン膜で直接覆ったことを特徴
とする半導体装置。 - 【請求項２】 第１導電型の半導体基板の表面部に設け
られた第２導電型のチャネル領域と、前記チャネル領域
内に設けられたソース領域と、前記半導体基板上にゲー
ト酸化膜を介して設けられたゲート電極とを有する縦型
パワーＭＯＳＦＥＴを備えた半導体装置であって、前記
縦型パワーＭＯＳＦＥＴのゲート電極を窒化シリコン膜
で直接覆ったことを特徴とする半導体装置。 - 【請求項３】 請求項１または２記載の半導体装置であ
って、前記窒化シリコン膜の膜厚は、５００〜１５００
Åであることを特徴とする半導体装置。 - 【請求項４】 請求項１または２記載の半導体装置であ
って、前記窒化シリコン膜の膜厚は、１４００Å程度で
あることを特徴とする半導体装置。 - 【請求項５】 請求項１〜４のいずれか１項に記載の半
導体装置であって、前記窒化シリコン膜の上部にＰＳＧ
膜が形成されていることを特徴とする半導体装置。 - 【請求項６】 請求項１〜５のいずれか１項に記載の半
導体装置であって、前記半導体基板の最上層にプラズマ
ＣＶＤ法で堆積した窒化シリコン膜からなる保護膜が形
成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19781795A JP3532312B2 (ja) | 1995-08-02 | 1995-08-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19781795A JP3532312B2 (ja) | 1995-08-02 | 1995-08-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945705A true JPH0945705A (ja) | 1997-02-14 |
| JP3532312B2 JP3532312B2 (ja) | 2004-05-31 |
Family
ID=16380840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19781795A Expired - Fee Related JP3532312B2 (ja) | 1995-08-02 | 1995-08-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3532312B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008514019A (ja) * | 2004-09-21 | 2008-05-01 | フリースケール セミコンダクター インコーポレイテッド | 半導体デバイス及び同デバイスを形成する方法 |
| WO2016181903A1 (ja) * | 2015-05-14 | 2016-11-17 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
-
1995
- 1995-08-02 JP JP19781795A patent/JP3532312B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2016181903A1 (ja) * | 2015-05-14 | 2016-11-17 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
| JPWO2016181903A1 (ja) * | 2015-05-14 | 2017-08-10 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3532312B2 (ja) | 2004-05-31 |
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