KR0133495B1 - 반도체 장치 - Google Patents

반도체 장치

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KR0133495B1 KR1019930021906A KR930021906A KR0133495B1 KR 0133495 B1 KR0133495 B1 KR 0133495B1 KR 1019930021906 A KR1019930021906 A KR 1019930021906A KR 930021906 A KR930021906 A KR 930021906A KR 0133495 B1 KR0133495 B1 KR 0133495B1
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사또시 야나기야
노브르 마쯔다
스니찌 히라끼
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사또 후미오
가부시끼가이샤 도시바
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Abstract

본 발명은 목적은 MOSFET의 트렌치의 내벽 면의 게이트 절연막으로서 복합 게이트막을 채용하는 경우에, 게이트 인가 전계에 의해 임계 전압의 변동이 발생되지 않고, 신뢰성이 증가하고, 특성면에서 안정한 양질의 종형 MOSFET를 실현하는 것이다.
반도체 장치에 내장된 종형 MOSFET의 단면이 대략 U자 형상인 홈의 내벽면 절연막으로서 적어도 산화막 및 절화막의 적층된 복합 게이트막이 채용되어 상기 홈의 상기 코너부에서의 복합 게이트막의 파괴 전계 강도가 2.5MV/cm-5.0MV/cm의 범위가 되도록 상기 복합 게이트막의 산화막의 환산막 두께 및 상기 홈 상부 코너부의 곡률 변경이 설정되어 있는 것을 특징으로 한다.

Description

반도체 장치
제1도는 본 발명의 제1실시예에 따른 종형 MOFET의 일부의 영역에 있어서의 트렌치의 평면 패턴을 도시하는 도면.
제2도는 제1도의 중의 B-B선에 따른 단면의 일부를 도시하는 단면도.
제3도는 제2도의 트렌치 상부 코너부(A)를 확대 도시하는 단면도.
제4도는 본 발명의 평가용 디바이스로서 형성된 트렌치 구조의 캐패시터를 도시하는 단면도.
제5도는 제4도의 트렌치 구조의 캐패시터의 게이트막의 누설 특성을 도시하는 도면.
제6도는 제4도의 트렌치 구조의 캐패시터의 DC 바이어스 인가 시간과 플랫밴드 전압(VFB)의 변동과의 관계를 도시하는 특성도.
제7도는 제3도의 트렌치 상부 코너부(A)의 다른 예를 도기하는 단면도.
제8도는 종래의 종형 MOSFET에서 트렌치 부분을 도시하는 단면도.
제9도는 제8도 중의 트렌치 상부 코너부의 곡률 반경(a)가 상이한 경우에 대해서 트렌치 캐패시터 파괴전계 강도의 게이트 산화막 두께 의존성의 계산 결과를 도시하는 도면.
제10도는 본 발명과 대비하기 위한 평가용 디바이스로서 형서된 평면 게이트 구조의 캐패시터를 도시하는 단면도.
제11도는 제10도의 평면 게이트 구조의 캐패시터의 게이트막의 누설 특성을 도시하는 도면.
제12도는 제10도의 평면 게이트 구조의 캐패시터의 DC 바이어스 인가 시간과 플랫 밴드 전압(VFB)의 변도과의 관계를 도시하는 특성도.
* 도면의 주요부분에 대한 부호의 설명
10, 100 : 반도체 기판 11 : 제1반도체 층(에피택셜 층)
2 : 제2반도체 층(채널 영역 형성 층) 13 : 제3반도체 층(소스 영역)
14, 103 : 트렌치 15, 102 : 복합 게이트막
17 : 층간 절연막 18 : 게이트 배선
본 발명은 절연 게이트형 전게 효과 트랜지스터(이하, MOSFET라 칭함) 단일체로 이루어진 개별 반도체 장치 또는 MOSFET를 내장한 MOS 집적 회로등의 반도체 장치에 관한 것으로, 특히 단면이 U자 형상인 홈(트렌치) 구조를 갖는 종형 MOSFET의 구조에 관한 것이다.
MOSFET는 미세 가공 기술의 진보에 의해 낮은 온(on) 저항화의 움직임이 급속하게 진전되고 있다. 특히, 저내압 클라스의 MOSFET는 낮은 온 저항화의 영향이 현저하고, 현재의 포토레지스터 상의 제약 때문에 단위 셀의 사이즈 축소에 한계를 보이고 있는 평면 구조의 확산 자기 정합형을 더욱더 일보 전진시켜, 셀 사이즈를 보다 소형화할 수 있는 트랜치(홈) 구조를 갖는 종형 MOSFET의 개발이 전진되고 있다.
제8도는 종래의 N 채널 종형 MOSFET에서의 트렌치 부분의 단면 구조를 도시하고 있다.
여기에서, 참조 번호(10)은 N+반도체 기판, 참조 번호(11)은 에피텍셜 층, 참조 번호(12)는 P형 채널 영역 형성 층, 참조 번호(13)은 N+형 소스 영역, 참조 번호(14)는 소스 영역(13)의 표면에서 채널 영역 형성층(12)의 일부를 관통해서 에피택셜 층(11)에 도달하도록 설치된 단면이 U자 형상인 트렌치이다.
참조 번호(15)는 트렌치(14)의 내벽 면에 형성된 게이트 절연막, 참조 번호(16)은 이 게이트 절연막(15)상에서 트렌치(14)를 매립하여 설치된 폴리 실리콘 게이트 전극이다.
상기와 같은 종형 MOSFET는 트랜치(14)내에 게이트 전극(16)을 매립하는 구조를 갖기 때문에, 셀 사이즈를 작게 할 수 있고, 온 저항을 몹시 작게 할 수 있다.
여기에서, 상기 N채널 종형 MOSFET의 동작 원리를 설명하고자 한다. 소스 영역(13)을 접지하고, 반도체 기판(10)(드레인 영역) 및 게이트 전극(16)에 정(正)의 전압을 인가한다. 이와같은 순 바이어스시에, 게이트 전압을 상승시키면, 채널 영역 형성층(12) 중의 게이트 전극(16)에 대향하는 트렌치 측면 영역(채널부)가 N형으로 반전해서 반전 층(채널 영역)으로 되고, 소스 영역(13)으로부터 반전 층 바로 아래의 드레인영역[에피텍셜 층(11) 및 반도체 기판(10)]에 전자가 흐른다.
실제로 상기와 같은 종형 MOSFET 구조 상태로 형성한 경우, 후술하는 바와 같은 특성 상의 문제가 발생되는 것을 알 수 있다.
즉, 트렌치(14) 상부 코너와 그밖의 부분에서 게이트 절연막(15)의 두께 및 막질이 상이하다는 현상이 발생해서, 이 결과 임계 전압(Vth), 출력 특성(Ids,｜Yfs｜)가 상기 코너부와 그밖의 부분에서 상이하게 되고, 특성 면에서 여러가지 불균형이 발생하여 좋지 않다.
그래서, 트렌치(14)의 측면에서의 게이트 절연막(15)의 문제점을 방지하기 위하여, 트렌치(14)의 상부 코너부의 복합 게이트막(15)의 형상을 매끄럽게 둥글게 하거나, 트렌치(14)의 내벽 면에 형성된 게이트 절연막(15)의 막질을 개선하는 것이 고려되어 왔다.
그런데, 4MDRAM(4M비트의 다이나믹형 반도체 메모리)에 사용되는 트렌치 캐패시터는 게이트 절연막의 열 스트레스, 바이어스 스트레스 및 장기 신뢰성을 높이기 위하여, 열 산화막, CVD(기상 성장) 산화막이 적층 형성된 O/N/O 복합 게이트막이 사용되고 있다. 이 트랜치 캐패시터의 파괴 전계 강도(파괴 내량)은 일반적으로 트렌치 상부 코너의 곡률 반경(라운딩 정도)과 복합 게이트막의 산화막의 환산막 두께에 의존하는 것이 알려져 있다.
제9도는 트렌치 상부 코너의 곡률 반경(a)가 10nm, 40nm의 경우에 있어서의 트렌치 캐패시터 파괴 전계 강도의 게이트 산화막 두께 의존성의 계산 결과를 도시하고 있다. 단, 산화막의 진성 파괴 전계 강도가 8MV/cm 인 것으로서 계산했다.
4MDRAM에서의 트렌치 캐패시터에 있어서는 대용량과 고 파괴 내량이 요구되기 때문에, 15nm이하의 얇은 게이트막에 7MV/cm 이상의 파괴 내용량이 필요하게 된다.
현실적으로, 4MDRAM의 트렌치 캐패시터의 파괴 전계 강도가 7MV/cm이상인 것이 보고되어 있고, 상기 계산에서의 트렌치 상부 코너의 복합 게이트 막의 곡률 반경(a)가 15nm, O/N/O 복합 게이트막의 진성파괴 전계 강도가 10MV/cm라 가정하면, 상기 보고의 결과와 일치한다.
한편, 상기 종형 MOSFET에서는, 사양으로서 게이트 내압의 보정치가 20V, 게이트의 임계 전압이 1.0∼2.0V가 결정된 경우에는 산화막 환산의 게이트막 두께가 50-65nm로 한정되어 있고, 또 게이트의 임계 전압의 변동이 발생되지 않는 것이 요구된다.
또, 상기 트렌치(14)의 내벽 면에 형성된 게이트 절연막으로서 상기와 같이 O/N/O 복합 게이트막을 채용하는 것을 고려한다.
그러나, O/N/O 복합 게이트막을 채용한 MOSFET는 6MV/cm 이상의 전계에서 게이트의 임계 전압의 변동이 발생되는 문제가 발생되기 때문에, O/N/O 복합 게이트막은 종형 MOSFET의 트렌치(14)의 내벽 면의 게이트 절연막으로서는 사용될 수 없었다.
상기와 같이, O/N/O 복합 게이트 막을 채용한 평면형의 MOSFET는, 6MV/cm 이상의 전계에서 게이트의 임계 전압의 변동이 발생되는 것은 일반적인 사실이기 때문에, 이하, 본 발명자들이 평가용 디바이스로서 평면 게이트 구조의 캐패시터를 형성하여 상기의 사실을 실증한 결과를 도시한다.
제10도는 평가용 디바이스로서 형성된 평면 게이트 구조의 캐패시터를 도시하는 단면도이다.
여기에서, 참조 번호(100)은 반도체 기판, 참조 번호(101)은 플레이트 전극, 참조 번호(102)는 O/N/O 복합 게이트이고, 이 산화막의 환산막 두께(tox)는 50nm이다.
제11도는 제10도의 평면 게이트 구조의 캐패시터의 플레이트 전극(101)과 반도체 기판(100) 사이에 DC바이어스 전압을 인가한 경우의 게이트 막(102)의 누설 특성을 도시하고 있다.
제12도는 제10도의 평면 게이트 구조의 캐패시터의 게이트막 양단 사이의 인가 전압 +30V 또는 -30V(파괴 전계 강도 6MV/cm 상당), +40V 또는 -40V(파괴 전계 강도 8MV/cm 상당)인 경우에서의 DC 바이어스 인가 시간과 플랫 밴드 전압(VFB)의 변동과의 관계를 도시하고 있다.
제11도 및 제12도로부터 인가 전압 40V시에 게이트막 중의 누설 전류가 1μA를 초과하여 흐르기 시작하면, O/N/O 복합 게이트 중의 막 계면에 캐리어가 트랩되어 막 계면 전계에 의한 플랫 밴드 전압(VFB)의 변동이 발생되는 것을 알 수 있다.
이것은 상기 게이트 구조를 MOSFET에 이용한 경우에, O/N/O 복합 게이트막에 6MV/cm 이상의 전계를 인가하면, MOSFET의 게이트 임계 전압의 변동이 발생하는 것을 의미하고 있다.
상기와 같은 종래의 종형 MOSFET는 게이트 절연막의 열 스트레스, 바이어스 스트레스 및 장기 신뢰성을 높이기 위한 O/N/O 복합 게이트 막을 채용하면, 6MV/cm 이상의 전계에서 게이트의 임계 전압의 변동이 발생되는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로, 트렌치의 내벽 면의 게이트 절연막으로써 복합 게이트막을 채용하는 경우에, 게이트 인가 전계에 의한 게이트의 임계 전압의 변동이 발생되지 않게 되고, 신뢰성이 높고 특성면에서 안정한 양질의 종형 MOSFET를 갖는 반도체 장치를 제공하는 것을 목적으로 한다. 본 발명의 반도체 장치는 내장하는 종형 MOSFET의 단면이 대략 U자 형상인 홈의 내벽 면의 게이트 절연막으로서 적어도 산화막 및 질화막이 적층된 복합 게이트막이 채용되어 상기 홈 상부 코너부에서의 복합 게이트막의 파괴 전계 강도가 2.5MVV/cm-5.0MV/cm의 범위로 되도록 상기 복합 게이트 박막의 산화막의 환산막 두께 및 상기 홈 상부 코너부의 곡률 반경이 설정되어 있는 것을 특징으로 한다.
복합 게이트막의 산화막의 환산막 두께 및 홈 상부 코너부의 곡률 반경을 설정함으로써, 홈 상부 코너부의 복합 게이트막에 전계가 집중되어 누설 전류가 흐르고, 이 부분의 복합 게이트막의 막 계면에 전하가 축적되기 때문에, 이 부분의 막 계면은 MOSFET의 임계 전압을 결정하는 채널 영역으로부터 떨어져 있기 때문에, 상기 막 계면의 전하 축적에 의한 영향은 적다.
이와 같은 트렌치 상부 코너부의 복합 게이트막에 의한 전압 한계 작용에 의해, 복합 게이트막에 인가되는 전압을 5MV/cm 이상으로 제한함으로써, 플랫 밴드전압(VFB)의 변동이 발생되지 않게 되고, MOSFET의 이계 전압이 변화되지 않는다.
이하, 첨부 도면들을 참조하여 본 발명을 상세히 설명하겠다.
제1도는 개별 반도체 장치 또는 MOSFET의 집적 회로에 형성되는 제1실시예에 관하여 종혀 MOSFET의 일부의 영역(복수의 셀 영역)에 있어서의 트렌치 평면 패턴을 도시하고 있다.
제2도는 제1도 중의 B-B선에 따라 단면 구조의 일부를 도시하고 있다.
제3도는 제2도의 중의 트렌치 상부 코너부(A)를 확대해서 도시하고 있다.
제1도 내지 제3도에서, 참조 번호(10)은 N+형의 반도체 기판, 참조 번호(11)은 N+형의 반도체 기판(10)의 주변에 설치된 드레인 영역용의 불순물 농도가 낮은 N형의 제1반도체 층(에피택셜 층), 참조 번호(12)는 이 에피택셜 층(1)의 표면에 확산에 따라 설치된 채널 영역 형성용의 제2도전형(본 발명의 예에서는 P형)이 제2반도체 층이다.
참조 번호(13)은 이 채널 형성층(12)의 표층부에 복수 병렬로 설치된 소스 영역용의 N+형의 제3반도체층(각 소스 영역의 폭은, 예를 들면 18μm), 참조 번호(14)는 이 소스영역(13)의 표면으로부터 상기 채널 형성 층(12)의 일부를 관통해서 상기 에피택셜 층(11)에 도달하도록 설치된 격자 형상(간격이, 예를 들면 3마마)의 평면 패턴을 갖는 단면이 대략 U자 형상인 트렌치(폭이, 예를 들면 1μm, 깊이가 예를 들면 4μm)이다.
이 트렌치(14)에 따라, 상기 소스 영역(13)이 대략 직사각형인 평면 패턴을 갖는 다수의 단위 셀로 분할되어, 각 단위 셀은 가로와 세로로 규칙적으로 배치되어 있다.
참조 번호(15)는 이 트렌치(14)의 내벽 면에 형성된 복합 게이트 막으로, 본 발명의 예에서는 열 산화막(151), 질화막(152) 및 CVD 산화막(153)이 적층 형성된 O/N/O 복합 게이트막이 사용되고 있다.
부호(G)는 게이트 절연막(15) 상에서 상기 트렌치(14)를 메우도록 설치된 게이트 전극이고, 예를 들면, 불순물이 도프된 폴리 실리콘으로 이루어지고, 서로 인접하는 트렌치(14)내의 게이트 전극이 서로 연속적으로 형성되어 있다.
참조 번호(17)은 상기 게이트 전극(G)상 및 상기 소스영역(13)의 노출 표면상 및 상기 채널 형성층(12)의 노출 표면상을 덮도록 설치된 절연막이다.
참조 번호(18)은 상기 절연막(17)에 설치된 콘택 홀(contact hole)을 통해 상기 게이트 전극(G)에 전기적으로 접촉된 게이트 배선이다.
부호(S)는 상기 절연막(17)에 설치된 콘택 홀을 통해 상기 소스 영역(13)에 접속된 소스 전극(배선)이다. 이 경우, 소스 전극은 채널 형성층(12)에도 공통적으로 접촉되어 있다. 이것에 의해, 기판 영역소스가 서로 단락 접속되어 있고, 드레인 기판 영역 소스에 기생하는 NPN트랜지스터의 영향을 경감한다.
부호(D)는 상기 반도체 기판(10)의 내면에 설치된 드레인 전극이다.
상기 소스 전극(S) 및 드레인 전극(D)는 각 셀에 대해 일체적으로 설치되어, 각 셀의 게이트 전극(G)는 게이트 배선(18)에 의해 공동적으로 접속되어 있기 때문에, 각 셀은 병렬로 접속되어 있다.
상기 N채널 종형 MOSFET의 동작 원리는 종래의 N채널 종형 MOSFET의 동작 원리와 동일하다. 즉, 소스 전극(S)를 접지하고, 드레인 전극(D) 및 게이트 전극(G)에 정 전압을 인가한다. 이와같은 순 바이어스시, 게이트 전압을 상승시키면, 채널 형성층(12)중의 게이트 전극(G)에 대향하는 트렌치 측면 영역(채널부)가 N형에 반전해서 반전 층으로 되고, 소스 영역(13)으로부터 반전 층 바로 아래의 에피택셜 층(11)영역에 전자가 흐른다.
본 발명의 실시예에 있어서는 제3도에 도시하는 바와 같이 트렌치 상부 코너부(A)의 곡면 반경(a), 복합게이트막(15)의 산화막의 환산막 두께(tox)가 소정의 관계를 갖도록 설정되어, 트렌치 상부 코너부에서의 복합 게이트 막(15)의 파괴 전계 강도가 2.5MV/cm∼5.0MV/cm의 범위로 되도록 설정되어 있다.
즉, 트렌치 상부 코너부에서의 복합 게이트막(15)의 중심부의 곡률 반경을 r, 복합 게이트막(15)의 양단 사이의 인가 전압을 VG로 표시하면, 게이트막 중심붕의 유전속[ψ(r)]은
로 되고, 게이트막 중심부의 전계[E(r)]의 복소수 표현은
로 되며, 트렌치 상부 코너부에서의 복합 게이트 막(15)의 파괴 전압 강도(Emax)는 상기의 식에서 r=a인 경우의 대상치로,
로 된다.
여기에서, 복합 게이트막(15)의 진성 내압을 Eo로 표시하면, 상기의 식은
로 표현된다.
여기에서, Eo=MV/cm인 경우에는
2.5MV/cm≤Emax≤5.0MV/cm
로 하기 위하여,
1.4≤tox/a≤6.0
으로 되도록 설정되어 있다.
제4도는 본 발명의 평가용 디바이스로서, 제10도에 도시된 평가용의 평면 게이트 구조의 캐패시터와 동일 반도체 칩 상에 동시에 형성된 드레인 구조의 캐패시터를 도시하는 단면도이다.
여기에서, 참조 번호(100)은 반도체 기판, 참조 번호(101)은 캐패시터 전극, 참조 번호(102)는 복합 게이트막, 참조 번호(104)는 트렌치이고, 트렌치 상부 코너부의 곡률 반경이 a=15nm이고, 복합 게이트막(102)의 산화막의 산화막 두께가 tox=50nm이다.
제5도는 제4도의 트렌치 구조의 캐패시터의 캐패시터 전극(101)과 반도체 기판(100)과의 사이에 DC 바이어스 전압을 인가한 경우의 게이트막(102)의 누설 특성을 도시하고 있다.
제6도는 제4도의 트렌치 구조의 캐패시터의 게이트막 양단 사이의 인가 전압 +20V 또는 -20V(파괴전계 강도 4MV/cm상당), +25V 또는 -25V(파괴 전계 강도 5MV/cm 상당)의 경우에 있어서의 DC 바이어스 인가 시간과 플랫 밴드 전압(VFB)의 변동(MOSFET의 임계 전압의 변화에 대응한다)과의 관계를 도시하고 있다.
제5도 및 제6도로부터, 게이트막 양단 사이의 인가 전압(20V)시에, 게이트막의 누설 전류가 1μA 흐르고, 인가 전압(25V)시에, 게이트막의 누설 전류가 10μA 흐름에도 불구하고, 플랫 밴드 전압(VFB)의 변동이 발생하지 않는 것을 알 수 있다.
이것은 전계가 집중되어 누설 전류가 발생하는 장소가 트렌치 상부 코너부(A)에서의 복합 게이트막으로 한정되어 있기 때문이다.
즉, 복합 게이트막의 산화막의 환산막 두께(tox) 및 트렌치 상부 코너부(A)의 곡률 반경(a)에 대해 소정의 설정을 행함으로써, 트렌치 상부 코너부의 복합 게이트막에 전계가 집중해서 누설 전류가 흐르고, 이 부분의 복합 게이트막의 막 곈면에 전하가 축적되나, 이 부분의 막 계면은 MOSFET의 임계 전압을 결정하는 채널 영역에서부터 떨어져 있기 때문에, 상기 막 계면의 전하 축적에 의한 영향이 감소된다.
이와같은 트렌치 상부 코너부의 복합 게이트 막에 의한 전압 제한 작용에 의해, 복합 게이트막에 인가된 전압을 50MV/cm이하로 제한함으로써, 플랫 밴드 전압(VFB)의 변동이 발생되지 않고, MOSFET의 임계 전압이 변화되지 않는다.
또, 게이트 양단 사이의 인가 전압이 30V(파괴 전계 강도 6MV/cm 상당)미만에서 게이트 파괴를 일으키기 때문에, 상기 코너부 이외에서는 복합 게이트막에는 6MV/cm 이상의 전계가 가해지지 않아서, 복합 게이트막 중의 막 계면 전하의 축적에 대한 억제 기능이 작용해서, 플랫 밴드(VFB)의 변동이 발생되지 않는다.
다음에, 제1도 내지 제3도의 종형 MOSFET의 형성방법의 한예에 대해 간단히 설명하고자 한다.
최초에, 두께 150㎛의 N+형 실리콘으로 이루어진 반도체 기판(웨이퍼)(10)의 주요면에 두께가 약 10㎛의 N형 에피택셜 층(11)을 에피택셜 성장에 의해 형성한다. 또, 이 에피택셜 층(11)상에 두께가 약 2.5㎛의 P형 채널 영역 형성 층(12)를 확산으로 형성한다. 계속해서, PEP(광 식각 프로세스)공정 및 이온 주입법을 이용해서 채널 형성 층(12)의 표층부에 두께 0.5㎛의 N+형의 소스 영역(13)을 격자 형상으로 설치한다. 다음에, 웨이퍼 표면에 두께 600nm의 CVD 산화막을 퇴적한다. 그리고, 예를 들면 RIE(반응성 이온 에칭)법에 의해 소스 영역(13)의 표면으로부터 상기 채널 형성층(12)의 일부를 관통해서 상기 에피택셜 층(11)에 도달하도록 트렌치(14)를 형성한다. 이 경우, 트렌치(14) 전체의 평면 패턴이 격자 형상으로 되도록 형성함으로써 트렌치(14)에 따라 상기 소스 영역(13)이 대략 직사각형으로 평면 패턴을 갖는 가로와 세로로 규칙적으로 다수 배치된 단위 셀로 분할된다.
다음에, 상기 CVD 산화막을 제거한 후, 웨이퍼 상면에 열 산화막, 질화막 및 CVD(기상 성장) 산화막을 차례로 적층시킨다. 따라서, 트렌치(14)의 내벽 면을 덮도록 복합 게이트막(15)가 형성된다.
계속해서, 인(P)이 도프된 폴리 실리콘막(16)을 트렌치(14)가 충분히 메워질 때까지 퇴적한다. 이 폴리실리콘막(16)은 후에 게이트 전극(G)로서 사용되기 때문에, 저 저항인 것이 바람직하고, 상기 폴리 실리콘막(16)을 퇴적한 후에 고농도의 불순물을 도프해도 좋다.
다음에, 트랜치(14)내에 게이트 전극(G)로 되는 폴리 실리콘 막을 남기도록 폴리 실리콘막(16)을 에치백한다.
다음에, 웨이퍼 표면에 두께 600nm의 PSG(인 실리케이트 글라스)막으로 이루어진 절연막(17)을 CVD방법에 의해 퇴적하고, 이 절연막(17)의 일부[게이트 전극(G) 상 및 소스 영역(13)상의 일부]에 콘택 홀을 개구한다. 이후, 웨이퍼 상면에 두께 2㎛의 알루미늄(Al)또는, 알루미늄실리콘 합금(AlSi)으로 이루어진 게이트 배선 및 소스 전극(S)를 증착한다.
또, 웨이퍼 내면에도 드레인 전극(D)를 형성하고, 상기와 같은 종형 MOSFET를 얻는다.
제7도는 제3도에 도시한 종형 MOSFET의 트렌치 상부 코너부(A)의 다른 예를 도시하고 있다.
즉, 제3도는 트렌치 상부 코너부(A)에 대해 복합 게이트막이 동심원에 근사 가능한 형상으로 기울어져 있는 예를 도시하는 것이고, 제7도는 트렌치 상부 코너부(A)에 대해 복합 게이트막의 굴곡 형상이 동심원에 근사될 수 없는 형상으로 휘어있는 예를 도시한다.
이 경우에는 트렌치 상부 코너부의 외주 게이트막의 곡률 반경을 b로 표시하면, 복합 게이트막의 산화막의 환산막 두께(tox)가 (b-a)로 표시되기 때문에, 복합 게이트막의 진성 내압(Eo)이 8MV/cm가 되는 경우에,
1.4≤tox/a≤6.0
1.4≤(b-a)/a≤6.0
1.4≤(b/a)-1≤6.0
2.4≤(b/a)≤7.0
로 설정되면,
2.5MV/cm≤Emax≤5.0MV/cm
로 되도록 설정될 수 있다.
상기와 같은 본 발명의 반도체 장치에 따르면, 종형 MOSFET의 트렌치의 내벽 면의 게이트 절연막으로서 복하 게이트막을 채용하는 경우에, 게이트 인가 전계에 따라 게이트의 임계 전압의 변동이 발생하지 않고, 신뢰성이 높아지고, 특성 면에서 안정된 양질의 종형 MOSFET를 실현할 수 있다.

Claims (5)

  1. 제1도전형의 반도체기판, 상기 반도체 기판의 주요면에 설치된 불순물 농도가 낮은 드레인 영역용의 제1도전형의 제1반도체 층, 상기 제1반도체 층의 상면에 설치된 채널 영역 형성용의 제2도전형 제2반도체층, 상기 제2반도체 층의 표층부의 일부에 설치된 소스 영역용의 제1도전형의 제3반도체 층, 상기 제3반도체 층의 중앙부 표면으로부터 상기 제2반도체 층의 일부를 관통해서 상기 제1반도체 층에 도달하도록 설치된 단면이 U자 형상인 홈의 내벽면에 형성된 게이트 절연막, 상기 게이트 절연막 상에서 상기 홈을 메우도록 설치된 게이트 전극, 상기 게이트 전극 상기 및 상기 제2반도체 층의 노출 표면 상을 덮도록 설치된 절연막, 상기 절연막에 설치된 콘택 홀을 통해 상기 게이트 전극에 접촉하는 게이트 배선, 상기 절연막에설치된 콘택 홀을 통해 상기 제3반도체 층에 접속하는 소스 전극, 및 상기 반도체 기판의 내면에 설치된 드레인 전극을 구비한 종형의 절연 게이트형 전계 효과 트랜지스터를 갖는 반도체 장치에 있어서, 상기 홈의 내벽 면의 게이트 절연막으로서 적어도 산화막 및 질화막이 적측된 복합 게이트막이 채용되어, 상기 홈의 상부 코너부에서 복합 게이트 막의 파괴 전계 강도가 2.5MV/cm∼5.0MV/cm의 범위로 되도록 상기 복합 게이트막의 산화막의 환산막 두께 및 상기 홈의 상부 코너부의 곡률 반경이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 홈의 상부 코너부의 곡률 반경을 a, 상기 복합 게이트막의 산화막의 환산막 두께를 tox로 표시할 때,
    1.4≤tox/a≤6.0
    으로 되도록 설정되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 홈의 상부 코너부의 복합 게이트막의 곡률 반경을 a, 상기 홈의 상부 코너부의 외주 게이트막의 곡률 반경을 b로 표시할때,
    2.4≤b/a≤7.0
    으로 되도록 설정되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 제3항 어느 한 항에 있어서, 상기 종형의 절연 게이트 전계 효과 트랜지스터는 대략 직사각형의 평면 패턴을 갖는 단위 셀이 다수 배치되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제3항의 어느 한 항에 있어서, 상기 소스 전극은 상기 제2반도체 층에도 접촉되어 있는 것을 특징으로 하는 반도체 장치.
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