JP2006203007A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2006203007A
JP2006203007A JP2005013588A JP2005013588A JP2006203007A JP 2006203007 A JP2006203007 A JP 2006203007A JP 2005013588 A JP2005013588 A JP 2005013588A JP 2005013588 A JP2005013588 A JP 2005013588A JP 2006203007 A JP2006203007 A JP 2006203007A
Authority
JP
Japan
Prior art keywords
trench
oxide film
manufacturing
semiconductor device
silicon oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005013588A
Other languages
English (en)
Other versions
JP4867171B2 (ja
Inventor
Kazuo Shimoyama
和男 下山
Mutsumi Kitamura
睦美 北村
Ruu Honfei
ルー ホンフェイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Device Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Device Technology Co Ltd filed Critical Fuji Electric Device Technology Co Ltd
Priority to JP2005013588A priority Critical patent/JP4867171B2/ja
Priority to US11/321,453 priority patent/US7557007B2/en
Publication of JP2006203007A publication Critical patent/JP2006203007A/ja
Application granted granted Critical
Publication of JP4867171B2 publication Critical patent/JP4867171B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】 トレンチ内の底部およびその近傍の側壁面に簡易に厚い酸化膜を形成できる半導体装置の製造方法を提供する。
【解決手段】 トレンチ１１内に均一に厚いシリコン酸化膜３を形成させた後、Ａｒなどのイオンを斜めイオン注入によるシャドーイングを利用してトレンチ側壁のシリコン酸化膜に選択的に注入ダメージ領域３１を導入する。シリコン酸化膜３の湿式エッチング時において、イオン注入時にシャドーイングされたダメージ未導入部分よりもダメージ導入部分でエッチングレートが増大する現象を利用して、トレンチ１１内の注入ダメージ領域３１のシリコン酸化膜を選択的に除去し、トレンチ底部およびトレンチ底部に近いトレンチ側壁の部分的領域に残留酸化膜３３を形成する。これにより、バーズビークが発生することなしに、トレンチ側壁下部と底部に相対的に厚い酸化膜を形成した半導体装置が作成できる。
【選択図】 図２

Description

本発明は、半導体基板にトレンチが形成され、トレンチの底部とトレンチ側壁にそれぞれゲート絶縁層が形成されたトレンチ型デバイスを含む半導体装置の製造方法に関し、特にトレンチ内にゲートを持つ酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などのトレンチＭＯＳにおいて、トレンチ内の一部領域に厚いシリコン酸化膜を形成するようにした半導体装置の製造方法に関する。
携帯電子機器や情報通信機器に搭載される電源ＩＣやドライバＩＣにはスイッチング素子としてパワーＭＯＳが集積された半導体装置が使用されているが、現在、このパワーＭＯＳの低オン抵抗化とスイッチング特性向上が課題となっている。ここでは、最初にトレンチ内部にスイッチング素子が形成された高集積度で、かつ低オン抵抗のトレンチ横型パワーＭＯＳ（ＴＬＰＭ：Trench Lateral Power MOSFET、以下では単にＴＬＰＭという。）について説明する。
ＴＬＰＭはデバイスピッチの縮小とチャネル幅密度の向上により、従来のプレーナ横型パワーＭＯＳに対して６０％の低オン抵抗が達成でき、しかも帰還容量とチャネル容量を低減して、優れたスイッチング特性が実現される点でも注目されている。
図９は、従来技術を適用したＴＬＰＭの一例を示す断面構造の模式図である。
このＴＬＰＭ１０は、ｐ-型の半導体基板１の表面を掘り下げてトレンチ１１を形成し、そのトレンチ１１の側壁部分および底面部分にｎドレイン領域１２が形成され、底面にはｎプラグ領域１３が形成されている。また、ｎ+ソース領域１４はトレンチ１１上部のｐオフセット領域１５内に形成されている。
トレンチ１１の開口部周囲にはソース電極１６が形成され、半導体基板１の表面でソース電極１６に挟まれた位置にはドレイン電極１７が形成されている。そして、ｐオフセット領域１５に対向するトレンチ１１内には、ゲート酸化膜１８を介してポリシリコンのゲート電極１９が設けられている。ｎドレイン領域１２とドレイン電極１７とをつなぐドレイン接続導体２０は、ポリシリコンによって構成されている。また、ゲート電極１９とドレイン接続導体２０およびソース接続導体２１とは、いずれもゲート酸化膜１８と一体の絶縁膜２２によって絶縁されている。
このＴＬＰＭ１０の製造プロセスで重要なことは、トレンチ１１内の底部に選択的にシリコン酸化膜（ＳｉＯ2）を形成し、あるいは側壁よりも底部の酸化膜を相対的に厚く形成しておくことである。現在では、斜めイオン注入によるシャドーイング効果を用いた差別的酸化方法によって、ゲート・ドレイン間容量（Ｃｇｄ）を低減するとともに、最適な線形信号の増幅およびスイッチングのために重要な高い相互コンダクタンス（ｇｍ、ｍａｘ）と低いオン抵抗（Ｒｏｎ）とを有するようにしたトレンチＭＯＳを製造するための技術が知られている（特許文献１参照）。
図１０は、トレンチ内に選択的に酸化膜を形成する手順を示す工程説明図である。
この方法では、トレンチ１００底部へのイオン注入を避けるように斜めイオン注入を行って、トレンチ側壁部のシリコンのみにＮ+（窒素イオン）が導入される（同図（ａ）に示す窒素の斜め注入工程参照）。ここで、トレンチ側壁部には窒素ドープドシリコン、もしくはシリコン窒化膜からなる耐酸化マスク領域１０１が形成される。その結果、同図（ｂ）に示す状態で耐酸化マスク領域１０１が分布する。つぎに、熱酸化処理を行うときに、Ｎ+が導入されたトレンチ側壁の耐酸化マスク領域１０１では絶縁層の成長速度が低下することを利用すれば、トレンチ底部の酸化膜１０２の厚みが、トレンチ側壁に形成される酸化膜（図示せず）の厚みよりも相対的に大きく形成できる（同図（ｃ）参照）。
こうした酸化膜の形成方法は、通常行われているような各種の酸化膜を表層全体に成長させた後に余分な酸化膜をエッチング除去するというものと異なり、シリコンウエハ上で局所的（選択的）に酸化膜を成長させて、素子間を分離するフィールド酸化膜として利用されるものであって、シリコンの局所酸化（ＬＯＣＯＳ：local oxidation of silicon、以下では単にＬＯＣＯＳという。）と呼ばれている。そして、このＬＯＣＯＳ酸化膜を窒化膜の隣で成長させる方法は、つぎに説明するような侵食（encroachment）と呼ばれる効果を発生させることがある。
図１１は、窒素ドープシリコン膜、あるいは窒化膜を耐酸化マスクとする選択酸化工程を示す図である。
プレーナプロセスでは、同図（ａ）に示すように、シリコンウエハ１１０の表面に部分的に窒素ドープシリコン膜、あるいはシリコン窒化膜（Ｓｉ3Ｎ4）が耐酸化マスク１１１として配置され、その下には薄く形成されたシリコン酸化膜１１２が設けられる。つぎに、同図（ｂ）に示すようにシリコン酸化膜１１２の選択酸化が行われる。このとき、シリコンウエハ１１０が熱酸化されるために、同図（ｂ）に示すＬＯＣＯＳ酸化膜１１３が形成される。すなわち、このときの侵食作用によって、シリコンウエハ１１０の主面でシリコン酸化膜１１２が成長・拡大して、耐酸化マスク１１１がシリコンウエハ１１０の表面からいくらか持ち上げられるために、ＬＯＣＯＳ酸化膜１１３が耐酸化マスク１１１の端部でバーズビーク（birds' beak）と呼ばれる「鳥のくちばし」形状になる。
こうした「鳥のくちばし」形状による不都合は、図１０（ｃ）に示すトレンチ底部の酸化膜１０２においても生じるものであって、耐酸化マスク１１１の下側に回りこむ酸化膜１１２によってシリコンウエハ１１０内部に応力が生じて、そこに結晶欠陥が発生することである。
また、上述した特許文献１においては、トレンチが形成されたシリコンウエハに対して高ドーズ量のアルゴンイオン（Ａｒ）を垂直に注入することによって、トレンチ側壁ヘの注入を避けて、トレンチ底部のシリコンのみにＡｒ2を注入する方法も記載されている。トレンチ底部にアルゴンイオンが注入されることによってその部分のシリコンの酸化レートが増大するため、その後の熱酸化処理のプロセスにおいてトレンチ底部に選択的に厚い酸化膜を形成することができる。
米国特許出願公開第２００３／０２３５９５９号明細書 C.Dominguez, B.Garrido, J.Montserrat, J.R.Morante and J.Samitier, "Etching rate modification in SiO2 by ion implantation and thermal annealing." Nuclear Instruments and Methods in Physics Research,B80/81(1993) p.p.1367-1370.
特許文献１に示す差別的酸化の技術では、図１０に示されたようなトレンチ１００内のシリコンにＮ（窒素）をイオン注入法にて直接ドーピングするため、窒素ドープシリコン、あるいは窒化膜からなる耐酸化マスク領域１０１では熱酸化によりＮが完全に消費されないことがある。もし、トレンチ側壁に窒素ドープシリコンが残されていた場合には、その後に高温長時間の熱処理を施してもＳｉとＮの結合力が非常に高いため、窒素が外方に放出されないでシリコン中に残留してしまう。そして、窒素がドーピングされたシリコンにおいては、Ｂ（ボロン）やＰ（燐）などのドーパントの拡散係数が大幅に低下することが知られている。また、トレンチ側壁に局所的に窒素がドーピングされていれば、キャリア移動度の低下や応力の発生などによってデバイス特性が劣化するという問題があった。
また、図１１に示されるように、耐酸化マスク１１１の膜端部では酸化剤食い込みによって鳥のくちばし形状のＬＯＣＯＳ酸化膜１１３が形成される。そして、同様の酸化剤食い込みが図１０のトレンチ側壁に形成した耐酸化マスク領域１０１の両端に発生すれば、そこに生じる応力で結晶欠陥が生じ、あるいはトレンチ側壁の平坦性が劣化するなどの問題があった。
このように、トレンチ側壁部のシリコンに斜めイオン注入によりＮ+を選択的に導入することにより、耐酸化マスクとして窒素ドープドシリコンもしくは窒化膜が形成されるものでは、熱酸化処理によって厚い酸化膜をトレンチ側壁の下部および底部に選択的に形成させることができるが、残留窒素によるデバイス特性の劣化や信頼性の低下、酸化に伴う結晶欠陥や応力、あるいはバーズビークによる応力の発生などによるデバイス特性の劣化や信頼性の低下などの弊害があった。
さらに、アルゴンをトレンチ底部に注入する方法では、Ａｒ2は希ガスであってシリコン中で電気的には不活性になるから、高温の熱処理を行えばシリコンウエハの外部へ放出（外方拡散）して、アルゴンなどの不純物濃度を低減することができる利点がある。
しかしながら、Ａｒが注入されたシリコンウエハを熱処理した場合、熱処理の過程ではシリコン中でＡｒガスが凝縮して、マイクロバブルと呼ばれる空孔型欠陥を形成する。そして、このマイクロバブルには重金属が固着しやすく、それがデバイス特性の劣化原因となる。また、このマイクロバブルの存在によりキャリアの移動度が低下するという弊害が生じるおそれもあった。
本発明はこのような点に鑑みてなされたものであり、トレンチ内の底部、あるいはトレンチ内の底部およびその近傍の側壁面などに選択的に、かつ簡易に厚い酸化膜を形成できる半導体装置の製造方法を提供することを目的とする。
本発明では、上記問題を解決するために、半導体基板にトレンチを形成し、前記トレンチの底部とトレンチ側壁にそれぞれゲート絶縁層を形成する半導体装置の製造方法において、前記トレンチの底部と前記トレンチ側壁にそれぞれ所定の厚さでゲート絶縁膜を形成する絶縁膜形成工程と、前記トレンチ側壁に形成された前記ゲート絶縁膜のうち前記トレンチの開口部に近いものの一部を除去して、その膜厚を選択的に低減する膜厚低減工程とを備えたこと特徴とする。
本発明によれば、比較的簡単にトレンチ底部、もしくはトレンチ底部と側壁の下部に選択的に厚い酸化膜を形成することができるので、耐圧の大きいトレンチゲートＭＯＳＦＥＴやＩＧＢＴなどの半導体素子を製造できる。
以下、図面を参照してこの発明の実施の形態について説明する。図１は、実施の形態に係る半導体装置の製造方法を示す工程説明図（その１）、図２は、同工程説明図（その２）である。
図１（ａ）では、シリコンウエハなどの半導体基板１の主面にエッチングマスク２を設けて、所定の幅で所定の深さを有するトレンチ１１（溝）のエッチングが行われる。エッチングマスク２は、シリコン酸化膜、およびシリコン窒化膜をフォトレジストにより所定形状に形成され、トレンチエッチングの終了後には、マスクとして使用されたシリコン酸化膜が全面除去される（同図（ｂ）参照）。つぎに、トレンチ１１が形成された半導体基板１の主面とトレンチ１１内部の全面にわたって、シリコン酸化膜３が均一に形成される（同図（ｃ）参照）。
このシリコン酸化膜３は、熱酸化によるシリコン酸化膜、減圧化学気相成長法（ＬＰ−ＣＶＤ：Chemical Vapor Deposition、以下ではＣＶＤという。）による高温酸化膜（ＨＴＯ）、あるいはＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜のいずれかひとつ、あるいはそれらの組み合わせからなる。
つぎに、イオン注入装置によりシリコン酸化膜３にアルゴンイオンが注入される。このとき、シリコン酸化膜３のうち最終的に残留させたい膜部分にアルゴンイオンが照射されないように、図２（ｄ）に示すアルゴンイオンの注入角度を調節する。こうした斜めイオン注入の結果、図２（ｅ）にダメージ領域の分布状態を示すように、半導体基板１の主面とトレンチ１１側壁の開口部近傍のシリコン酸化膜３のみに注入ダメージ領域３１が導入される。この注入ダメージ領域３１は、イオン注入によりシリコン酸化膜３の結晶構造にダメージが与えられた部分であり、トレンチ側壁下部／底部のシリコン酸化膜３は未導入領域３２となる。
つぎに、注入ダメージ領域３１が導入された後の半導体基板１をエッチングして、シリコン酸化膜３の一部が除去される。このとき、注入ダメージ領域３１のシリコン酸化膜３をすべて除去してもよいし、あるいはそのシリコン酸化膜３の膜厚を減少させるだけでもよい。この注入ダメージ領域３１のエッチングでは、フッ化水素（フッ酸）系の水溶液による湿式酸化膜エッチングにより選択的なエッチングが行われる。そして、最終的にトレンチ側壁下部およびトレンチ底部だけに、相対的に厚い酸化膜（残留酸化膜３３）が形成される（図２（ｆ））。
このとき、注入されるイオン種や、その注入エネルギーおよび注入ドーズ量に応じて、シリコン酸化膜３に導入されるダメージ量とその分布を調整できる。また、注入回数は１度に限らず、数回に別けて注入することができる。また、各回ごとに異なる注入エネルギー、注入ドーズ量、注入角度で注入することも可能であり、それによって残留酸化膜３３の膜厚や形状などを調節できる。
注入するイオン種については、第一義的には、シリコン酸化膜３中に注入ダメージ領域３１が導入できるものであればよい。そのため、上述したアルゴンイオン以外でも、例えばＨ（水素）、Ｈｅ（ヘリウム）、Ｂ（ボロン）、Ｐ（燐）、Ａｓ（砒素）などを用いることができる。このとき、不活性な希ガス類をイオン種として選択することで、ドーズ量が比較的小さくても確実にダメージ領域をシリコン酸化膜３内に導入できる。
シリコン酸化膜３内への注入ダメージ領域３１の導入のために、Ｆ（フッ素）、Ｃｌ（塩素）、Ｂｒ（臭素）、Ｉ（ヨウ素）などのハロゲン原子のイオンを注入した場合は、プロセス中における熱処理によってシリコン酸化膜３のハロゲン原子がシリコン原子と反応して、揮発性のＳｉＣｌ4などが形成され、外方に放出できる（外方拡散）。このため、過剰シリコンの原子濃度が低減され、シリコン酸化膜３の絶縁耐圧が向上し、信頼性も向上するという効果を奏する。また、ハロゲン原子は、汚染金属原子と反応し、揮発性の塩を形成しやすいので、混入した汚染金属の除去という効果も奏する。
このように、半導体基板１のトレンチ底部およびトレンチ底部に近いトレンチ側壁の部分的領域に厚いシリコン酸化膜を残留酸化膜３３として形成させる手段として、予めトレンチ１１内に均一に厚いシリコン酸化膜３を形成させた後、Ａｒなどのイオンを斜めイオン注入によるシャドーイングを利用してトレンチ側壁のシリコン酸化膜に選択的に注入ダメージ領域３１を導入し、フッ酸系水溶液によるシリコン酸化膜３の湿式エッチング時において、イオン注入時にシャドーイングされたダメージ未導入部分よりもダメージ導入部分でエッチングレートが増大する現象を利用して、トレンチ１１内の注入ダメージ領域３１のシリコン酸化膜を選択的に除去し、最終的にバーズビークが発生することなしに、トレンチ底部、もしくはトレンチ側壁下部およびトレンチ底部に相対的に厚い酸化膜を形成することができる。
ここでは、トレンチ側壁下部およびトレンチ底部で最終的に残留する残留酸化膜３３は、熱酸化により予めトレンチ１１内に厚くシリコン酸化膜を形成するようにしている。この熱酸化はシリコン酸化膜を形成するには簡便な方法である。
また、例えばモノシラン（ＳｉＨ4）、ジクロルシラン（ＳｉＨ2Ｃｌ2）などのシラン系原料ガスをシリコンウエハの表面で酸化反応させたＨＴＯ膜や、テトラエトキシオルトシランをウエハ表面で熱分解させたＴＥＯＳ膜などのＣＶＤ酸化膜を用いることで、半導体基板１の熱酸化に起因して生じる応力や結晶欠陥を避けるとともに、トレンチ１１内でのシリコン消費を低減することができる。したがって、ＣＶＤ法によるシリコン酸化膜を用いた場合は、デバイス特性の向上や信頼性の向上という効果を奏する。
なお、このＣＶＤ酸化膜は堆積直後のシリコン酸化膜の膜質がよくないが、高温でアニールすると熱酸化レベルにまで膜質が改善するので、ＣＶＤ堆積処理後に高温アニール処理をすることが望ましい。
図３は、ダメージ導入部分でエッチングレートが増大する現象を説明するための模式図である。ここでは、プレーナプロセスにおけるアルゴンイオンによる酸化膜へのダメージ導入部分のエッチングについて説明する。
同図（ａ）では、シリコンウエハ３０に形成されたシリコン酸化膜３の一部にアルゴンイオンを注入することで、注入ダメージ領域３１が導入される。シリコン酸化膜３は、その未導入領域３２を含め、フッ酸系水溶液で湿式エッチングが行われる。これにより、シリコンウエハ３０の表面に所定の段差を有する残留酸化膜３３が形成される（同図（ｂ）参照）。
なお、このようなシリコン酸化膜３中に導入されたダメージにより、フッ酸系水溶液での湿式エッチング時の注入ダメージ領域３１におけるエッチングレートが増大することは公知の事柄である。
この発明では、こうしたエッチングレートが増大するという現象を、トレンチが形成された半導体基板に対して斜めイオン注入することで生じるシャドーイング効果と組み合わせることにより、トレンチ内での選択的な酸化膜形成を行うものである。これによれば、プロセス終了後には注入ダメージ領域３１が残らないことから、デバイス特性の劣化が生じるおそれがなく、デバイスの信頼性が向上するという効果を奏する。
シリコン酸化膜にアルゴンイオン注入させて注入ダメージを導入することによって、フッ酸水溶液系での湿式エッチング時のエッチングレートが増大する現象については、非特許文献１に記載されている。
図４は、湿式酸化膜エッチングにおけるエッチングレートのアルゴンイオン注入ドーズ量依存性を示す図である。
このエッチングレートの特性図は非特許文献１に示されているものである。アルゴンイオン注入によってダメージが導入されたシリコン酸化膜の湿式エッチングレートは、深さ方向に分布して、そのドーズ量によっては、浅い位置と深い位置にエッチングレートの極大値を持つ場合がある。実線は浅い位置でのエッチングレートの極大値が表され、点線は深い位置でのエッチングレートの極大値が表されている。なお、横軸はＡｒ注入ドーズ量Ｄ、縦軸はエッチングレートＲEである。すなわち、酸化膜のエッチングレートはＡｒ注入ドーズ量が大きいほど、つまり酸化膜中に導入されるダメージ量が大きいほど大きい。また、酸化膜中のＡｒ分布やダメージ分布は注入エネルギー／注入ドーズ量によって可変であるため、用途により注入エネルギー／注入ドーズ量を調整することにより、湿式エッチング後に残留させる酸化膜の膜厚や膜質等を制御させることができる。
図５は、高チルト角でトレンチ内にイオン注入したときのシリコン酸化膜を示す断面模式図である。ここでチルト角とは、トレンチの深さ方向（鉛直線）を基準とする開き角度として計測される。図５に示すように、トレンチが形成された半導体基板１へ、予め厚いシリコン酸化膜３を均一に形成し、高チルト角度でイオン注入するとトレンチ底部に限らず、トレンチ側壁の下部にも酸化膜を残留させることができる。すなわち、このチルト角をトレンチの形状に応じて選択して、注入ダメージ領域３１を導入することにより、エッチング後の残留酸化膜３３の形状が決定される。
図６に示すように、図５の場合より小さいチルト角でイオン注入を行えば、トレンチ側壁全体のシリコン酸化膜３を注入ダメージ領域３４とすることができる。したがって、この場合にはトレンチ底部のシリコン酸化膜３が未導入領域３５となって、それが湿式酸化膜エッチングの後に残留酸化膜３６となる。
このように、Ａｒダメージ注入の際、入射イオンビームとトレンチの深さ方向（鉛直線）に対するチルト角度を適宜に調節することにより、トレンチ内に残留させる残留酸化膜３３，３６の形状を変更することが可能である。
図７は、この発明を適用したＴＬＰＭの一例を示す断面構造の模式図である。
このＴＬＰＭは、ｐ-型半導体基板１の表面を掘り下げてトレンチ１１を形成し、そのトレンチ１１の側壁部分および底面部分にｎドレイン領域１２が形成され、底面にはｎプラグ領域１３が形成されている。また、ｎ+ソース領域１４は半導体基板のトレンチ１１上部のｐオフセット領域１５内に形成されている。図９の従来のＴＬＰＭと異なるのは、トレンチ１１の側壁面のうち、少なくともゲート酸化膜１８が付着した部分に張出し部を含まないフラットな形状となっていることである。
トレンチ１１の開口部周囲にはソース電極１６が形成され、半導体基板表面のソース電極１６に挟まれた位置にはドレイン電極１７が形成されている。そして、ｐオフセット領域１５に対向するトレンチ１１内には、ゲート酸化膜１８を介してポリシリコンのゲート電極１９が設けられている。ｎドレイン領域１２とドレイン電極１７とをつなぐドレイン接続導体２０は、ポリシリコンによって構成されている。また、ゲート電極１９とドレイン接続導体２０およびソース接続導体２１とは、いずれもゲート酸化膜１８と一体の絶縁膜２２によって絶縁されている。
図８は、この発明を適用したＴＬＰＭの別の一例を示す断面構造の模式図である。
図７のＴＬＰＭとの違いは、ゲート電極１９とｎドレイン領域１２との間に設けられるゲート酸化膜１８の厚さだけである。図７のものは、トレンチ１１の底部だけでなくトレンチ側壁の下部にも酸化膜が残留して形成される残留酸化膜３３を利用しているのに対し、図８のものは、図６（ｂ）に示す残留酸化膜３６を利用してゲート酸化膜１８が形成されている。
従来技術を適用したＴＬＰＭ（図９）では、トレンチ側壁にＬＯＣＯＳによる応力や結晶欠陥が発生し、また側壁のシリコンには残留窒素の影響が懸念されていた。しかも、トレンチ側壁にはバーズビークによる凹凸が発生するおそれがあった。これに対して、図７、図８に示すＴＬＰＭでは、ＬＯＣＯＳに起因する応力や結晶欠陥は皆無となり、側壁のシリコンには残留窒素が存在せず、側壁形状を平坦にすることができる。
以上、この発明の半導体装置の製造方法によれば、トレンチ内に厚い熱酸化膜を形成する必要がないので、熱酸化に起因する応力や結晶欠陥が抑制される。そのため、素子特性や信頼性が向上したトレンチ型デバイスを製造することができる。また、トレンチ内酸化膜へＡｒなどによる斜めイオン注入の際に、シリコンウエハに対するイオンビームの入射角度（チルト角度）を調整して、トレンチ側壁のみ、あるいはトレンチ側壁のうちの限定された上部領域だけに選択的に注入ダメージを導入させて、その後にフッ酸系水溶液でエッチングすることにより、トレンチ底部のみに厚いシリコン酸化膜を残留させたり、あるいはトレンチ底部とトレンチ側壁下部の一部領域とに厚いシリコン酸化膜を残留させたりできる。
実施の形態に係る半導体装置の製造方法を示す工程説明図（その１）である。 実施の形態に係る半導体装置の製造方法を示す工程説明図（その２）である。 ダメージ導入部分でエッチングレートが増大する現象を説明するための模式図である。 湿式酸化膜エッチングにおけるエッチングレートのアルゴンイオン注入ドーズ量依存性を示す図である。 高チルト角でトレンチ内にイオン注入したときのシリコン酸化膜を示す断面模式図である。 低チルト角でトレンチ内にイオン注入したときのシリコン酸化膜を示す断面模式図である。 この発明を適用したＴＬＰＭの一例を示す断面構造の模式図である。 この発明を適用したＴＬＰＭの別の一例を示す断面構造の模式図である。 従来技術を適用したＴＬＰＭの一例を示す断面構造の模式図である。 トレンチ内に選択的に酸化膜を形成する手順を示す工程説明図である。 窒素ドープシリコン膜／窒化膜を耐酸化マスクとする選択酸化工程を示す図である。
符号の説明
１ 半導体基板
２ エッチングマスク
３ シリコン酸化膜
１０ ＴＬＰＭ（トレンチ横型パワーＭＯＳＦＥＴ）
１１ トレンチ
１２ ｎドレイン領域
１３ ｎプラグ領域
１４ ｎ+ソース領域
１５ ｐオフセット領域
１６ ソース電極
１７ ドレイン電極
１８ ゲート酸化膜
１９ ゲート電極
２０ ドレイン接続導体
２１ ソース接続導体
２２ 絶縁膜
３１ 注入ダメージ領域

Claims (11)

  1. 半導体基板にトレンチを形成し、前記トレンチの底部とトレンチ側壁にそれぞれゲート絶縁層を形成する半導体装置の製造方法において、
    前記トレンチの底部と前記トレンチ側壁にそれぞれ所定の厚さでゲート絶縁膜を形成する絶縁膜形成工程と、
    前記トレンチ側壁に形成された前記ゲート絶縁膜のうち前記トレンチの開口部に近いものの一部を除去して、その膜厚を選択的に低減する膜厚低減工程と、
    を備えたこと特徴とする半導体装置の製造方法。
  2. 前記ゲート絶縁膜は、シリコン酸化膜であることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記絶縁膜形成工程では、減圧化学気相成長法（ＬＰ−ＣＶＤ）によって高温酸化膜（ＨＴＯ）を形成することを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記絶縁膜形成工程では、減圧化学気相成長法（ＬＰ−ＣＶＤ）によってＴＥＯＳ膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記膜厚低減工程は、
    前記ゲート絶縁膜に部分的に注入ダメージ領域を導入する第１のステップと、
    前記第１のステップで導入された前記注入ダメージ領域から前記ゲート絶縁膜を選択的に除去する第２のステップと、
    から構成されていることを特徴とする請求項１記載の半導体装置の製造方法。
  6. 前記第１のステップでは、
    前記トレンチの底部と前記トレンチ側壁の表面にそれぞれ所定の厚さで形成されたシリコン酸化膜に対して、第１の注入種を所定の入射角度で照射することにより、前記トレンチ側壁全体に、あるいは前記トレンチ側壁のうち前記トレンチの開口部に近い領域にのみ部分的に前記注入ダメージ領域を導入したことを特徴とする請求項５記載の半導体装置の製造方法。
  7. 前記第２のステップでは、
    前記第１の注入種に対する前記注入ダメージ領域とそれ以外の領域でのエッチングレートの差を利用して、前記トレンチ内の底部における前記シリコン酸化膜、あるいは前記トレンチ内の底部およびその近傍の側壁面における前記シリコン酸化膜が厚く残留するようにエッチングして除去することを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記第２のステップでは、
    フッ酸系水溶液を用いた湿式エッチングにより前記シリコン酸化膜のエッチングを行うことを特徴とする請求項６記載の半導体装置の製造方法。
  9. 前記第１の注入種が不活性ガスのイオンであることを特徴とする請求項６記載の半導体装置の製造方法。
  10. 前記第１の注入種がアルゴンイオンを含む希ガス原子のイオンであることを特徴とする請求項６記載の半導体装置の製造方法。
  11. 前記第１の注入種がハロゲン原子のイオンであることを特徴とする請求項６記載の半導体装置の製造方法。
JP2005013588A 2005-01-21 2005-01-21 半導体装置の製造方法 Expired - Fee Related JP4867171B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005013588A JP4867171B2 (ja) 2005-01-21 2005-01-21 半導体装置の製造方法
US11/321,453 US7557007B2 (en) 2005-01-21 2005-12-30 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005013588A JP4867171B2 (ja) 2005-01-21 2005-01-21 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006203007A true JP2006203007A (ja) 2006-08-03
JP4867171B2 JP4867171B2 (ja) 2012-02-01

Family

ID=36697368

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005013588A Expired - Fee Related JP4867171B2 (ja) 2005-01-21 2005-01-21 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US7557007B2 (ja)
JP (1) JP4867171B2 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102723252A (zh) * 2011-03-28 2012-10-10 斯伊恩股份有限公司 离子注入方法及离子注入装置
WO2014041910A1 (ja) * 2012-09-12 2014-03-20 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9087693B2 (en) 2012-09-12 2015-07-21 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device
JP2016072482A (ja) * 2014-09-30 2016-05-09 株式会社東芝 半導体装置およびその製造方法
US9679986B2 (en) 2012-09-12 2017-06-13 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
CN107507769A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种刻蚀方法
US11742210B2 (en) 2020-06-29 2023-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Deposition window enlargement
JP7479855B2 (ja) 2019-02-01 2024-05-09 エーエスエム・アイピー・ホールディング・ベー・フェー シリコン酸化物の形態選択的な膜形成の方法
KR102676540B1 (ko) * 2020-06-29 2024-06-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 퇴적 윈도우 확장

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355580B1 (en) 1998-09-03 2002-03-12 Micron Technology, Inc. Ion-assisted oxidation methods and the resulting structures
WO2005065179A2 (en) * 2003-12-19 2005-07-21 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device
DE102004063991B4 (de) * 2004-10-29 2009-06-18 Infineon Technologies Ag Verfahren zur Herstellung von dotierten Halbleitergebieten in einem Halbleiterkörper eines lateralen Trenchtransistors
US20070123045A1 (en) * 2005-11-30 2007-05-31 Stephan Wege Method for the treatment of material, in particular in the fabrication of semiconductor components
JP5157164B2 (ja) * 2006-05-29 2013-03-06 富士電機株式会社 半導体装置、バッテリー保護回路およびバッテリーパック
US7727856B2 (en) * 2006-12-24 2010-06-01 Chartered Semiconductor Manufacturing, Ltd. Selective STI stress relaxation through ion implantation
US7825031B2 (en) * 2007-09-14 2010-11-02 Qimonda Ag Method of fabricating a semiconductor device
TWI346377B (en) * 2007-11-05 2011-08-01 Nanya Technology Corp Method of forming flash memory
KR20090067576A (ko) * 2007-12-21 2009-06-25 삼성전자주식회사 트렌치의 매립 방법 및 이를 이용한 소자 분리막 구조물의형성 방법
KR101025736B1 (ko) * 2008-09-02 2011-04-04 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 형성 방법
US8481389B2 (en) 2011-04-05 2013-07-09 International Business Machines Corporation Method of removing high-K dielectric layer on sidewalls of gate structure
CN102945792A (zh) * 2012-11-30 2013-02-27 上海宏力半导体制造有限公司 对凹槽侧墙氧化物回蚀不良影响的改善方法
US9728623B2 (en) 2013-06-19 2017-08-08 Varian Semiconductor Equipment Associates, Inc. Replacement metal gate transistor
US9153444B2 (en) * 2013-06-19 2015-10-06 Varian Semiconductor Equipment Associates, Inc. Process flow for replacement metal gate transistors
DE102013217902A1 (de) 2013-09-08 2015-03-12 Rwth Aachen Treiberanordnung für einen zu steuernde Transistor
US9934981B2 (en) * 2013-09-26 2018-04-03 Varian Semiconductor Equipment Associates, Inc. Techniques for processing substrates using directional reactive ion etching
CN103915505A (zh) * 2014-04-21 2014-07-09 天津理工大学 一种槽栅槽源soi ldmos器件
US10008384B2 (en) 2015-06-25 2018-06-26 Varian Semiconductor Equipment Associates, Inc. Techniques to engineer nanoscale patterned features using ions
US9984889B2 (en) 2016-03-08 2018-05-29 Varian Semiconductor Equipment Associates, Inc. Techniques for manipulating patterned features using ions
FR3051965A1 (fr) * 2016-05-27 2017-12-01 Commissariat Energie Atomique Procede de formation d’un motif de guidage fonctionnalise pour un procede de grapho-epitaxie
DE102016116019B4 (de) 2016-08-29 2023-11-23 Infineon Technologies Ag Verfahren zum Bilden eines Halbleiterbauelements
US10229832B2 (en) 2016-09-22 2019-03-12 Varian Semiconductor Equipment Associates, Inc. Techniques for forming patterned features using directional ions
US10643852B2 (en) 2016-09-30 2020-05-05 Semiconductor Components Industries, Llc Process of forming an electronic device including exposing a substrate to an oxidizing ambient
US10854455B2 (en) * 2016-11-21 2020-12-01 Marvell Asia Pte, Ltd. Methods and apparatus for fabricating IC chips with tilted patterning
US10658184B2 (en) * 2016-12-15 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Pattern fidelity enhancement with directional patterning technology
JP2019054106A (ja) * 2017-09-14 2019-04-04 株式会社東芝 半導体装置
EP3675179A1 (en) * 2018-12-28 2020-07-01 Infineon Technologies AG Method of manufacturing a trench oxide in a trench for a gate structure in a semiconductor substrate
CN112309853A (zh) * 2020-11-12 2021-02-02 上海华虹宏力半导体制造有限公司 屏蔽栅极沟槽结构的制备方法
US12015059B2 (en) 2022-04-18 2024-06-18 Winbond Electronics Corp. Semiconductor structure and method of forming the same

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07245267A (ja) * 1994-03-04 1995-09-19 Toshiba Corp 半導体装置の製造方法
JPH1184423A (ja) * 1997-09-11 1999-03-26 Seiko Epson Corp 液晶表示パネルの製造方法
JPH11121607A (ja) * 1997-10-14 1999-04-30 Nec Corp 半導体装置の製造方法
JP2000114512A (ja) * 1998-09-30 2000-04-21 Siemens Ag バ―チカルｆｅｔトランジスタ及び該バ―チカルｆｅｔトランジスタの作製方法
JP2000349289A (ja) * 1999-03-29 2000-12-15 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2001024188A (ja) * 1999-07-07 2001-01-26 Nec Corp 半導体装置及びその製造方法
JP2001351895A (ja) * 2000-06-09 2001-12-21 Denso Corp 半導体装置の製造方法
JP2002083963A (ja) * 2000-06-30 2002-03-22 Toshiba Corp 半導体素子
JP2002184980A (ja) * 2000-10-05 2002-06-28 Fuji Electric Co Ltd トレンチ型ラテラルｍｏｓｆｅｔおよびその製造方法
JP2002353447A (ja) * 2001-05-30 2002-12-06 Fuji Electric Co Ltd 半導体装置
JP2003045996A (ja) * 2001-07-26 2003-02-14 Toshiba Corp 半導体装置
WO2003030267A2 (en) * 2001-10-01 2003-04-10 Koninklijke Philips Electronics N.V. Umosfet device and method of making the same
JP2004031963A (ja) * 2002-06-25 2004-01-29 Siliconix Inc イオン注入によるトレンチ内の自己整合された差別的酸化
JP2004039985A (ja) * 2002-07-05 2004-02-05 Sharp Corp 半導体装置及びその製造方法
JP2004363498A (ja) * 2003-06-06 2004-12-24 Toyota Motor Corp 電力用半導体装置およびその製造方法
WO2005017993A1 (en) * 2003-08-04 2005-02-24 Advanced Micro Devices, Inc. Method for asymmetric sidewall spacer formation

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4652334A (en) * 1986-03-06 1987-03-24 General Motors Corporation Method for patterning silicon dioxide with high resolution in three dimensions
US6258697B1 (en) * 2000-02-11 2001-07-10 Advanced Micro Devices, Inc. Method of etching contacts with reduced oxide stress
US6319861B1 (en) * 2000-05-02 2001-11-20 United Microelectronics Corp. Method of improving deposition
US6917069B2 (en) * 2001-10-17 2005-07-12 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried bit-line and vertical word line transistor
DE10219123B4 (de) * 2002-04-29 2004-06-03 Infineon Technologies Ag Verfahren zur Strukturierung keramischer Schichten auf Halbleitersubstanzen mit unebener Topographie
TW584931B (en) * 2003-04-10 2004-04-21 Nanya Technology Corp Collar dielectric process for preventing top size of deep trench from enlargement
US6750116B1 (en) * 2003-07-14 2004-06-15 Nanya Technology Corp. Method for fabricating asymmetric inner structure in contacts or trenches

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07245267A (ja) * 1994-03-04 1995-09-19 Toshiba Corp 半導体装置の製造方法
JPH1184423A (ja) * 1997-09-11 1999-03-26 Seiko Epson Corp 液晶表示パネルの製造方法
JPH11121607A (ja) * 1997-10-14 1999-04-30 Nec Corp 半導体装置の製造方法
JP2000114512A (ja) * 1998-09-30 2000-04-21 Siemens Ag バ―チカルｆｅｔトランジスタ及び該バ―チカルｆｅｔトランジスタの作製方法
JP2000349289A (ja) * 1999-03-29 2000-12-15 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2001024188A (ja) * 1999-07-07 2001-01-26 Nec Corp 半導体装置及びその製造方法
JP2001351895A (ja) * 2000-06-09 2001-12-21 Denso Corp 半導体装置の製造方法
JP2002083963A (ja) * 2000-06-30 2002-03-22 Toshiba Corp 半導体素子
JP2002184980A (ja) * 2000-10-05 2002-06-28 Fuji Electric Co Ltd トレンチ型ラテラルｍｏｓｆｅｔおよびその製造方法
JP2002353447A (ja) * 2001-05-30 2002-12-06 Fuji Electric Co Ltd 半導体装置
JP2003045996A (ja) * 2001-07-26 2003-02-14 Toshiba Corp 半導体装置
WO2003030267A2 (en) * 2001-10-01 2003-04-10 Koninklijke Philips Electronics N.V. Umosfet device and method of making the same
JP2004031963A (ja) * 2002-06-25 2004-01-29 Siliconix Inc イオン注入によるトレンチ内の自己整合された差別的酸化
JP2004039985A (ja) * 2002-07-05 2004-02-05 Sharp Corp 半導体装置及びその製造方法
JP2004363498A (ja) * 2003-06-06 2004-12-24 Toyota Motor Corp 電力用半導体装置およびその製造方法
WO2005017993A1 (en) * 2003-08-04 2005-02-24 Advanced Micro Devices, Inc. Method for asymmetric sidewall spacer formation

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8772741B2 (en) 2011-03-28 2014-07-08 Sen Corporation Ion implantation method and ion implantation apparatus
JP2012204327A (ja) * 2011-03-28 2012-10-22 Sen Corp イオン注入方法及びイオン注入装置
CN102723252B (zh) * 2011-03-28 2016-04-20 斯伊恩股份有限公司 离子注入方法及离子注入装置
CN102723252A (zh) * 2011-03-28 2012-10-10 斯伊恩股份有限公司 离子注入方法及离子注入装置
US9087693B2 (en) 2012-09-12 2015-07-21 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device
US8927368B2 (en) 2012-09-12 2015-01-06 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device
JP2014056914A (ja) * 2012-09-12 2014-03-27 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
WO2014041910A1 (ja) * 2012-09-12 2014-03-20 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9543412B2 (en) 2012-09-12 2017-01-10 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device
US9679986B2 (en) 2012-09-12 2017-06-13 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP2016072482A (ja) * 2014-09-30 2016-05-09 株式会社東芝 半導体装置およびその製造方法
CN107507769A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种刻蚀方法
JP7479855B2 (ja) 2019-02-01 2024-05-09 エーエスエム・アイピー・ホールディング・ベー・フェー シリコン酸化物の形態選択的な膜形成の方法
US11742210B2 (en) 2020-06-29 2023-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Deposition window enlargement
KR102676540B1 (ko) * 2020-06-29 2024-06-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 퇴적 윈도우 확장

Also Published As

Publication number Publication date
JP4867171B2 (ja) 2012-02-01
US7557007B2 (en) 2009-07-07
US20060166419A1 (en) 2006-07-27

Similar Documents

Publication Publication Date Title
JP4867171B2 (ja) 半導体装置の製造方法
US9559188B2 (en) Trench gate type semiconductor device and method of producing the same
JP5369464B2 (ja) 炭化珪素ｍｏｓ型半導体装置
US7670911B2 (en) Method for manufacturing vertical MOS transistor
JP2006066439A (ja) 半導体装置およびその製造方法
JP5774261B2 (ja) 炭化シリコン自己整合エピタキシャルｍｏｓｆｅｔおよびその製造方法
JP2009266871A (ja) 炭化珪素半導体装置およびその製造方法
JP4842527B2 (ja) 半導体装置の製造方法
JPWO2010044226A1 (ja) 半導体装置およびその製造方法
US7514331B2 (en) Method of manufacturing gate sidewalls that avoids recessing
JP5316428B2 (ja) 炭化珪素半導体装置およびその製造方法
JP4434080B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
CN109887993A (zh) 金属氧化物半导体场效应管及其制造方法
JP5037103B2 (ja) 炭化珪素半導体装置
WO2014102994A1 (ja) 炭化珪素半導体装置及びその製造方法
WO2013042225A1 (ja) 炭化珪素半導体装置およびその製造方法
CN108231886B (zh) 制造半导体器件的方法以及半导体器件
JP4500598B2 (ja) 絶縁ゲート型半導体装置の製造方法
JP5266738B2 (ja) トレンチゲート型半導体装置の製造方法
KR100552825B1 (ko) 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성방법
JP2024091772A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2023043338A (ja) 半導体装置の製造方法
KR100552826B1 (ko) 에피택셜 공정을 이용한 반도체 소자의 저농도 도핑드레인 형성 방법
CN116130510A (zh) 半导体结构及其形成方法
KR20010098183A (ko) 반도체 소자용 산화막 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071115

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090331

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20091112

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20091112

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091112

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20110422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110802

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110929

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111018

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111031

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141125

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees