DE102013217902A1 - Treiberanordnung für einen zu steuernde Transistor - Google Patents

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Stefan Heinen
Ralf Wunderlich
Leo Rolff
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Rheinisch Westlische Technische Hochschuke RWTH
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Abstract

Die Erfindung betrifft eine Treiberanordnung für einen zu steuernde Transistor (M2). Die Treiberanordnung weist einen adaptiven Pulsweitengenerator (APWG), einen Analog-Digital-Wandler (AD) mit einer Auflösung von mindestens einem Bit und eine Regeleinrichtung auf. Der adaptive Pulsweitengenerator (APWG) ist geeignet in einem ersten Schritt einen Puls zu erzeugen, sodass Ladung (Q) von der Steuerelektrode des zu steuernden Transistors (M2) abfließt, sodass der zu steuernde Transistor (M2) bezüglich seiner Eingangsspannung (VGS) zumindest teilweise entladen wird, wobei nach Abschluss der Entladung die Eingangsspannung (VGS) mittels des Analog-Digital-Wandlers (AD) in ein digitales Signal gewandelt wird, wobei in der Regeleinrichtung aus dem gewandelten digitalen Signal eine Regelgröße für einen nachfolgenden Puls zur Ansteuerung des adaptiven Pulsweitengenerators (APWG) erzeugt wird. Der adaptive Pulsweitengenerator (APWG) wird digital angesteuert. Die Treiberanordnung weist weiterhin eine Ausschalteinrichtung für den zu steuernde Transistor (M2) auf, welche zeitlich dem Puls nachfolgend eine Reduktion der Eingangsspannung (VGS) des zu steuernden Transistors (M2) bewirken kann.

Description

  • Hintergrund der Erfindung
  • Mit zunehmender Integration von Leistungswandler in System-on-a-chip (SoC) Produkten, wie z.B. Basisbandchips für Mobiltelefone, werden die Leistungswandler in immer kleineren Strukturgrößen gefertigt. Hierdurch sinkt die maximale Gate-Source Spannung, die dauerhaft an die Transistoren angelegt werden kann. Die Input-Output (IO) Spannungen hingegen bleiben konstant bzw. sinken langsamer, um die Kompatibilität zu gängigen Versorgungsspannungen zu wahren bzw. die Versorgungsströme zu reduzieren.
  • Dementsprechend ist die Versorgungsspannung im IO-Bereich von SoC meist größer als die maximale Gate-Source Spannung für die verwendeten Transistoren.
  • Für andere Applikationen der integrierten Power Elektronik, wie z.B. Boost Converter für Photovoltaik Module oder LED Treiber, ergibt sich eine vergleichbare Problemstellung. In diesen Fällen sind die Versorgungsspannungen höher, z.B. 12 V oder 50 V, die Gate-Source Spannungen aber betragen weiterhin z.B. nur 3,3 V.
  • Im Allgemeinen besteht diese Problemstellung bei der Verwendung von modernen CMOS Prozessen mit Power Transistoren, da bei diesen die maximale Gate-Source Spannung VGS meist deutlich kleiner als die maximale Drain-Source Spannung VDS ist. Dieses ist meist sogar erstrebenswert, da die kapazitiven Verluste des Gates CISS gemäß Pcap = f·CISS·V 2 / GS quadratisch mit der Gate-Source Spannung VGS steigen.
  • Um die Effizienz der verwendeten Schaltung zu maximieren, sollten die Verluste jedoch möglichst gering sein.
  • Durch die Verwendung von dünnen Gate-Oxiden kann der gleiche On-Widerstand RDS,on der Leistungstransistoren auch für geringere Gate-Source Spannungen VGS erreicht werden.
  • Hierdurch können bei konstanten resistiven Verlusten verursacht durch den Drain-Strom ID Pres = RDS,on·I 2 / D die kapazitiven Verluste drastisch reduziert und damit die Effizienz der Schaltung gesteigert werden.
  • Stand der Technik
  • Üblicherweise werden – wie in 1 dargestellt – zu treibende Transistoren M2 am Gate mit Invertern (dargestellte als gestrichelte Box) aufgebaut aus den NMOS-Transistor M3 und dem PMOS Transistor M4 über den gemeinsamen Eingang des Inverters IN angesteuert. Dabei ist der Inverter mit der Versorgungsspannung VDD verbunden. Dies ist bei dem zu treibenden Transistor M2, dessen maximale Gate-Source-Spannung VGS kleiner als die verwendete Versorgungsspannung VDD ist, nicht möglich, da die zu treibenden Transistoren M2 in diesem Fall durch zu hohe Gate-Source Spannungen VGS zerstört würden.
  • Um diesen Problem zu begegnen, wurden in der Vergangenheit verschieden Treiberkonzepte vorgeschlagen, die nachfolgend nähere beleuchtet werden sollen, wobei alle Treiberkonzepte am Beispiel eines sogenannten High Side Treibers (für einen PMOS bzw. PLDMOS) erläutert werden. Es ist anzumerken, dass die dargestellten Treiberkonzepte aber ebenfalls alle für Low Side Leistungstransistoren verwendbar sind.
  • Inverter mit Low-Drop-Out Regler
  • In 2 ist ein Treiberkonzept mit einem Spanungsregler dargestellt. Hier kann ein Inverter einen PMOS Transistor M2 auch für den Fall, dass die Versorgungsspannung VDD größer als die maximale Gate-Source Spannung des zu treibenden Transistors M2 ist, ansteuern, wenn der NMOS Transistor M4 des Inverters mit einem geeigneten Potential Vbias verbunden ist, wobei das Potential V bias = VDD – VGS,max entspricht.
  • Das Potential Vbias kann z. B. mit einem Low-Drop Regler (LDO) erzeugt werden.
  • Nachteilig ist, dass der Low-Drop Regler und dessen Ausgangskapazität zusätzliche Fläche benötigt und der Operationsverstärker innerhalb des Low-Drop Reglers einen permanenten Querstrom aufweist.
  • Durch Querströme wird die Effizienz des Treiberkonzeptes deutlich reduziert. Darüber hinaus ist der Entwurf dieses Treiberkonzeptes aufwendig, da der Low-Drop Regler sehr große Ströme während der Umladephasen des Gates des Transistors M2 bereitstellen muss, statisch aber kein Strom in das Gate fließt. Aus diesem Grund ist es häufig notwendig zusätzliche Voltage Clamps zu implementieren, die zusätzliche Fläche benötigen.
  • Bootstrap Treiber
  • In 3 ist ein Treiberkonzept mit einem Bootstrap Treiber dargestellt. Der Bootstrap Treiber kontrolliert das Gate-Potential des zu steuernden Transistors M2 indem er Kapazitäten so umlädt, dass sich die Gate-Source-Spannung VGS wie gewünscht einstellt. Die Bootstrap-Kapazität Cboot wird in zwei Phasen geschaltet. Zuerst wird diese auf die Spannung VDD aufgeladen. Anschließend wird die Kapazität Cboot zwischen Gate und Source des Transistors M2 geschaltet. Die gewünschte Gate-Source Spannung stellt sich durch einen Ladungsausgleich ein.
  • Durch das Schalten von Kapazitäten können auch Spannungen realisiert werden, die größer als die Versorgungsspannung VDD sind. Aus diesem Grund ist es möglich, an Stelle von PMOS Transistoren auch NMOS Transistoren zu verwenden. Da ein NMOS Transistor eine höhere Leitfähigkeit besitzt, ist er einem PMOS Transistor vorzuziehen. Bei üblichen Spannungen wie z. B. 12 V für VDD und einer maximalen Gate-Source Spannung VGS,max von 3,3 V muss die Kapazität Cboot ca. viermal kleiner als die Eingangskapazität des Transistors M2 sein. Für Leistungstransistoren liegt diese Kapazität bereits im Bereich von mehreren nano Farad. Solch große Kapazitäten lassen sich nicht wirtschaftlich integrieren, weshalb sie mit externen Bauelementen realisiert werden müssen. Darüber hinaus wird bei diesem Treiberkonzept die Gate-Source Spannung VGS über das Verhältnis der Kapazitäten eingestellt.
  • Dies bedeutet, dass für variable Versorgungsspannungen VDD bzw. variable Gate-Source Spannungen VGS die Kapazität des Kondensators Cboot variiert werden muss. Dies kann entweder durch mehrere Kapazitäten oder Varaktoren realisiert werden. Hierdurch steigen jedoch die bereits hohen Kosten für dieses Treiberkonzept aufgrund der externen Bauteile weiter an. Zusätzlich verringert die Verwendung externer Bauteile die Zuverlässigkeit des Treibers, da Verbindungen zu externen Bauteilen sehr fehleranfällig sind. Da beide Anschlüsse der externen Kapazität mit der integrierten Schaltung verbunden werden müssen, werden mindestens 2 Anschluss-Pads benötigt. Dies erfordert zusätzliche Fläche auf der integrierten Schaltung und erhöht daher die Kosten zusätzlich.
  • Resonanter Treiber
  • In 4 ist eine mögliche Realisierung eines Treiberkonzepts mit einem resonanten Treiber dargestellt. Bei einem resonanten Treiber wird Energie in einer Induktivität L gespeichert und wieder in die Versorgungsspannung rückgespeist. Hierdurch können die kapazitiven Verluste beim Treiben der (Leistungs-)Transistoren gegenüber konventionellen Treibern deutlich reduziert werden. Im Beispiel der 4 ist ein sogenannter Low-Side Treiber mit einem NMOS Transistor M2 dargestellt, hier wird das Gate von Transistor M2 äquivalent zu einer Stromquelle aufgeladen und die in der Induktivität gespeicherte Energie wird nach dem Umladen wieder in die Quelle zurückgespeist. Durch die Verwendung der Spule L in Kombination mit den Freilaufdioden D1 und D2 könnte unter der Annahme von idealen Bauelementen der Transistor M2 verlustlos getrieben werden. Bei einer realen Implementierung entstehen aber Verluste in den Bauelementen. Dazu gehören die resistiven Verluste in M3 und M4, die einen endlichen On-Widerstand Ron aufweisen. Hinzu kommen die Verluste, die durch das Schalten von M3 und M4 entstehen, da deren Kapazitäten CISS,3,4 auch umgeladen werden müssen. Diese Verluste sind proportional zu V 2 / GS·f. Dominierend sind jedoch die Verluste an den Dioden D1 und D2 sowie an den parasitären Bulk-Drain-Dioden von M3 und M4.
  • In 5 wird ein sogenannter High-Side-Treiber mit einem PMOS Transistor M2 als Last gezeigt. Für den Fall, dass die maximale Gate-Source Spannung VGS kleiner als die Versorgungsspannung ist, kann die in der Spule gespeicherte Energie nicht wieder zurückgespeist werden. Wenn z. B. die Spannung Vbias durch einen Low-Drop Regler aus der Versorgungsspannung VDD generiert wird, kann aus dessen Ausgangskapazität keine Energie rückgespeist werden. Dies liegt daran, dass bei einer Rückspeisung die Spannung Vbias ansteigen würde und ein Entladen der Gate-Source Kapazität auf die gewünschte Gate-Source Spannung nicht mehr möglich wäre. Einen Energie-Rückfluss in die Versorgungsspannung VDD erzeugt ebenfalls zusätzliche Verluste im Low-Drop Regler und den Dioden, da die Spannung Vbias aus der der Strom fließt aus VDD erzeugt wird. Somit fließt der Strom bei einer Rückspeisung in VDD von VDD über den LDO durch die parasitäre Diode von M4 und die Diode D1 in VDD. Daher hat der Treiber für den PMOS nur noch den Vorteil, dass die Eingangskapazität des Transistors M2 wie durch eine Stromquelle geladen wird und kann lediglich im Idealfall eine Reduktion der kapazitiven Verluste um ca. 50% ermöglichen.
  • Die Generierung der Spannung Vbias kann z. B. durch einen zusätzlichen Low-Drop Regler realisiert werden. Dieser benötigt jedoch zusätzliche Fläche und verursacht zudem statische und dynamische Verluste. Für die Implementierungen in integrierter Power Elektronik muss die Induktivität L durch ein externes Bauelement realisiert werden, da integrierte Spulen zu geringe Induktivitäten und eine zu schlechte Güte aufweisen. Hierdurch entstehen gleichartige Nachteile, wie beim externen Kondensator des Bootstrap Treibers, d.h. es werden wieder Kontaktpads benötigt, die fehleranfällig sind und einen erhöhten Flächenbedarf zur Folge haben.
  • Partial Switch Gate Driver
  • In 6 ist eine mögliche Realisierung eines Treiberkonzepts mit einem Partial Switch Gate Treiber entsprechend US Patent 7,557,007 B2 (dort 18) dargestellt. Durch Ansteuerung des Transistors 110 mit Puls-Weiten Signalen wird das Gate des Transistors 140 auf das gewünschte Potential aufgeladen. Um dies zu garantieren, wird die Gate Spannung mit dem Track und Hold Glied erfasst und mit dem gewünschten Gate-Potential verglichen.
  • Diese Regelung stellt sicher, dass sich das Gate-Potential auf das gewünschte Potential einstellt. Allerdings ist diese Lösung bei Versorgungsspannungen, die deutlich größer als die maximale Gate-Source Spannung sind, nicht voll funktionsfähig.
  • Anhand von 7 (entsprechend 15a im US-Patent) im Teildiagramm c) ist erkennbar, dass das Gate Potential Vg in einem ersten Zeitbereich stark ansteigt und abschnittsweise deutlich über den angestrebten Wert liegt, der dem horizontalen Anteil des Verlaufes in einem zweiten Zeitbereich entspricht. Erst nachdem der Transistor 110 nicht mehr leitet, stellt sich das gewünschte konstante Potential ein. In typischen Applikationen wie zuvor beschrieben, z.B. für integrierte Power Elektronik, für die die maximale Gate-Source Spannung VGS,max kleiner als die Versorgungsspannung ist, kann daher die maximale Gate-Source Spannung VGS in diesem ersten Zeitbereich überschritten werden, was zu einer Zerstörung des Transistors oder zu einer vorzeitigen Alterung des MOSFETs führen kann.
  • Ein weiterer Nachteil der vorgestellten Implementierung ist die statische Verlustleistungsaufnahme des Treibers auf Grund der Treiberimplementierung. Vor allem der analoge Pulsweitenmodulator erzeugt typischerweise eine signifikante Verlustleistung. Zudem ist die vorgestellte Implementierung für eine weitergehende Miniaturisierung durch Strukturgrößenverkleinerung ungeeignet. Ein weiterer Nachteil ist, dass die dort vorgestellte Regelung sehr anfällig für die Einkopplung von Störsignale der in unmittelbarer Nähe schaltenden integrierten Leistungstransistoren ist, was zu einem größeren Regelfehler oder im schlimmsten Fall sogar zu Oszillationen in der Schaltung führen kann.
  • Ausgehend hiervon ist es Aufgabe der Erfindung eine Treiberanordnung für einen zu steuernden Transistor bereitzustellen, der einen Nachteil oder mehrere Nachteile aus dem Stand der Technik vermeidet.
  • Die Aufgabe wird gelöst durch eine Treiberanordnung für einen zu steuernden Transistor gemäß Anspruch 1. Weitere vorteilhafte Ausgestaltungen sind Gegenstand der abhängigen Ansprüche.
  • Nachfolgend wird die Erfindung unter weiterer Bezugnahme auf die Figuren erläutert. In diesen zeigt
  • 1 einen Inverter als Gate-Treiber für Einsatzbereiche in denen die Gate-Source-Spannung in der Größenordnung der Versorgungsspannung ist,
  • 2 ein Treiberkonzept mit einem Low-Drop-Out Regler gemäß Stand der Technik,
  • 3 ein Treiberkonzept mit einem Bootstrap-Treiber gemäß Stand der Technik,
  • 4 ein Treiberkonzept mit einem resonanten Treiber gemäß Stand der Technik,
  • 5 ein weiteres Treiberkonzept mit einem resonanten Treiber gemäß Stand der Technik,
  • 6 ein Treiberkonzept mit einem Partial Switch Gate Treiber gemäß Stand der Technik,
  • 7 Signalverläufe des Treiberkonzepts mit einem Partial Switch Gate Treiber,
  • 8 eine schematische Darstellung einer beispielhaften erfindungsgemäßen Treiberanordnung,
  • 9 Signalverläufe einer erfindungsgemäßen Treiberanordnung,
  • 10 eine Implementierungsvariante eines Aspektes einer erfindungsgemäßen Treiberanordnung,
  • 11 beispielhafte Signalverläufe der Implementierungsvariante eines Aspektes einer erfindungsgemäßen Treiberanordnung,
  • 12 eine Implementierungsvariante eines weiteren Aspektes einer erfindungsgemäßen Treiberanordnung,
  • 13 eine schematische Darstellung einer weiteren beispielhaften erfindungsgemäßen Treiberanordnung, und
  • 14 eine schematische Darstellung einer beispielhaften erfindungsgemäßen Treiberanordnung für einen zu steuernden PMOS Transistor, und
  • 15 eine schematische Darstellung einer beispielhaften erfindungsgemäßen Treiberanordnung für Zerovoltage-Switching für einen zu steuernden PMOS Transistor.
  • Detaillierte Beschreibung der Erfindung
  • 8 zeigt den schematisierten Aufbau einer Ausführungsform der Erfindung. Diese wird im Folgenden auch als DPWM (Digital PWM) Treiber bezeichnet.
  • Wenn der zu treibende Feldeffekt-Transistor M2 (FET) aktiviert werden soll, wird vom adaptiven Pulsweiten-Generator APWG ein Puls der richtigen Länge erzeugt, mit dem M4 als Stromsenke die gewünschte Ladungsmenge vom Gate des Transistors M2 abfließen lässt. Durch diesen Vorgang wird die gewünschte Gate-Source Spannung eingestellt.
  • Sobald die Entladephase vorbei ist, kann je nach Implementierung vorgesehen sein die Gate-Source Spannung VGS mit Hilfe eines Spannungsteilers auf den Spannungsbereich der digitalen Blöcke zu reduzieren. Ein Spannungsteiler kann dabei resistiv oder kapazitiv oder auch induktiv aufgebaut sein. Bevorzugt ist der Spannungsteiler kapazitiv aufgebaut.
  • Anschließend wird die (skalierte) Gate-Source Spannung VGS mit Hilfe eines Analog-Digital Wandlers AD digitalisiert. Hieraus kann unter Zuhilfenahme eines digitalen Regelalgorithmus in der Regeleinrichtung (digital part) die Pulslänge für einen nachfolgenden Puls berechnet werden.
  • D.h. die Treiberanordnung für einen zu steuernde Transistor M2 weist einen adaptiven Pulsweitengenerator APWG, einen Analog-Digital-Wandler AD mit einer Auflösung von mindestens einem Bit und eine Regeleinrichtung digital part auf. Der adaptive Pulsweitengenerator APWG ist geeignet in einem ersten Schritt einen Puls zu erzeugen, sodass Ladung Q von der Steuerelektrode des zu steuernden Transistors M2 abfließt, sodass der zu steuernde Transistor M2 bezüglich seiner Eingangsspannung VGS zumindest teilweise entladen wird. Nach Abschluss der Entladung wird die Eingangsspannung VGS mittels des Analog-Digital-Wandlers AD in ein digitales Signal gewandelt. In der Regeleinrichtung wird aus dem gewandelten digitalen Signal eine Regelgröße für einen nachfolgenden Puls zur erneuten Ansteuerung des adaptiven Pulsweitengenerators APWG erzeugt, wobei der adaptive Pulsweitengenerator APWG digital angesteuert wird. Die Treiberanordnung weist zudem eine Ausschalteinrichtung für den zu steuernde Transistor M2 auf, welche zeitlich dem Puls nachfolgend eine Reduktion der Eingangsspannung VGS des zu steuernden Transistors M2 bewirken kann.
  • Obwohl in der 8 nur ein PMOS(Leistungs-)Transistor M2 dargestellt ist, kann die erfindungsgemäße Idee auch für NMOS(Leistungs-)Transitoren verwendet werden, wie z.B. später in 13 in Bezug auf Transistor M1 beispielhaft gezeigt. Insofern beziehen sich alle weiteren Ausführungsformen und Ihre Beschreibung jeweils auf beide Ausführungen.
  • In einer Ausgestaltung der Erfindung kann zudem vorgesehen sein, dass die Treiberanordnung weiterhin zumindest eine Einrichtung zur Pegelanpassung Levelshifter aufweist. Hierdurch kann das Schaltverhalten der Treiberanordnung verbessert werden.
  • In einer weiteren Ausgestaltung der Erfindung kann zudem vorgesehen sein, dass die Treiberanordnung weiterhin einen Spannungsteiler zur Pegelanpassung der Eingangsspannung VGS des zu steuernden Transistors M2 an den Eingangsspanungsbereich des Analog-Digital-Wandlers AD besitzt, wobei der Analog-Digital-Wandler AD die so skalierte Eingangsspannung VGS des zu steuernden Transistors M2 in ein digitales Signal wandelt. Beispielhaft ist dies in 8 durch Csense und die Schalter S1 und S2 realisiert. Andere Schaltungskonzepte wie z.B. resistive Spannungsteiler können jedoch in gleicher Weise verwendet werden.
  • In einer weiteren Ausgestaltung der Erfindung kann zudem vorgesehen sein, dass der adaptive Pulsweitengenerator APWG mittels des Pulses einen weiteren Transistor M4 steuert, sodass Ladung Q von der Steuerelektrode des zu steuernden Transistors M2 abfließt. Diese Art der Ansteuerung ist in ihrer Funktionsweise besonders einfach zu steuern.
  • In einer weiteren Ausgestaltung der Erfindung kann zudem vorgesehen sein, dass die Ausschalteinrichtung einen weiteren geschalteten Transistor M3 aufweist.
  • 9 zeigt den prinzipiellen Verlauf der Gate-Source Spannung VGS während des Einschwingvorgangs des DPWM Treibers. Dabei ist deutlich erkennbar, dass auf Grund der Regeleinrichtung die Pulslänge so angepasst (hier vergrößert) wird, so dass am Ende des Einschwingvorgangs die Zielspannung VG,PMOS,target am Ende des jeweiligen Pulses ton,opt durch den adaptiven Pulsweiten-Generator APWG erzielt wird. In Vergleich zu 7 ist deutlich erkennbar, dass der DPWM Treiber kein Überschwingen der Gate-Source Spannung VGS zeigt. Durch dieses bessere Verhalten wird das Gate-Oxid des Transistors nicht zusätzlich gestresst und die maximale Lebensdauer des Transistors bleibt erhalten.
  • Die fast vollständig digitale Implementierung des DPWM Treibers reduziert die Verlustleistungsaufnahme der erfindungsgemäßen Treiberanordnung, da die digitalen Schaltungen keine signifikante statische Verlustleistungsaufnahme haben. Des Weiteren benötigen die digitalen Blöcke nur eine geringe Versorgungsspannung was die Verlustleistung weiter reduziert. Darüber hinaus verringert sich ihre Fläche und Verlustleistungsaufnahme bei einer Verkleinerung der Strukturgröße und sie sind einfach auf andere Technologien portierbar.
  • 10 zeigt eine mögliche Implementierung des APWGs. Eine Reihe Buffer wird in Serie geschaltet und das Ausganssignal an unterschiedlichen Stellen abgegriffen. Über einen Multiplexer MUX kann das Signal mit der benötigten Verzögerung mittels des Signals Delay Select ausgewählt werden, um den geforderten Puls, wie in 11 dargestellt, zu erzeugen. Dabei sind unterschiedliche Verzögerungen, wie zuvor beschrieben, dadurch angedeutet, dass größere Verzögerungen tDelay durch gestrichelte bzw. punktierte verlängerte Signalverläufe angedeutet sind.
  • Durch diese Implementierung wird weder ein Rampengenerator noch eine Referenzspannung benötigt und die Schaltung hat keine statische Verlustleistungsaufnahme.
  • Schwankungen der Pulsweite aufgrund von Fertigungstoleranzen bzw. Temperaturschwankungen können durch die digitale Regelung ausgeglichen werden.
  • In einer weiteren Ausgestaltung der Erfindung kann zudem vorgesehen sein, dass die digitale Ansteuerung des adaptiven Pulsweitengenerators APWG mittels eines zeit- und wertdiskreten Signals erfolgt. Hierdurch werden besonders einfache und flexible Ansteuerungslogiken ermöglicht, die eine kostengünstige Fertigung ermöglichen.
  • Das Flussdiagramm einer möglichen Implementierung der digitalen Regelung ist in 12 dargestellt. Falls am Ende der Entladephase entsprechend einer Ansteuerung mit APWG-val die gewünschte Gate-Source Spannung VGS nicht erreicht worden ist, bzw. der hierzu korrespondierende Wert ADC, der vom Analog-Digital-Wandler bereitgestellt ist, wird die Ansteuerung des nächsten Entlade-Pulses APWG-val z.B. um die Zeit äquivalent zu einem Least Signifikant Bit (LSB) APWG-val + 1 verlängert. Wenn die gewünschte Gate-Source Spannung VGS überschritten wird, bzw. der hierzu korrespondierende Wert ADC, der vom Analog-Digital-Wandler bereitgestellt ist, wird die Ansteuerung des nächsten Entlade-Pulses APWG-val – 1 um ein LSB dekrementiert. Dieser sehr einfache Algorithmus erfüllt bereits die komplette Regelfunktionalität.
  • Alternativ kann natürlich auch vorgesehen sein, die Pulslänge stärker anzupassen, z.B. mit Hilfe einer Lookup-Table. Hierdurch kann die Einschwingzeit drastisch reduziert werden, wenn dies benötigt wird.
  • Im Allgemeinen zeichnet sich die digitale Regelung durch ihre hohe Flexibilität und Störfestigkeit aus.
  • In einer weiteren Ausgestaltung der Erfindung ist die Eingangsspannung VGS des zu steuernden Transistors M2 digital auslesbar, wobei die ausgelesene Eingangsspannung zur Steuerung der Eingangsspannung VGS des zu steuernden Transistors M2 verwendet werden kann. Hierdurch ist es möglich den aktuellen Wert der Gate-Source Spannung VGS digital vom Treiber auszulesen. Dieser Wert kann in einer übergeordneten Kontrolleinrichtung der gesamten erfindungsgemäßen Treiberanordnung weiterverarbeitet werden und beispielsweise zur Fehlerdiagnose bzw. Lebensdauerabschätzung der Bauteile verwendet werden.
  • In einer weiteren Ausgestaltung der Erfindung werden zumindest Teile der in einem ersten Schritt entladenen Ladungsmenge Q für eine Ladungsweiterverwendung zur Verfügung steht. Hierdurch kann durch sogenanntes Charge Reuse die Effizienz der Treiber deutlich gesteigert werden, wie nachfolgend beispielhaft an der 13 aufgezeigt werden wird.
  • 13 zeigt eine Implementierung eines Boost-Konverters mit DPWM Treibern für den Leistungstransistor M1 in NMOS-Technologie (n-Kanal-Metall-Oxid) und den Leistungstransistor M2 in PMOS-Technologie (p-Kanal-Metall-Oxid). Wie für z. B. Power Optimizer für Photovoltaik Module üblich wird eine Ausgangsspannung Vout von 40 V und eine maximale Gate-Source Spannung VGS von 3,3 V angenommen. Mit Hilfe einer externen Speicherkapazität Cext kann die Ladung, die bei Aktivierung von Transistor M2 von dessen Gate abfließt gespeichert werden. Der NMOS DPWM Treiber für den Leistungstransistor M2 kann aus der auf der Kapazität Cext gespeicherten Energie betrieben werden.
  • Des Weiteren können mehrere Low-Drop Regler ebenfalls aus der Energie auf der Kapazität Cext die Spannungen für weitere Analogteile und oder der Regeleinrichtung(en) (digital part) der Treiberanordnung oder auch weiterer elektrischer Einrichtungen erzeugen. Dies ist üblicherweise gut möglich, da die Eingangskapazität der PMOS Transistoren aufgrund ihrer größeren Fläche deutlich größer als die der NMOS Transistoren ist. Mit Hilfe zweier Voltage Clamps kann die uneingeschränkte Funktion des PMOS DPWM Treibers und ein schnelles Startverhalten sichergestellt werden. Durch die Wiederverwendung der Ladung des PMOS Gates können bis zu 50 % der kapazitiven Verluste für das Laden der Gates der Leistungstransitoren eingespart werden.
  • Je nach Anwendung kann hierdurch die Effizienz des Gesamtsystems signifikant gesteigert werden. Aufgrund der robusten und potential getrennten digitalen Regelung im DPWM Treiber kann diese Funktionalität durch einfaches Hinzufügen eines Levelshifters zwischen den APWG und den Transistor M4 realisiert werden. Dies demonstriert die Flexibilität des DPWM Treibers und dessen universelle Einsetzbarkeit.
  • D.h. die erfindungsgemäße Treiberanordnung kann auch in CMOS (Complementary Metal Oxide Semiconductor) realisiert werden.
  • In Implementierungsvorschlägen gemäß 15 wird zudem die Möglichkeit eines Zero Voltage Switchings aufgezeigt.
  • Dabei ist in 15 am zu steuernden Transistor M2 weiterhin eine Analyseeinrichtung vorgesehen –, wobei die Analyseeinrichtung die Drain-Source Spannung VDS des zu steuernden Transistors M2 misst. Die Regeleinrichtung veranlasst auf Basis eines erkannten Nulldurchgangs oder einer ausreichend niedrigen Drain-Source Spannung VDS des zu steuernden Transistors M2 den adaptiven Pulsweitengenerator APWG zur Erzeugung eines Pulses. Da nun bei einer niedrigeren Spannung der Schaltvorgang ausgelöst wird, ist der zeitliche Überlapp von Spannung und Strom im anzusteuernden Transistor M2 minimal und die Effizienz der gesamten Schaltung steigt. Als Analysevorrichtung kann z.B. ein Fensterkomperator oder ein geeignet auflösender Analog-Digital-Konverter ADC, z.B. mit 2 Bit oder mehr Auflösung, vorgesehen sein.
  • Wie aufgezeigt wurde, kann die erfindungsgemäße Treiberanordnung ohne Einschränkung integriert werden. Hierdurch kann die Effizienz gesteigert und der Flächenbedarf und die Verlustleistung minimiert werden. Da die Erfindung eine im Wesentlichen digitale Ansteuerung ermöglicht, kann sie daher auch an den Fortschritten einer weiteren Minimierung der Strukturgrößen partizipieren.
  • Darüber hinaus ermöglicht die neuartige Regelung eine genauere Kontrolle der Gate-Source Spannung VGS ohne ein Überschwingen. Die vorliegende Erfindung löst die im Stand der Technik aufgeführte Problemstellung des Treibens eines integrierten (Leistungs-)Transistors zudem ohne externe Bauelemente auf einen gewünschten Zielwert.
  • Des Weiteren benötigt der Treiber keine externen Bauelemente, skaliert bei Verkleinerung der Strukturgröße der Technologie und ist leicht auf andere Technologien und Produkte portierbar.
  • Durch die vorgestellten erfindungsgemäßen Treiberanordnungen kann die Versorgungsspannung höher als die zulässige Eingangsspannung VGS des zu steuernden Transistors M2 sein.
  • Insbesondere erlauben die vorgestellten erfindungsgemäßen Treiberanordnungen, dass die Eingangsspannung VGS des zu steuernden Transistors M2 stets innerhalb der spezifizierten Grenzen verbleibt.
  • Die fast vollständig digitale Implementierung der Ansteuerung ermöglicht eine Treiberanordnung, die keine signifikanten Querströme aufweist und somit deutlich effektiver ist. Zudem wird eine digitale Auslesbarkeit der Gate-Source Spannung ermöglicht.
  • Die Treiberanordnung zeichnet sich daher durch geringe Verluste und die fehlende Notwendigkeit für externe Bauelemente aus.
  • Zudem ermöglicht die Treiberanordnung einen Charge Reuse und bietet einen sehr guten Schutz der Leistungstransistoren.
  • Zusammenfassend zeichnet sich der DPWM Treiber durch seine fast vollständige digitale Implementierung und ein neuartiges Regeleigenkonzept gegenüber dem Stand der Technik aus. Indem der Transistor M4 als digital kontrollierbare Stromquelle verwendet wird, kann ein Überschwingen der Gate-Source Spannung VGS verhindert werden. Die fast vollständig digitale Implementierung des Treibers reduziert den Flächen- und Energiebedarf und erhöht die Störfestigkeit der Regelung. Der geringe Flächenbedarf des DPWM reduziert darüber hinaus dessen Kosten.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 7557007 B2 [0020]

Claims (12)

  1. Treiberanordnung für einen zu steuernde Transistor (M2), aufweisend • einen adaptiven Pulsweitengenerator (APWG), • einen Analog-Digital-Wandler (AD) mit einer Auflösung von mindestens einem Bit und • eine Regeleinrichtung, • wobei der adaptive Pulsweitengenerator (APWG) geeignet ist in einem ersten Schritt einen Puls zu erzeugen, sodass Ladung (Q) von der Steuerelektrode des zu steuernden Transistors (M2) abfließt, sodass der zu steuernde Transistor (M2) bezüglich seiner Eingangsspannung (VGS) zumindest teilweise entladen wird, • wobei nach Abschluss der Entladung die Eingangsspannung (VGS) mittels des Analog-Digital-Wandlers (AD) in ein digitales Signal gewandelt wird, • wobei in der Regeleinrichtung aus dem gewandelten digitalen Signal eine Regelgröße für einen nachfolgenden Puls zur Ansteuerung des adaptiven Pulsweitengenerators (APWG) erzeugt wird, • wobei der adaptive Pulsweitengenerator (APWG) digital angesteuert wird, und • weiterhin aufweisend eine Ausschalteinrichtung für den zu steuernde Transistor (M2), welche zeitlich dem Puls nachfolgend eine Reduktion der Eingangsspannung (VGS) des zu steuernden Transistors (M2) bewirken kann.
  2. Treiberanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Treiberanordnung weiterhin zumindest eine Einrichtung zur Pegelanpassung (Levelshifter) aufweist.
  3. Treiberanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Treiberanordnung weiterhin einen Spannungsteiler zur Pegelanpassung der Eingangsspannung (VGS) des zu steuernden Transistors (M2) an den Eingangsspanungsbereich des Analog-Digital-Wandlers (AD) besitzt, wobei der Analog-Digital-Wandler (AD) die so skalierte Eingangsspannung (VGS) des zu steuernden Transistors (M2) in ein digitales Signal wandelt.
  4. Treiberanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die digitale Ansteuerung des adaptiven Pulsweitengenerators (APWG) mittels eines zeit- und wertdiskreten Signals erfolgt.
  5. Treiberanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Eingangsspannung (VGS) des zu steuernden Transistors (M2) digital auslesbar ist, wobei die ausgelesene Eingangsspannung zur Steuerung der Eingangsspannung (VGS) des zu steuernden Transistors (M2) verwendet werden kann.
  6. Treiberanordnung nach einem der vorhergehenden Ansprüche, wobei der adaptive Pulsweitengenerator (APWG) mittels des Puls einen weiteren Transistor (M3) steuert, sodass Ladung (Q) von der Steuerelektrode des zu steuernden Transistors (M2) abfließt.
  7. Treiberanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zumindest Teile der in einem ersten Schritt entladenen Ladungsmenge (Q) für eine Ladungsweiterverwendung zur Verfügung steht.
  8. Treiberanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zu steuernde Transistor (M2) ein FET (Feldeffekttransistor) ist.
  9. Treiberanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Treiberanordnung zumindest teilweise in CMOS (Complementary Metal Oxide Semiconductor) realisiert ist.
  10. Treiberanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Eingangsspannung (VGS) des zu steuernden Transistors (M2) innerhalb der spezifizierten Grenzen verbleibt.
  11. Treiberanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass am zusteuernden Transistor (M2) weiterhin eine Analyseeinrichtung vorgesehen ist, wobei die Analyseeinrichtung die Drain-Source Spannung des zu steuernden Transistors (M2) misst, und wobei die Regeleinrichtung auf Basis eines erkannten Nulldurchgangs oder einer ausreichend niedrigen Drain-Source Spannung des zu steuernden Transistors (M2) den adaptiven Pulsweitengenerator (APWG) zur Erzeugung eines Pulses veranlasst.
  12. Treiberanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zusteuernden Transistor (M2) ein NMOS-Feldeffekt-Transistor oder ein PMOS-Feldeffekt-Transistor ist.
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