WO2017036592A1 - Vorrichtung und verfahren zum elektrischen verbinden und trennen zweier elektrischer potentiale sowie verwendung der vorrichtung - Google Patents

Vorrichtung und verfahren zum elektrischen verbinden und trennen zweier elektrischer potentiale sowie verwendung der vorrichtung Download PDF

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WO2017036592A1
WO2017036592A1 PCT/EP2016/001462 EP2016001462W WO2017036592A1 WO 2017036592 A1 WO2017036592 A1 WO 2017036592A1 EP 2016001462 W EP2016001462 W EP 2016001462W WO 2017036592 A1 WO2017036592 A1 WO 2017036592A1
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transistors
potentials
control signal
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PCT/EP2016/001462
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Daniel Lutz
Peter Renz
Achim Seidel
Bernhard Wicht
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Hochschule Reutlingen
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    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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    • H03K2217/0036—Means reducing energy consumption

Definitions

  • the invention relates to a device and a method for switching, i. for electrically connecting and disconnecting two electrical potentials. Furthermore, the invention relates to a use of the device.
  • FET field effect transistors
  • MOSFET Metal oxide semiconductor field effect transistors
  • a disadvantage of the back-to-back circuit is that the two anti-serially connected transistors of the back-to-back circuit must be made twice as large as a single transistor, so that the on-resistance for DS (on) compared to the individual Transistor remains the same.
  • the ratio of width W and length L of the two anti-serially connected transistors must be twice as large. This leads to a significant increase in the area consumption by a factor of 4 and a clocking control for quadrupling the drive losses PGate.
  • a first independent aspect for achieving the object relates to a device for switching or electrically connecting and disconnecting two electrical potentials.
  • the first independent aspect of the present invention relates to a switching device for switching current between a first potential and a second potential.
  • the device comprises:
  • a first module comprising a first and a second transistor, the first transistor being connected in antiseries to the second transistor;
  • a second module comprising a third and a fourth transistor, the third transistor being connected in antiseries to the fourth transistor;
  • first module and the second module are connected in parallel.
  • the transistors may be, for example, FETs or SiC (silicon carbide) transistors.
  • the transistors may be MOSFETs and in particular drain extended MOSFETs (DEMOS).
  • the transistors may also be any other types of FETs. They may be discrete or integrated transistors.
  • an antiseries circuit is generally understood to mean a circuit in which two transistors are connected in series in such a way that one terminal of the first of the two transistors connected in antiseries, in particular a source terminal, has a connection with the same name, in particular a source terminal of the second of the two transistors is connected.
  • the transistors of an antiserial circuit are connected in series such that the intrinsic body diodes of the anti-serially connected transistors are reversed in polarity are.
  • Each of the first and second modules can therefore be considered as a conventional back-to-back circuit per se.
  • reflux blocking can be achieved, i. regardless of the ratio of the two potentials, an unwanted current can be avoided via the intrinsic body diodes of the transistors.
  • the drive losses, especially in clocked applications can be significantly reduced while maintaining the on-resistance.
  • the first and second modules are connected in parallel such that source terminals or drain terminals of all the transistors of the first and second modules are connected to one another.
  • each transistor has a bulk or bulk region which is connected to the source terminal of the respective transistor.
  • bonding in the context of this invention always means an electrical connection or a short-circuiting.
  • the first and second modules are connected in parallel such that a drain terminal of the first transistor and a drain terminal of the third transistor are connected together. Further preferably, the first and second modules are connected in parallel in such a way that a drain terminal of the second transistor and a drain terminal of the fourth transistor are connected to one another.
  • the first and second modules are connected in parallel in such a way that the source terminal of the first transistor and the source terminal of the third transistor are connected to one another are. Further preferably, the first and second modules are connected in parallel in such a way that the source terminal of the second transistor and the source terminal of the fourth transistor are connected to one another. Further preferably, the parallel connection of the first and second module to a first node, which can be connected to a first of the two potentials to be switched or is connected in an operating state with it. Further preferably, the parallel connection of the first and second module to a second node, which can be connected to a second of the two potentials to be switched or in an operating state is connected thereto.
  • an operating state is understood to mean a state in which the device is connected in operation and thus to the potentials to be switched.
  • the device is used in the operating state as a switch between the two potentials.
  • each of the transistors has a bulk region, a source connection and a drain connection, wherein all bulk regions and / or all source connections of the transistors are connected to one another.
  • all the drain terminals of the transistors can be connected to each other.
  • the drain connection of the first transistor and the drain connection of the device in an operating state of the device the drain connection of the first transistor and the drain connection of the device third transistor connected to a first of the two potentials. Furthermore, the drain terminal of the second transistor and the drain terminal of the fourth transistor are connected to a second of the two potentials.
  • the drain terminal of the first transistor and the drain terminal of the third transistor are connectable to a first of the two potentials and the drain terminal of the second transistor and the drain terminal of the fourth transistor connectable to a second of the two potentials.
  • the source terminal of the first transistor and the source terminal of the third transistor with a first of the two Potentials connected. Furthermore, the source terminal of the second transistor and the source terminal of the fourth transistor are connected to a second of the two potentials.
  • the source terminal of the first transistor and the source terminal of the third transistor are connectable to a first of the two potentials and the source terminal of the second transistor and the source terminal of the fourth transistor to a second of the two Potentials connectable.
  • each of the transistors has a bulk region, a source connection, a drain connection and a gate connection, wherein the bulk regions and / or the source connections of the first, second, third and fourth Transistors are connected together, wherein the drain terminal of the first transistor is connected to the drain terminal of the third transistor, wherein the drain terminal of the second transistor is connected to the drain terminal of the fourth transistor, and wherein each of the transistors via the associated gate terminal controlled ie switched on or off or conductive or insulating can be switched.
  • the drain terminal of the first transistor and the drain terminal of the third transistor are connectable to a first of the two potentials and the drain terminal of the second transistor and the drain terminal of the fourth transistor to a second of the two potentials connectable.
  • each of the transistors has a bulk region, a source connection, a drain connection, and a gate connection, wherein the drain connections of the first, second, third, and fourth transistors are connected to one another, wherein the source terminal of the first transistor is connected to the source terminal of the third transistor, wherein the source terminal of the second transistor is connected to the source terminal of the fourth transistor, and wherein each of the transistors is controlled via the associated gate terminal can be.
  • the source terminal of the first transistor and the source terminal of the third transistor can be connected to a first of the two potentials and the source terminal of the second transistor and the source terminal of the fourth transistor to a second of the two potentials connectable
  • the first transistor has a turn-on resistance Ros (on), i which is smaller than a turn-on resistance Ros (on), 3 of the third transistor and smaller than a turn-on resistance Ros (on), 4 of the fourth transistor.
  • the second transistor has an on resistance StudS (on), 2 which is smaller than the on resistance Ros (on), 3 of the third transistor and smaller than the on resistance Ros (on), 4 of the fourth transistor.
  • the switch-on resistances can in particular be set or specified via the width-length ratio (W / L ratio) of the respective transistors.
  • the first transistor has a W / L ratio that is greater than a W / L ratio of the third transistor and greater than a W / L ratio of the fourth transistor.
  • the second transistor has a W / L ratio that is greater than the W / L ratio of the third transistor and greater than the W / L ratio of the fourth transistor.
  • the on-resistance or the W / L ratio of the first transistor preferably corresponds to the on-resistance or the W / L ratio of the second transistor.
  • the turn-on resistance or the W / L ratio of the third transistor corresponds to the turn-on resistance or the W / L ratio of the fourth transistor.
  • the gate terminal of the third or fourth transistor is connected to a clock signal generator.
  • a clock signal generator is understood in particular to be a signal generator which outputs a periodic signal having an adjustable or predefined frequency, for example a frequency greater than 100 kHz.
  • the first and second transistors are statically controlled, i.
  • a first static control signal is applied to the gate terminal of the first transistor in the operating state of the device, and preferably a second static control signal is applied to the gate terminal of the second transistor in the operating state of the device.
  • the static control signals may remain the same or change during operation, depending on the application. Compared to the clock signal, the static control signals change less often.
  • the apparatus further comprises a control unit for controlling, i. for switching on and off or conductive or insulating switching, the transistors based on a first and second input signal, wherein the first input signal is preferably a static signal, which depends in particular on the size of the two potentials.
  • the second input signal is preferably a dynamic, in particular high-frequency signal.
  • the first input signal it is advantageously possible, for example, to select, set or specify an operating mode or a topology of a higher-level circuit, ie a circuit in which the device according to the invention is used or which comprises the device according to the invention.
  • the second input signal may, for example, a clock signal, for example a Rectangular signal, which is used to operate the parent circuit.
  • the higher-order circuit can be, for example, an SC converter or an AC-DC or DC-AC converter.
  • the control unit comprises:
  • a first level converter for converting the first input signal into a modified first input signal
  • a second level converter for converting the second input signal into a modified second input signal
  • the logic circuit preferably comprises TTL, CMOS or BiCMOS devices for processing the first and second modified input signals.
  • the level converters also called level shifters, adapt the input signals in such a way that they can be further processed by the logic circuit. With the help of the level converter advantageously the control signals for the transistors can be adjusted.
  • the logic circuit comprises two non-gates and two NAND gates.
  • control unit further comprises a charge pump for supplying the level converters and the associated drivers for the transistors with energy.
  • the charge pump may e.g. a DC-DC converter or a voltage source.
  • control signal associated with the first and second transistors is a static control signal.
  • control signal associated with the third transistor or the control signal associated with the fourth transistor is a dynamic control signal, in particular a clock signal.
  • the respective other control signal associated with the third or fourth transistor is preferably a static control signal.
  • the control signal associated with the third transistor is a dynamic signal
  • the control signal associated with the fourth transistor is a static signal. If the control signal associated with the fourth transistor is a dynamic signal, the signal associated with the third transistor is a static signal.
  • control signal associated with the fourth transistor is a dynamic signal, while the control signal associated with the third transistor is a static signal.
  • control signal associated with the third transistor is a dynamic signal
  • control signal associated with the fourth transistor is a static signal
  • either only the third or only the fourth transistor is controlled with a dynamic signal.
  • the control signal associated with the first transistor is such that it switches the first transistor to an on state and that to the second transistor associated control signal such that it switches the second transistor in an off state and the associated control signal to the third transistor such that it switches the third transistor in an on state and the control signal associated with the fourth transistor a dynamic control signal.
  • control signal associated with the first transistor and the control signal associated with the third transistor are arranged such that the first transistor and the third transistor are in an on state, while the control signal associated with the second transistor is designed such that that the second transistor is in an off state.
  • the device is preferably configured such that the first and the third transistor are each in an on state and the second transistor is in an off state.
  • the control signal associated with the first transistor is such that it switches the first transistor to an off state and that to the second transistor associated control signal such that it switches the second transistor in an on state and arranged to the fourth transistor control signal such that it switches the fourth transistor in an on state and the control signal associated with the third transistor, a dynamic control signal.
  • control signal associated with the second transistor and the control signal associated with the fourth transistor are configured such that the second transistor and the fourth transistor are in an on state while that to the first Transistor associated control signal is designed such that the first transistor is in an off state.
  • the device is preferably configured such that the second and fourth transistors are each in an on state and the first transistor is in an off state.
  • Another independent aspect for achieving the object relates to a method for electrically connecting and disconnecting two electrical potentials, comprising the steps:
  • controlling the transistors comprises generating control signals associated with the respective transistors based on first and second input signals.
  • control signals may preferably be generated by means of a logic circuit.
  • control signals associated with the respective transistors are generated to be as already described in the first aspect of the present invention.
  • the transistors are controlled such that, depending on the two electrical potentials, the transistors are switched to an on state for which an intrinsic body diode associated with the respective transistor becomes conductive in an operating state of the device or would become conductive.
  • the first transistor and the third transistor are switched to an on state.
  • the second transistor is preferably switched to an off state in this case.
  • the second transistor and the fourth transistor are switched to an on state.
  • the first transistor is preferably switched to an off state in this case.
  • Another independent aspect for achieving the object relates to a use of the device according to the invention as a switch in clocked applications and / or as a switch for switching AC voltages.
  • the device according to the invention can be used as a switch in an AC-DC converter and / or a DC-AC converter and / or as a switch in a PFC circuit and / or as a switch in an SC converter.
  • FIG. 1 shows a schematic structure of a 2: 1 series parallel
  • FIG. 1 shows a schematic representation of a 4-bit SC converter with a transmission ratio of 5/16; shows the first part of a circuit diagram of the 4-bit SC converter of Figure 2; shows the second part of a circuit diagram of the 4-bit SC converter of Figure 2; shows a section of the circuit diagram of Figure 3b, wherein the switch S33 is shown as a transistor with a conductive intrinsic body diode; shows a schematic representation of the formation of intrinsic body diodes D1 and D2 in a DEMOS transistor;
  • Figure 5b shows a circuit diagram for the dynamic switching of
  • FIG. 5c shows an exemplary representation of the function of the
  • FIG. 7a shows a circuit diagram of a device according to a preferred embodiment
  • Figure 7b shows an equivalent circuit diagram of the device of Figure 7a
  • Figure 8a shows a circuit diagram of a device according to a preferred
  • FIG. 8b shows an equivalent circuit diagram of the device of FIG. 8a
  • FIG. 9 shows a simulation diagram for the example
  • FIG. 10 shows a control table for the preferred activation of a device according to the invention
  • Figure 1 1 shows a schematic representation for realizing the preferred control of a device according to the invention.
  • FIG. 1 shows a schematic structure of a SC converter cell made of a 2: 1 series-parallel converter in which the device according to the invention can advantageously be used as a switch.
  • the Switched Capacitor (SC) converter features easy-to-configure ratios. This configurability allows this converter, for example, to convert a varying input voltage into a constant output voltage.
  • the SC converter is made of uniform 2: 1 cells constructed according to the figure 1. Each 2: 1 cell of the SC converter basically has the same function and halves the voltage applied to VIN.T O P and ViN, Bottom and outputs them at the output V m id.
  • the switches ⁇ 1 and ⁇ 2 are driven out of phase with a high clock frequency, which is typically in the range of 1 to 4 MHz. In the first half of the clock period, the switches ⁇ 1 are turned on while the switches ⁇ 2 are turned off. In the second clock period, the switches conduct ⁇ 2, while the switches ⁇ 1 block.
  • the duty cycle of the two phases is 50%.
  • the capacitor Cfi y serves as a so-called flying capacitor. It is connected alternately or periodically by means of the switches ⁇ 1 and ⁇ 2 with a potential VIN, T op and a potential VIN, bottom.
  • FIG. 2 shows, by way of example, a simplified schematic illustration of a 4-bit SC converter with a transmission ratio of 5/16.
  • Such a transducer comprises four 2: 1 cells, as shown in FIG.
  • FIGS. 3a and 3b show a complete circuit of the 4-bit SC converter with a total of four cells.
  • FIG. 3a shows a first part
  • FIG. 3b shows a second part of the circuit.
  • two values are indicated, which are separated by a slash.
  • the first of the two values relates in each case to a first phase in which the switches ⁇ 1 are closed and the switches ⁇ 2 are open, and the second of the two values respectively relates to a second phase in which the switches ⁇ 1 open and the switches ⁇ 2 are closed.
  • the transmission ratio or a topology of the converter can be set or fixed.
  • the switch S33 illustrated in FIG. 3b is subsequently replaced by an n-channel DEMOS transistor.
  • FIG. 4 shows a section of the overall circuit.
  • the voltage at the source or bulk of 10 V is substantially higher than the voltage at the drain, which is only 4 V in the example. That VSD> Vf.Diode, where Vf.Diode denotes the forward voltage of the intrinsic body diode of the transistor.
  • Vf.Diode denotes the forward voltage of the intrinsic body diode of the transistor.
  • the forward polarity of body diodes can be e.g. According to the prior art, a dynamic switchover of the backgate (bulk region) to the lower potential or by an antiserial circuit of two MOSFETs, which is also called a back-to-back circuit, is achieved. These two options will be briefly explained below with reference to FIGS. 5 and 6.
  • FIG. 5a initially shows a schematic representation of a DEMOS transistor with the connections Bulk 3, Source 4, Gate 6 and Drain 8.
  • a first intrinsic body diode D1 and between bulk 3 and drain 8 a second one intrinsic body diode D2 formed.
  • the principle of the dynamic switching of the backgate is shown in FIGS. 5b and 5c.
  • the switches S1 and S2 are inserted.
  • either the switch S1 or S2 is switched through, so that a blocking of the body diode DI or D2 is guaranteed.
  • the control of the switching transistor via the gate 6 thus takes place depending on the switch position of S1 and S2 relative to the drain or the source potential.
  • the switching transistor S33 is to block in this case.
  • the body diode D2 blocks, according to the switch S1 is closed and the switch S2 is open.
  • FIG. 6 shows a circuit diagram of a conventional back-to-back circuit with DEMOS transistors.
  • two transistors 10a and 10b are connected in series antiserially.
  • the source terminal 4a of the first transistor 10a is connected to the source terminal 4b of the second transistor 10b.
  • the drain terminal 8a of the first transistor 10a is connected in an operating state to a first potential V1 and the drain terminal 8b of the second transistor 10b to a second potential V2.
  • the first transistor 10a has a first intrinsic body diode 13a
  • the second transistor 10b has a second body intrinsic diode 13b.
  • the gates of the two transistors 10a and 10b are connected to each other via a common gate terminal 6, so that both transistors 10a and 10b are connected to the same Gate or control signal to be controlled. Consequently occur in both transistors, in particular in a clocked drive, drive losses.
  • the forward polarity of body diodes can be blocked.
  • the disadvantage of the back-to-back circuit is that for the same on-resistance Ros (on) of a single transistor, the two transistors 10a and 10b have to be made twice as large.
  • the width (W) to length (L) ratio of the transistors 10a and 10b must each be twice as large as is normally the case for a single transistor. This leads to a significant increase in the area consumption by a factor of 4 and a clocking control for quadrupling the drive losses PGate.
  • FIGS. 7a and 8a each show a circuit diagram of a device or circuit 100 according to a preferred embodiment of the present invention.
  • FIGS. 7a and 8a differ only in the activation of the device 100 depending on the ratio of the potentials V1 and V2, but the device 100 itself is the same in both cases.
  • the device 100 is used for electrically connecting and disconnecting the potentials V1 and V2, ie as a switch between the potentials V1 and V2.
  • the device 100 comprises a first module comprising a first transistor 10a and a second transistor 10b and a second module comprising a third transistor 10c and a fourth transistor 10d. All transistors 10a to 10d each have a bulk region 3a to 3d, a source connection 4a to 4d, a gate connection 6a to 6d, and a drain connection 8a to 8d. In addition, each of the transistors 10a to 10d has an associated intrinsic body diode 13a to 13d, respectively.
  • the transistors 10a and 10b of the first module are connected in antiseries and also the transistors 10c and 10d of the second module are connected in antiseries.
  • the source terminal 4a of the first transistor 10a is connected to the source terminal 4b of the second transistor 10b
  • the source terminal 4c of the third transistor 10c is connected to the source terminal 4d of the fourth transistor 10d.
  • the first module and the second module ie the first and second transistors 10a and 10b on the one hand and the third and fourth transistors 10c and 10d on the other hand, are connected in parallel. In this case, all bulks 3a to 3d are connected to one another and thus have a common potential Vphase.
  • the drain terminal 8a of the first transistor 10a and the drain terminal 8c of the third transistor 10c are connected to each other. Accordingly, the drain terminal 8b of the second transistor 10b and the drain terminal 8d of the fourth transistor 10b are connected to each other.
  • the first potential Vi is respectively present in the operating state and in the connected state of the device 100, while at the drain terminals 8b and 8d of the second and fourth transistors 10b and 10b 10d in each case the second potential V 2 is applied.
  • Each of the transistors 10a to 10d can be controlled via the respectively associated gate terminal 6a to 6d.
  • the transistors 10c and 10d advantageously have a small W / L ratio, i. a big one for DS (on). These transistors 10c and 10d are controlled according to the figures 7a and 8a with a clock signal and are therefore also referred to as clocked switching transistors.
  • the transistors 10a and 10b are preferably of a comparatively large W / L ratio, i. a comparatively small for DS (on) and are only turned on or off statically.
  • the device 100 has two identical low-resistance static ones Switches 10a and 10b, which are connected in parallel with two dynamic switches 10c and 10d.
  • one of the static switches, ie, switches 10a or 10b is brought into an off state
  • one of the dynamic switches, ie, switches 10c or 10d is permanently in an on state while the other is the dynamic switch 10c and 10d with a clock signal, in particular with a gate clock, is controlled.
  • the device 100 is shown in an operating state in which the first potential Vi is smaller than the second potential V 2 .
  • the switches 10a and 10c are statically turned on while the switch 10b is turned off.
  • the switch 10d is driven by the corresponding clock signal. In the on state of the transistor 10d, the corresponding results
  • FIG. 8 a the device 100 is shown in an operating state in which the first potential Vi is greater than the second potential V 2 .
  • the switches 10b and 10d are statically turned on while the switch 10a is turned off.
  • the switch 10c is driven by the corresponding clock signal.
  • the switched-on state of the transistor 10c the corresponding resistance equivalent circuit diagram of FIG. 8b results.
  • the resistors labeled RA, RB, RC and RD are the on resistances of the transistors 10a, 10b, 10c and 10d, respectively.
  • V 2 > Vi ie the operating state or the activation of the device 100 according to FIGS. 7 a and 7 b, will be considered somewhat closer by way of example:
  • the total resistance R on ⁇ ges can be calculated with the following equation:
  • the series and parallel circuit is advantageously dimensioned so that the on resistance R ß n, ges this circuit essentially the
  • the drive losses PQ ate are preferably kept as low as possible and in the range of a single switching transistor.
  • the gate losses are normalized to the gate losses of a conventional back-to-back circuit and designated by gate, normalized.
  • FIG. 9 shows an exemplary simulation result.
  • the normalized gate PGate losses with increasing x, normalized> which are represented by the curve 15 becomes smaller.
  • the area consumption A normalized which is represented by the curve 17, increases significantly.
  • the area consumption of the modified back-to-back circuit is normalized to the area consumption of a conventional back-to-back circuit and is designated normalized by A.
  • an improvement of up to 75% can be achieved with regard to the gate losses in comparison with a conventional back-to-back circuit.
  • a suitable selection of x allows a coordination between the drive losses and the component size be made.
  • the gate losses can be reduced to about 30% compared to a conventional back-to-back switch.
  • the control of the four switching transistors 10a to 10d is done individually in the example given. In this case, the static switches are switched on or off in accordance with a topology, ie in accordance with the ratio of the two potentials, and the corresponding clock signal is fed to the switch 10c or 10d.
  • FIG. 10 shows a control table for a preferred activation of the device 100.
  • T means the topology.
  • the topology T represents the ratio of the two potentials Vi and V 2 . So T has the value 1, if V 2 > Vi and the value 0, if V 2 ⁇ Vi.
  • the second column of the table describes a clock signal, eg the clock signal of an SC converter.
  • a 1 means an on state and a 0 means an off state.
  • A stands for the first transistor 10a, B for the second transistor 10b, C for the third transistor 10c and D for the fourth transistor 10d of the device 100.
  • FIG. 11 shows a schematic representation of a possible control unit 20 of the device 100 according to a preferred embodiment.
  • the control unit 20 serves to control the transistors 10a to 10d on the basis of a first input signal 21 and a second input signal 22.
  • the first input signal 21 is a static signal which describes the topology T and thus the size of the two potentials Vi and V 2 depends.
  • the second Input signal 22 is a dynamic signal and corresponds, for example, to a clock signal.
  • the control unit 20 includes a first level shifter 41 for converting the first input signal 21 into a modified first input signal and a second level shifter 42 for converting the second input signal 22 into a modified second input signal.
  • the level shifter 41 for the topology selection is used here only when changing the transmission ratio of the SC converter, so that virtually no dynamic losses caused by switching with the clock frequency.
  • control unit 20 comprises a logic or logic circuit 50, which generates for each transistor 10a to 10d of the device 100 an associated control signal 60a to 60d on the basis of the modified first and modified second input signal.
  • the transistors 10a to 10d are controlled by applying the control signals 60a to 60d respectively to the gate terminals 6a to 6d of the transistors 10a to 10d.
  • the logic circuit 50 includes two non-gates 52 and 54 and two NAND gates 56 and 58, whereby the coding or driving according to the table of Figure 10 can be realized.
  • control unit 20 further includes a charge pump 30 for powering the first and second level transducers 41 and 42.
  • the charge pump 30 is fed by a supply potential VDD and provides for the level converter 41 and 42 two voltage levels, namely VHigh and Vphase available.
  • the present invention enables a simple and effective implementation of a switching stage in which a cross-flow through the body diode of the switching transistors can be avoided.
  • Dynamic drive losses are reduced by typically 70% with minimal increase in space consumption compared to a conventional back-to-back circuit.
  • the total drive losses can be significantly reduced with only a minimal increase in space required.
  • circuit is only slightly more complicated than a conventional back-to-back circuit and can be used with all transistor types, ie, for example, with asymmetrically constructed power transistors such as DEMOS.
  • the inventive device 100 can be used in particular as a clocking switch in a SC converter.
  • An advantage of the SC converter is that the voltage ratios V1 and V2 are known depending on the transmission ratio.
  • the change in the voltage conditions V1 and V2 is significantly slower than the clock or switching frequency of the switching transistors.
  • the transistor, whose body diode would conduct already be turned on.
  • the transistor on which the clocking signal is applied small or smaller compared to the transistors connected in parallel therewith, that is, by making the W / L ratio of this transistor small or smaller, driving losses can be kept low.
  • the required HinS (on) of a single switch is nevertheless ensured.

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Abstract

Die Erfindung betrifft eine Vorrichtung (100) und ein Verfahren zum elektrischen Verbinden und Trennen zweier elektrischer Potentiale (V1, V2). Des Weiteren betrifft die Erfindung eine Verwendung der Vorrichtung (100). Dabei umfasst die Vorrichtung (100): - ein erstes Modul, welches einen ersten und einen zweiten Transistor (10a, 10b) umfasst, wobei der erste Transistor (10a) antiseriell zu dem zweiten Transistor (10b) geschaltet ist; und - ein zweites Modul, welches einen dritten und einen vierten Transistor (10c, 10d) umfasst, wobei der dritte Transistor (10c) antiseriell zu dem vierten Transistor (1 Od) geschaltet ist; wobei das erste Modul und das zweite Modul parallel geschaltet sind.

Description

"Vorrichtung und Verfahren zum elektrischen Verbinden und Trennen zweier elektrischer Potentiale sowie Verwendung der Vorrichtung"
Beschreibung
Die Erfindung betrifft eine Vorrichtung und ein Verfahren zum Schalten, d.h. zum elektrischen Verbinden und Trennen, zweier elektrischer Potentiale. Ferner betrifft die Erfindung eine Verwendung der Vorrichtung.
Eine beispielhafte Realisierung bzw. Anwendung der erfindungsgemäßen Vorrichtung ist in dem von den Erfindern D. Lutz, P. Renz und B. Wicht veröffentlichten Artikel mit dem Titel„A 10mW Fully Integrated 2-to-13V-lnput Buck- Boost SC Converter with 81.5% Peak Efficiency", Solid-State Circuits Conference (ISSCC), 20 6 IEEE International / Session 12 / Efficient Power Conversion / 12.4, February 2, 2016, ISBN: 978-1-4673-9467-3, DOI: 10.1109/ISSCC.2016.7417988, beschrieben. Der Artikel ist vollständig durch Bezugnahme hierin eingeschlossen.
Transistoren, insbesondere Feldeffekttransistoren (FET) wie z.B. Metall-Oxid- Halbleiter-Feldeffekttransistoren (MOSFETs) weisen in der Regel eine oder mehrere sogenannte intrinsische Bodydioden auf, die in Anwendungen, in denen die Transistoren verwendet werden, berücksichtigt werden müssen.
Gerade in Anwendungen, in denen sich die Spannungspolarität über einem Transistor ändert, können unerwünschte Querströme durch dessen intrinsische Bodydiode auftreten. Dadurch kann es passieren, dass der Transistor nicht ausgeschaltet werden kann, d.h. nicht in einen Aus-Zustand bzw. in einen isolierenden Zustand gebracht werden kann. Dies ist gerade bei getakteten Anwendungen, wie z.B. bei Switched Capacitor (SC)-Wandlern, Power Factor Correction (PFC)-Schaltungen, AC-DC-Wandlern, DC-AC-Wandlern oder allgemein beim Schalten von Wechselspannungen (AC-Switching) problematisch. So kann ein ungewollter Stromfluss durch die intrinsische Bodydiode eines Transistors zu einem Fehlverhalten der jeweiligen Anwendung führen. Beispielsweise kann ein Wandler, bei dem ein oder mehrere solcher Transistoren als Schalter verwendet werden, insbesondere für bestimmte Phasen bzw. Takteinheiten, nicht mehr richtig funktionieren.
Um einen ungewollten Strom durch die intrinsische Bodydiode eines FETs zu vermeiden, gibt es im Stand der Technik die Möglichkeit der dynamischen Umschaltung des Backgates, d.h. des Bulk-Gebiets des Transistors. Dies erfordert jedoch einen zusätzlichen Ansteueraufwand und lässt sich nur unter bestimmten Voraussetzungen bzw. nur bei bestimmten Transistortypen realisieren.
Eine weitere Möglichkeit, einen ungewollten Strom durch die intrinsische Bodydiode eines FETs zu vermeiden, bietet die sogenannte Back-to-Back Schaltung, bei der eine Vorwärtspolung von Bodydioden blockiert wird, indem zwei Transistoren antiseriell geschaltet werden.
Ein Nachteil der Back-to-Back Schaltung ist, dass die beiden antiseriell geschalteten Transistoren der Back-to-Back-Schaltung doppelt so groß wie ein einzelner Transistor ausgeführt werden müssen, damit der Einschaltwiderstand f?DS(on) im Vergleich zu dem einzelnen Transistor gleich bleibt. Insbesondere muss das Verhältnis aus Breite W und Länge L der beiden antiseriell geschalteten Transistoren doppelt so groß sein. Dies führt zu einer deutlichen Vergrößerung des Flächenverbrauchs um den Faktor 4 und bei einer taktenden Ansteuerung zur Vervierfachung der Ansteuerverluste PGate.
Es ist daher eine Aufgabe der vorliegenden Erfindung, eine verbesserte Vorrichtung und ein verbessertes Verfahren zum Schalten zweier elektrischer Potentiale bereitzustellen. Insbesondere ist es eine Aufgabe der vorliegenden Erfindung, die hohen Ansteuerverluste, welche bei einer herkömmlichen Back-to-Back Schaltung auftreten, zu verringern. Darüber hinaus ist es eine Aufgabe der vorliegenden Erfindung eine Verwendung der erfindungsgemäßen Vorrichtung anzugeben. Diese Aufgabe wird durch die Gegenstände der nebengeordneten Ansprüche gelöst. Vorteilhafte Ausführungsformen sind Gegenstand der Unteransprüche. Ein erster unabhängiger Aspekt zur Lösung der Aufgabe betrifft eine Vorrichtung zum Schalten bzw. elektrischen Verbinden und Trennen zweier elektrischer Potentiale. Mit anderen Worten betrifft der erste unabhängige Aspekt der vorliegenden Erfindung eine Schaltungsvorrichtung bzw. eine Vorrichtung zum Schalten von Strom zwischen einem ersten Potential und einem zweiten Potential. Die Vorrichtung umfasst:
- ein erstes Modul, welches einen ersten und einen zweiten Transistor umfasst, wobei der erste Transistor antiseriell zu dem zweiten Transistor geschaltet ist; und
- ein zweites Modul, welches einen dritten und einen vierten Transistor umfasst, wobei der dritte Transistor antiseriell zu dem vierten Transistor geschaltet ist;
wobei das erste Modul und das zweite Modul parallel geschaltet sind.
Die Transistoren können z.B. FETs oder SiC (Siliciumcarbid) Transistoren sein. Beispielsweise können die Transistoren MOSFETs und insbesondere Drain Extended MOSFETs (DEMOS) sein. Die Transistoren können aber auch beliebige andere Arten von FETs sein. Es kann sich um diskrete oder um integrierte Transistoren handeln. Unter einer antiseriellen Schaltung wird im Sinne dieser Erfindung Allgemein eine Schaltung verstanden, bei der zwei Transistoren derart in Reihe geschaltet sind, dass ein Anschluss des ersten der zwei antiseriell geschalteten Transistoren, insbesondere ein Source-Anschluss, mit einem gleichnamigen bzw. entsprechenden Anschluss, insbesondere einem Source-Anschluss des zweiten der zwei Transistoren verbunden ist. Mit anderen Worten sind die Transistoren einer antiseriellen Schaltung derart in Reihe geschalten, dass die intrinsischen Bodydioden der antiseriell geschalteten Transistoren umgekehrt zueinander gepolt sind.
Das erste und zweite Modul kann daher für sich genommen jeweils als eine herkömmliche Back-to-Back-Schaltung angesehen werden.
Mit der erfindungsgemäßen Vorrichtung bzw. Schaltung kann eine Rückflussblockierung erreicht werden, d.h. es kann unabhängig von dem Verhältnis der zwei Potentiale ein ungewollter Strom über die intrinsischen Bodydioden der Transistoren vermieden werden. Ferner können mit der erfindungsgemäßen Vorrichtung im Vergleich zu einer herkömmlichen Back-to-Back Schaltung die Ansteuerverluste, insbesondere bei getakteten Anwendungen, bei gleichbleibendem Einschaltwiderstand deutlich reduziert werden.
Vorzugsweise sind das erste und zweite Modul derart parallel geschalten, dass Source-Anschlüsse oder Drain-Anschlüsse sämtlicher Transistoren des ersten und zweiten Moduls miteinander verbunden sind. Insbesondere weist jeder Transistor ein Bulk bzw. ein Bulk-Gebiet auf, das mit dem Source-Anschluss des jeweiligen Transistors verbunden ist. Der Begriff „Verbinden" bedeutet im Sinne dieser Erfindung stets ein elektrisches Verbinden oder ein Kurzschließen.
Für den Fall, dass die Source-Anschlüsse und/oder Bulk-Gebiete sämtlicher Transistoren des ersten und zweiten Moduls miteinander verbunden sind, sind vorzugsweise das erste und zweite Modul derart parallel geschalten, dass ein Drain- Anschluss des ersten Transistors und ein Drain-Anschluss des dritten Transistors miteinander verbunden sind. Weiter vorzugsweise sind das erste und zweite Modul derart parallel geschalten, dass ein Drain-Anschluss des zweiten Transistors und ein Drain-Anschluss des vierten Transistors miteinander verbunden sind.
Für den Fall, dass die Drain-Anschlüsse sämtlicher Transistoren des ersten und zweiten Moduls miteinander verbunden sind, sind vorzugsweise das erste und zweite Modul derart parallel geschalten, so dass der Source-Anschluss des ersten Transistors und der Source-Anschluss des dritten Transistors miteinander verbunden sind. Weiter vorzugsweise sind das erste und zweite Modul derart parallel geschalten, dass der Source-Anschluss des zweiten Transistors und der Source- Anschluss des vierten Transistors miteinander verbunden sind. Weiter vorzugsweise weist die Parallelschaltung des ersten und zweiten Moduls einen ersten Knotenpunkt auf, der mit einem ersten der beiden zu schaltenden Potentiale verbunden werden kann bzw. in einem Betriebszustand damit verbunden ist. Weiter vorzugsweise weist die Parallelschaltung des ersten und zweiten Moduls einen zweiten Knotenpunkt auf, der mit einem zweiten der beiden zu schaltenden Potentiale verbunden werden kann bzw. in einem Betriebszustand damit verbunden ist.
Unter einem Betriebszustand wird im Sinne der vorliegenden Erfindung ein Zustand verstanden, in dem die Vorrichtung in Betrieb und somit an die zu schaltenden Potentiale angeschlossen ist. Insbesondere dient die Vorrichtung im Betriebszustand als Schalter zwischen den zwei Potentialen.
In einer bevorzugten Ausführungsform der Vorrichtung weist jeder der Transistoren ein Bulk-Gebiet, einen Source-Anschluss und einen Drain-Anschluss auf, wobei sämtliche Bulk-Gebiete und/oder sämtliche Source-Anschlüsse der Transistoren miteinander verbunden sind. Alternativ können auch sämtliche Drain-Anschlüsse der Transistoren miteinander verbunden sein.
In einer weiteren bevorzugten Ausführungsform der Vorrichtung ist, insbesondere für den Fall, dass sämtliche Bulk-Gebiete und/oder sämtliche Source-Anschlüsse der Transistoren miteinander verbunden sind, in einem Betriebszustand der Vorrichtung der Drain-Anschluss des ersten Transistors und der Drain-Anschluss des dritten Transistors mit einem ersten der zwei Potentiale verbunden. Ferner sind der Drain- Anschluss des zweiten Transistors und der Drain-Anschluss des vierten Transistors mit einem zweiten der zwei Potentiale verbunden. Mit anderen Worten ist in dieser Ausführungsform der Drain-Anschluss des ersten Transistors und der Drain- Anschluss des dritten Transistors mit einem ersten der zwei Potentiale verbindbar und der Drain-Anschluss des zweiten Transistors und der Drain-Anschluss des vierten Transistors mit einem zweiten der zwei Potentiale verbindbar.
In einer weiteren bevorzugten Ausführungsform der Vorrichtung ist, insbesondere für den Fall, dass sämtliche Drain-Anschlüsse der Transistoren miteinander verbunden sind, in einem Betriebszustand der Vorrichtung der Source-Anschluss des ersten Transistors und der Source-Anschluss des dritten Transistors mit einem ersten der zwei Potentiale verbunden. Ferner sind der Source-Anschluss des zweiten Transistors und der Source-Anschluss des vierten Transistors mit einem zweiten der zwei Potentiale verbunden. Mit anderen Worten ist in dieser Ausführungsform der Source-Anschluss des ersten Transistors und der Source-Anschluss des dritten Transistors mit einem ersten der zwei Potentiale verbindbar und der Source- Anschluss des zweiten Transistors und der Source-Anschluss des vierten Transistors mit einem zweiten der zwei Potentiale verbindbar.
In einer weiteren bevorzugten Ausführungsform weist jeder der Transistoren ein Bulk-Gebiet, einen Source-Anschluss, einen Drain-Anschluss und einen Gate- Anschluss auf, wobei die Bulk-Gebiete und/oder die Source-Anschlüsse des ersten, zweiten, dritten und vierten Transistors miteinander verbunden sind, wobei der Drain- Anschluss des ersten Transistors mit dem Drain-Anschluss des dritten Transistors verbunden ist, wobei der Drain-Anschluss des zweiten Transistors mit dem Drain- Anschluss des vierten Transistors verbunden ist, und wobei jeder der Transistoren über den zugehörigen Gate-Anschluss gesteuert d.h. ein- oder ausgeschalten bzw. leitend oder isolierend geschalten werden kann. Ferner ist in dieser Ausführungsform vorzugsweise der Drain-Anschluss des ersten Transistors und der Drain-Anschluss des dritten Transistors mit einem ersten der zwei Potentiale verbindbar und der Drain-Anschluss des zweiten Transistors und der Drain-Anschluss des vierten Transistors mit einem zweiten der zwei Potentiale verbindbar. Alternativ weist jeder der Transistoren ein Bulk-Gebiet, einen Source-Anschluss, einen Drain-Anschluss und einen Gate-Anschluss auf, wobei die Drain-Anschlüsse des ersten, zweiten, dritten und vierten Transistors miteinander verbunden sind, wobei der Source-Anschluss des ersten Transistors mit dem Source-Anschluss des dritten Transistors verbunden ist, wobei der Source-Anschluss des zweiten Transistors mit dem Source-Anschluss des vierten Transistors verbunden ist, und wobei jeder der Transistoren über den zugehörigen Gate-Anschluss gesteuert werden kann. Ferner ist in dieser Ausführungsform vorzugsweise der Source- Anschluss des ersten Transistors und der Source-Anschluss des dritten Transistors mit einem ersten der zwei Potentiale verbindbar und der Source-Anschluss des zweiten Transistors und der Source-Anschluss des vierten Transistors mit einem zweiten der zwei Potentiale verbindbar
In einer weiteren bevorzugten Ausführungsform weist der erste Transistor einen Einschaltwiderstand Ros(on),i auf, welcher kleiner als ein Einschaltwiderstand Ros(on),3 des dritten Transistors und kleiner als ein Einschaltwiderstand Ros(on),4 des vierten Transistors ist. Alternativ oder zusätzlich weist der zweite Transistor einen Einschaltwiderstand RüS(on),2 auf, welcher kleiner als der Einschaltwiderstand Ros(on),3 des dritten Transistors und kleiner als der Einschaltwiderstand Ros(on),4 des vierten Transistors ist.
Die Einschaltwiderstände können insbesondere über das Breiten-Längen-Verhältnis (W/L-Verhältnis) der jeweiligen Transistoren eingestellt bzw. vorgegeben werden.
Insbesondere weist der erste Transistor ein W/L-Verhältnis auf, welches größer als ein W/L-Verhältnis des dritten Transistors und größer als ein W/L-Verhältnis des vierten Transistors ist. Alternativ oder zusätzlich weist der zweite Transistor ein W/L- Verhältnis auf, welches größer als das W/L-Verhältnis des dritten Transistors und größer als das W/L-Verhältnis des vierten Transistors ist.
Vorzugsweise entspricht der Einschaltwiderstand bzw. das W/L-Verhältnis des ersten Transistors dem Einschaltwiderstand bzw. dem W/L-Verhältnis des zweiten Transistors. Weiter vorzugsweise entspricht der Einschaltwiderstand bzw. das W/L- Verhältnis des dritten Transistors dem Einschaltwiderstand bzw. dem W/L-Verhältnis des vierten Transistors. Vorzugsweise ist in einem Betriebszustand der Gate-Anschluss des dritten oder vierten Transistors mit einem Taktsignalgeber verbunden. Insbesondere ist in einem Betriebszustand der Vorrichtung ausschließlich der Gate-Anschluss des dritten oder der Gate-Anschluss des vierten Transistors mit einem Taktsignalgeber verbunden, d.h. die Gate-Anschlüsse des ersten und zweiten Transistors sind im Betriebszustand vorzugsweise nicht mit einem Taktsignalgeber verbunden. Unter einem Taktsignalgeber wird im Sinne der vorliegenden Erfindung insbesondere ein Signalgeber verstanden, welcher ein periodisches Signal mit einer einstellbaren oder vorgebebenen Frequenz, z.B. einer Frequenz größer als 100 khz, ausgibt.
Vorzugsweise werden der erste und der zweite Transistor statisch gesteuert, d.h. an dem Gate-Anschluss des ersten Transistors liegt im Betriebszustand der Vorrichtung vorzugsweise ein erstes statisches Steuersignal an und an dem Gate-Anschluss des zweiten Transistors liegt im Betriebszustand der Vorrichtung vorzugsweise ein zweites statisches Steuersignal an. Die statischen Steuersignale können, je nach Anwendungsfall, während des Betriebs gleich bleiben oder sich ändern. Im Vergleich zum Taktsignal ändern sich die statischen Steuersignale weniger oft. In einer weiteren bevorzugten Ausführungsform umfasst die Vorrichtung ferner eine Steuereinheit zum Steuern, d.h. zum Ein- und Ausschalten bzw. leitend oder isolierend Schalten, der Transistoren auf Basis eines ersten und zweiten Eingangssignals, wobei das erste Eingangssignal vorzugsweise ein statisches Signal ist, welches insbesondere von der Größe der zwei Potentiale abhängt. Das zweite Eingangssignal ist vorzugsweise ein dynamisches, insbesondere hochfrequentes Signal.
Mit dem ersten Eingangssignal ist es z.B. vorteilhafterweise möglich, einen Betriebsmodus oder eine Topologie einer übergeordneten Schaltung, d.h. einer Schaltung, in der die erfindungsgemäße Vorrichtung verwendet wird bzw. welche die erfindungsgemäße Vorrichtung umfasst, auszuwählen, einzustellen bzw. vorzugeben. Das zweite Eingangssignal kann z.B. ein Taktsignal, beispielsweise ein Rechtecksignal, sein, welches zum Betreiben der übergeordneten Schaltung dient. Die übergeordnete Schaltung kann beispielsweise ein SC-Wandler oder ein AC-DC- bzw. DC-AC-Wandler sein. In einer weiteren bevorzugten Ausführungsform umfasst die Steuereinheit:
einen ersten Pegelwandler zum Wandeln des ersten Eingangssignals in ein modifiziertes erstes Eingangssignal;
einen zweiten Pegelwandler zum Wandeln des zweiten Eingangssignals in ein modifiziertes zweites Eingangssignal; und
- eine Logik-Schaltung, welche für jeden Transistor ein zugehöriges
Steuersignal auf Basis des modifizierten ersten und modifizierten zweiten Eingangssignals erzeugt.
Die Logik-Schaltung umfasst vorzugsweise TTL-, CMOS- oder BiCMOS-Bausteine zum Verarbeiten des ersten und zweiten modifizierten Eingangssignals. Die Pegelwandler, auch Levelshifter genannt, passen die Eingangssignale jeweils derart an, dass diese von der Logik-Schaltung weiterverarbeitet werden können. Mit Hilfe der Pegelwandler können vorteilhafterweise die Steuersignale für die Transistoren angepasst werden.
Insbesondere umfasst die Logikschaltung zwei Nicht-Gatter und zwei NAND-Gatter.
In einer weiteren bevorzugten Ausführungsform umfasst die Steuereinheit ferner eine Ladungspumpe bzw. Charge Pump zum Versorgen der Pegelwandler und der zugehörigen Treiber für die Transistoren mit Energie. Die Ladungspumpe kann z.B. ein DC-DC Wandler oder eine Spannungsquelle sein.
In einer weiteren bevorzugten Ausführungsform ist das zu dem ersten und zweiten Transistor zugehörige Steuersignal ein statisches Steuersignal. Alternativ oder zusätzlich ist, abhängig von dem ersten Eingangssignal, entweder das zu dem dritten Transistor zugehörige Steuersignal oder das zu dem vierten Transistor zugehörige Steuersignal ein dynamisches Steuersignal, insbesondere ein Taktsignal. Das jeweils andere zu dem dritten oder vierten Transistor zugehörige Steuersignal ist vorzugsweise ein statisches Steuersignal. Ist also das zu dem dritten Transistor zugehörige Steuersignal ein dynamisches Signal, so ist das zu dem vierten Transistor zugehörige Steuersignal ein statisches Signal. Ist das zu dem vierten Transistor zugehörige Steuersignal ein dynamisches Signal, so ist das zu dem dritten Transistor zugehörige Signal ein statisches Signal.
Ist z.B. das erste Potential kleiner als das zweite Potential, so ist vorzugsweise das zu dem vierten Transistor zugehörige Steuersignal ein dynamisches Signal, während das zu dem dritten Transistor zugehörige Steuersignal ein statisches Signal ist.
Ist z.B. das erste Potential größer als das zweite Potential, so ist vorzugsweise das zu dem dritten Transistor zugehörige Steuersignal ein dynamisches Signal, während das zu dem vierten Transistor zugehörige Steuersignal ein statisches Signal ist.
In jedem Fall wird entweder nur der dritte oder nur der vierte Transistor mit einem dynamischen Signal gesteuert. Somit ist es vorteilhafterweise möglich, im Vergleich zu einer herkömmlichen Back-to-Back Schaltung, bei der die Gate-Anschlüsse der beiden antiseriell geschalteten Transistoren miteinander verbunden sind und damit beide Transistoren mit dem gleichen Signal gesteuert werden, die Ansteuerverluste möglichst gering zu halten.
In einer weiteren bevorzugten Ausführungsform ist für den Fall, dass das erste der beiden Potentiale kleiner als das zweite der beiden Potentiale ist, das zu dem ersten Transistor zugehörige Steuersignal derart beschaffen, dass es den ersten Transistor in einen Ein-Zustand schaltet und das zu dem zweiten Transistor zugehörige Steuersignal derart beschaffen, dass es den zweiten Transistor in einen Aus- Zustand schaltet und das zu dem dritten Transistor zugehörige Steuersignal derart beschaffen, dass es den dritten Transistor in einen Ein-Zustand schaltet und das zu dem vierten Transistor zugehörige Steuersignal ein dynamisches Steuersignal.
Mit anderen Worten sind in diesem Fall, d.h. wenn das erste Potential kleiner als das zweite Potential ist, das zu dem ersten Transistor zugehörige Steuersignal und das zu dem dritten Transistor zugehörige Steuersignal derart ausgelegt, dass sich der erste Transistor und der dritte Transistor in einem Ein-Zustand befinden, während das zu dem zweiten Transistor zugehörige Steuersignal derart ausgelegt ist, dass sich der zweite Transistor in einem Aus-Zustand befindet.
Die Vorrichtung ist also für den Fall, dass das erste Potential kleiner als das zweite Potential ist, vorzugsweise derart konfiguriert, dass sich der erste und der dritte Transistor jeweils in einem Ein-Zustand und sich der zweite Transistor in einem Aus- Zustand befindet.
Alternativ oder zusätzlich ist für den Fall, dass das erste der beiden Potentiale größer als das zweite der beiden Potentiale ist, das zu dem ersten Transistor zugehörige Steuersignal derart beschaffen, dass es den ersten Transistor in einen Aus-Zustand schaltet und das zu dem zweiten Transistor zugehörige Steuersignal derart beschaffen, dass es den zweiten Transistor in einen Ein-Zustand schaltet und das zu dem vierten Transistor zugehörige Steuersignal derart beschaffen, dass es den vierten Transistor in einen Ein-Zustand schaltet und das zu dem dritten Transistor zugehörige Steuersignal ein dynamisches Steuersignal.
Mit anderen Worten sind in diesem Fall, d.h. wenn das erste Potential größer als das zweite Potential ist, das zu dem zweiten Transistor zugehörige Steuersignal und das zu dem vierten Transistor zugehörige Steuersignal derart ausgelegt, dass sich der zweite Transistor und der vierte Transistor in einem Ein-Zustand befinden, während das zu dem ersten Transistor zugehörige Steuersignal derart ausgelegt ist, dass sich der erste Transistor in einem Aus-Zustand befindet.
Die Vorrichtung ist also für den Fall, dass das erste Potential größer als das zweite Potential ist, vorzugsweise derart konfiguriert, dass sich der zweite und der vierte Transistor jeweils in einem Ein-Zustand und sich der erste Transistor in einem Aus- Zustand befindet. Ein weiterer unabhängiger Aspekt zur Lösung der Aufgabe betrifft ein Verfahren zum elektrischen Verbinden und Trennen zweier elektrischer Potentiale, umfassend die Schritte:
Bereitstellen einer erfindungsgemäßen Vorrichtung; und
- Steuern der Transistoren auf Basis des Verhältnisses der zwei elektrischen Potentiale.
In einer bevorzugten Ausführungsform umfasst das Steuern der Transistoren ein Erzeugen von zu den jeweiligen Transistoren zugehörigen Steuersignalen auf Basis eines ersten und zweiten Eingangssignals.
Die Steuersignale können vorzugsweise mit Hilfe einer Logik-Schaltung erzeugt werden. Vorzugsweise werden die zu den jeweiligen Transistoren zugehörigen Steuersignale derart erzeugt, dass sie wie bereits zu dem ersten Aspekt der vorliegenden Erfindung beschrieben beschaffen sind.
In einer weiteren bevorzugten Ausführungsform erfolgt das Steuern der Transistoren derart, dass abhängig von den zwei elektrischen Potentialen diejenigen Transistoren in einen Ein-Zustand geschalten werden, für die eine zu dem jeweiligen Transistor zugehörige intrinsische Body-Diode in einem Betriebszustand der Vorrichtung leitfähig wird bzw. leitfähig werden würde.
Insbesondere werden für den Fall, dass das erste Potential kleiner als das zweite Potential ist, der erste Transistor und der dritte Transistor in einen Ein-Zustand geschalten. Der zweite Transistor wird in diesem Fall vorzugsweise in einen Aus- Zustand geschaltet.
Für den Fall, dass das erste Potential größer als das zweite Potential ist, werden insbesondere der zweite Transistor und der vierte Transistor in einen Ein-Zustand geschalten. Der erste Transistor wird in diesem Fall vorzugsweise in einen Aus- Zustand geschaltet. Ein weiterer unabhängiger Aspekt zur Lösung der Aufgabe betrifft eine Verwendung der erfindungsgemäßen Vorrichtung als Schalter in getakteten Anwendungen und/oder als Schalter zum Schalten von Wechselspannungen. Insbesondere kann die erfindungsgemäße Vorrichtung als Schalter in einem AC-DC- Wandler und/oder einem DC-AC-Wandler und/oder als Schalter in einer PFC-Schaltung und/oder als Schalter in einem SC-Wandler verwendet werden.
Für die oben genannten weiteren unabhängigen Aspekte und insbesondere für diesbezügliche bevorzugte Ausführungsformen gelten auch die vor- oder nachstehend gemachten Ausführungen zu den Ausführungsformen des ersten Aspekts. Insbesondere gelten für einen unabhängigen Aspekt der vorliegenden Erfindung und für diesbezügliche bevorzugte Ausführungsformen auch die vor- und nachstehend gemachten Ausführungen zu den Ausführungsformen der jeweils anderen Aspekte.
Im Folgenden werden einzelne Ausführungsformen zur Lösung der Aufgabe anhand der Figuren beispielhaft beschrieben. Dabei weisen die einzelnen beschriebenen Ausführungsformen zum Teil Merkmale auf, die nicht zwingend erforderlich sind, um den beanspruchten Gegenstand auszuführen, die aber in bestimmten Anwendungsfällen gewünschte Eigenschaften bereit stellen. So sollen auch Ausführungsformen als unter die beschriebene technische Lehre fallend offenbart angesehen werden, die nicht alle Merkmale der im Folgenden beschriebenen Ausführungsformen aufweisen. Ferner werden, um unnötige Wiederholungen zu vermeiden, bestimmte Merkmale nur in Bezug auf einzelne der im Folgenden beschriebenen Ausführungsformen erwähnt. Es wird darauf hingewiesen, dass die einzelnen Ausführungsformen daher nicht nur für sich genommen sondern auch in einer Zusammenschau betrachtet werden sollen. Anhand dieser Zusammenschau wird der Fachmann erkennen, dass einzelne Ausführungsformen auch durch Einbeziehung von einzelnen oder mehreren Merkmalen anderer Ausführungsformen modifiziert werden können. Es wird darauf hingewiesen, dass eine systematische Kombination der einzelnen Ausführungsformen mit einzelnen oder mehreren Merkmalen, die in Bezug auf andere Ausführungsformen beschrieben werden, wünschenswert und sinnvoll sein kann, und daher in Erwägung gezogen und auch als von der Beschreibung umfasst angesehen werden soll.
Kurze Beschreibung der Zeichnungen
Figur 1 zeigt einen schematischen Aufbau eines 2:1 Serien-Parallel
Wandlers; zeigt eine schematische Darstellung eines 4-Bit SC-Wandlers mit einem Übersetzungsverhältnis von 5/16; zeigt den ersten Teil eines Schaltbildes des 4-Bit SC-Wandlers der Figur 2; zeigt den zweiten Teil eines Schaltbildes des 4-Bit SC-Wandlers der Figur 2; zeigt einen Ausschnitt des Schaltbildes von der Figur 3b, wobei der Schalter S33 als Transistor mit einer leitenden intrinsischen Bodydiode dargestellt ist; zeigt eine schematische Darstellung zur Ausbildung von intrinsischen Bodydioden D1 und D2 in einem DEMOS Transistor;
Figur 5b zeigt ein Schaltbild zur dynamischen Umschaltung des
Backgates bei einem DEMOS Transistor;
Figur 5c zeigt eine beispielhafte Darstellung der Funktion des
Schaltbildes aus der Figur 5b bei einer Spannung VD = 4 V und VS = 10V; Figur 6 zeigt ein Schaltbild von einer herkömmlichen Back-to-Back
Schaltung mit DEMOS Transistoren;
Figur 7a zeigt ein Schaltbild einer Vorrichtung gemäß einer bevorzugten
Ausführungsform der vorliegenden Erfindung für V2 > Vi;
Figur 7b zeigt ein Ersatzschaltbild der Vorrichtung von Figur 7a;
Figur 8a zeigt ein Schaltbild einer Vorrichtung gemäß einer bevorzugten
Ausführungsform der vorliegenden Erfindung für V2 < Vi;
Figur 8b zeigt ein Ersatzschaltbild der Vorrichtung von Figur 8a;
Figur 9 zeigt ein Simulationsdiagramm zur beispielhaften
Dimensionierung einer erfindungsgemäßen Vorrichtung;
Figur 10 zeigt eine Ansteuertabelle zur bevorzugten Ansteuerung einer erfindungsgemäßen Vorrichtung; Figur 1 1 zeigt eine schematische Darstellung zur Realisierung der bevorzugten Ansteuerung einer erfindungsgemäßen Vorrichtung.
Detaillierte Beschreibung der Zeichnungen Die Figur 1 zeigt einen schematischen Aufbau einer SC-Wandler-Zelle aus einem 2:1 Serien-Parallel Wandler, in welchem die erfindungsgemäße Vorrichtung vorteilhafterweise als Schalter eingesetzt werden kann.
Der Switched Capacitor (SC)-Wandler zeichnet sich durch einfach konfigurierbare Übersetzungsverhältnisse aus. Durch diese Konfigurierbarkeit kann dieser Wandler zum Beispiel eine variierende Eingangsspannung in eine konstante Ausgangsspannung wandeln. Der SC-Wandler ist aus einheitlichen 2:1 Zellen entsprechend der Figur 1 aufgebaut. Jede 2:1 Zelle des SC-Wandlers hat prinzipiell dieselbe Funktion und halbiert die an VIN.TOP und ViN,Bottom anliegende Spannung und gibt diese am Ausgang Vmid aus. Die Schalter Φ1 und Φ2 werden mit einer hohen Taktfrequenz, welche typischerweise im Bereich von 1 bis 4 MHz liegt, gegenphasig angesteuert. In der ersten Hälfte der Taktperiode werden die Schalter Φ1 eingeschaltet, während die Schalter Φ2 ausgeschaltet sind. In der zweiten Taktperiode leiten die Schalter Φ2, während die Schalter Φ1 sperren. Das Tastverhältnis der beiden Phasen beträgt hierbei 50%.
Der mit Cfiy bezeichnete Kondensator dient als sogenannter fliegender Kondensator. Er wird abwechselnd bzw. periodisch mittels der Schalter Φ1 und Φ2 mit einem Potential VIN,Top und einem Potential VIN , Bottom verbunden.
Aufgrund der hohen Takt- bzw. Schaltfrequenz und der Verwendung von DEMOS Hochvolttransistoren als Schalter sind die Ansteuerverluste der Schalter Φ1 und Φ2 ein kritischer Faktor für den Wirkungsgrad der Schaltung. In der Figur 2 ist beispielhaft eine vereinfachte schematische Darstellung eines 4-Bit SC-Wandlers mit einem Übersetzungsverhältnis von 5/16 gezeigt. Ein solcher Wandler umfasst vier 2:1 Zellen, wie sie in der Figur 1 dargestellt sind.
Die Figuren 3a und 3b zeigen eine vollständige Schaltung des 4-Bit SC-Wandlers mit insgesamt vier Zellen. Der Übersichtlichkeit halber zeigt die Figur 3a einen ersten Teil und die Figur 3b einen zweiten Teil der Schaltung. Die internen Spannungen an den Knoten, die bei einer Eingangsspannung von VI = 16 V auftreten, sind zusätzlich in den Figuren 3a und 3b eingetragen. Dabei sind jeweils zwei Werte angegeben, die durch einen Schrägstrich voneinander getrennt sind. Der erste der beiden Werte bezieht sich jeweils auf eine erste Phase, in der die Schalter Φ1 geschlossen und die Schalter Φ2 offen sind und der zweite der beiden Werte bezieht sich jeweils entsprechend auf eine zweite Phase, in der die Schalter Φ1 offen und die Schalter Φ2 geschlossen sind.
Mit Hilfe der Schalter S1 5, S16, S27, S28, S37 und S38, welche auch als Topologie- Schalter bezeichnet werden können, kann das Übersetzungsverhältnis bzw. eine Topologie des Wandlers eingestellt bzw. festgelegt werden.
Je nach Übersetzungsverhältnis, d.h. je nach Stellung der Topologie-Schalter, treten variierende Spannungspolaritäten über den jeweils mit Φ1 und Φ2 gekennzeichneten Schalttransistoren auf, wodurch deren intrinsischen Bodydioden in den leitenden Zustand übergehen und zu einer Störung oder Fehlfunktion des Wandlers führen können. Um dies zu erläutern, wird der in der Figur 3b dargestellte Schalter S33 im Folgenden durch einen n-Kanal DEMOS Transistor ersetzt.
Die Figur 4 zeigt dazu einen Ausschnitt der Gesamtschaltung. In der ersten Phase, d.h. in der Phase, in der die Schalter Φ1 geschlossen sind, ist die Spannung an der Source bzw. Bulk mit 10 V wesentlich höher als die Spannung am Drain, welche in dem Beispiel lediglich 4 V beträgt. D.h. es gilt VSD > Vf.Diode, wobei Vf.Diode die Durchlassspannung der intrinsischen Bodydiode des Transistors bezeichnet. Dadurch wird die Bodydiode leitend und es findet ein Stromfluss von Source zu Drain statt, welcher zu einem Fehlverhalten des Wandlers führt.
Die Vorwärtspolung von Bodydioden kann z.B. gemäß des Stands der Techn ik durch eine dynamische Umschaltung des Backgates (Bulk-Gebiet) auf das niedrigere Potential oder durch eine Antiseriellschaltung zweier MOSFETs, welche auch Back- to-Back Schaltung genannt wird, gelöst werden. Diese zwei Möglichkeiten werden nachfolgend anhand der Figuren 5 und 6 kurz erläutert.
Die Figur 5a zeigt zunächst eine schematische Darstellung eines DEMOS Transistors mit den Anschlüssen Bulk 3, Source 4, Gate 6 und Drain 8. In dem Transistor ist zwischen Source 4 und Bulk 3 eine erste intrinsische Bodydiode D1 und zwischen Bulk 3 und Drain 8 eine zweite intrinsische Bodydiode D2 ausgebildet. Das Prinzip der dynamischen Umschaltung des Backgates ist in den Figuren 5b und 5c dargestellt. In der Figur 5b sind dabei die Schalter S1 und S2 eingefügt. Je nach Spannungsverhältnis zwischen Drain 8 und Source 4 wird entweder der Schalter S1 oder S2 durchgeschaltet, so dass ein Sperren der Bodydiode DI oder D2 garantiert ist. Die Steuerung des Schalttransistors über das Gate 6 erfolgt somit je nach Schalterstellung von S1 und S2 bezogen auf das Drain- oder das Source- Potential.
In der Figur 5c ist die Funktion des Schaltbildes aus der Figur 5b beispielhaft bei einem Spannungsverhältnis von VD = 4 V und Vs = 10 V dargestellt. Der Schalttransistor S33 soll in diesem Fall sperren. Damit die Bodydiode D2 sperrt, ist entsprechend der Schalter S1 geschlossen und der Schalter S2 geöffnet. Um ein Sperren des Schalttransistors sicherzustellen, muss am Gate 6 eine Spannung von VG = 4 V angelegt werden. Zwischen Gate 6 und Source 4 entsteht somit eine Spannung von VGS = -6 V. Bedingt durch den unsymmetrischen Aufbau eines bei Power Management Schaltungen oft verwendeten DEMOS Transistors ist jedoch nur eine geringe Gate-Source-Spannung zulässig, beispielsweise von VGS = ±5 V. Eine dynamische Umschaltung des Backgates ist somit in diesem Anwendungsfall nicht realisierbar. In jedem Fall würde diese Lösung auch einen zusätzlichen Ansteueraufwand für die Schalter S1 und S2 bedeuten.
In der Figur 6 ist ein Schaltbild einer herkömmlichen Back-to-Back Schaltung mit DEMOS Transistoren dargestellt. In dieser Back-to-Back Schaltung sind zwei Transistoren 10a und 10b antiseriell hintereinander geschaltet. Dazu ist der Source- Anschluss 4a des ersten Transistors 10a mit dem Source-Anschluss 4b des zweiten Transistors 10b verbunden. Der Drain-Anschluss 8a des ersten Transistors 10a ist in einem Betriebszustand mit einem ersten Potential V1 und der Drain-Anschluss 8b des zweiten Transistors 10b mit einem zweiten Potential V2 verbunden. Der erste Transistor 10a weist eine erste intrinsische Bodydiode 13a und der zweite Transistor 10b weist eine zweite intrinsische Bodydiode 13b auf. Die Gates der beiden Transistoren 10a und 10b sind über einen gemeinsamen Gate-Anschluss 6 miteinander verbunden, so dass beide Transistoren 10a und 10b mit dem gleichen Gate- bzw. Steuersignal gesteuert werden. Folglich treten bei beiden Transistoren, insbesondere bei einer getakteten Ansteuerung, Ansteuerverluste auf.
Durch die Antiseriellschaltung zweier MOSFETs entsprechend der Figur 6 kann die Vorwärtspolung von Bodydioden blockiert werden. Der Nachteil der Back-to-Back Schaltung ist jedoch, dass für den gleichen Einschaltwiderstand Ros(on) eines einzelnen Transistors, die beiden Transistoren 10a und 10b doppelt so groß ausgeführt werden müssen. Insbesondere muss das Breite (W) zu Länge (L) Verhältnis der Transistoren 10a und 10b jeweils doppelt so groß sein, wie es bei einem einzelnen Transistor normalerweise der Fall ist. Dies führt zu einer deutlichen Vergrößerung des Flächenverbrauchs um den Faktor 4 und bei einer taktenden Ansteuerung zur Vervierfachung der Ansteuerverluste PGate.
Durch die erfindungsgemäße Vorrichtung bzw. Schaltung, wie sie im Folgenden anhand der Figuren 7 bis 11 beschrieben wird, können diese Ansteuerverluste deutlich reduziert werden.
Die Figuren 7a und 8a zeigen jeweils ein Schaltbild einer Vorrichtung bzw. Schaltung 100 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Die Figuren 7a und 8a unterscheiden sich lediglich in der von dem Verhältnis der Potentiale V1 und V2 abhängigen Ansteuerung der Vorrichtung 100, die Vorrichtung 100 selbst ist jedoch in beiden Fällen gleich.
Die Vorrichtung 100 dient zum elektrischen Verbinden und Trennen der Potentiale V1 und V2, d.h. als Schalter zwischen den Potentialen V1 und V2. Die Vorrichtung 100 umfasst ein erstes Modul, welches einen ersten Transistor 10a und einen zweiten Transistor 10b umfasst und ein zweites Modul, welches einen dritten Transistor 10c und einen vierten Transistor 10d umfasst. Sämtliche Transistoren 10a bis 10d weisen jeweils ein Bulk bzw. Bulk-Gebiet 3a bis 3d, einen Source-Anschluss 4a bis 4d, einen Gate-Anschluss 6a bis 6d sowie einen Drain-Anschluss 8a bis 8d auf. Zudem weist jeder der Transistoren 10a bis 10d jeweils eine zugehörige intrinsische Bodydiode 13a bis 13d auf. Die Transistoren 10a und 10b des ersten Moduls sind antiseriell geschaltet und auch die Transistoren 10c und 10d des zweiten Moduls sind antiseriell geschaltet. Insbesondere ist der Source-Anschluss 4a des ersten Transistors 10a mit dem Source-Anschluss 4b des zweiten Transistors 10b und der Source-Anschluss 4c des dritten Transistors 10c mit dem Source-Anschluss 4d des vierten Transistors 10d verbunden. Das erste Modul und das zweite Modul, d.h. die ersten und zweiten Transistoren 10a und 10b einerseits und die dritten und vierten Transistoren 10c und 10d andererseits, sind parallel geschaltet. Dabei sind sämtliche Bulks 3a bis 3d miteinander verbunden und weisen somit ein gemeinsames Potential Vphase auf.
Ferner sind der Drain-Anschluss 8a des ersten Transistors 10a und der Drain- Anschluss 8c des dritten Transistors 10c miteinander verbunden. Entsprechend sind der Drain-Anschluss 8b des zweiten Transistors 10b und der Drain-Anschluss 8d des vierten Transistors 10b miteinander verbunden. An den Drain-Anschlüssen 8a und 8c des ersten und dritten Transistors 10a und 10c liegt im Betriebszustand bzw. im angeschlossenen Zustand der Vorrichtung 100 jeweils das erste Potential Vi an, während an den Drain-Anschlüssen 8b und 8d des zweiten und vierten Transistors 10b und 10d jeweils das zweite Potential V2 anliegt.
Jeder der Transistoren 10a bis 10d kann über den jeweils zugehörigen Gate- Anschluss 6a bis 6d gesteuert werden.
Die Transistoren 10c und 10d weisen vorteilhafterweise ein kleines W/L Verhältnis, d.h. ein großen f?DS(on) auf. Diese Transistoren 10c und 10d werden gemäß den Figuren 7a und 8a mit einem Taktsignal gesteuert und werden daher auch als getaktete Schalttransistoren bezeichnet. Dagegen sind die Transistoren 10a und 10b vorzugsweise mit einem vergleichsweise großen W/L-Verhältnis, d.h. einem vergleichsweise kleinen f?DS(on) ausgeführt und werden nur statisch ein- oder ausgeschaltet.
Insbesondere weist die Vorrichtung 100 zwei identische niederohmige statische Schalter 10a und 10b auf, welche mit zwei dynamischen Schaltern 10c und 10d parallel geschaltet sind. Abhängig von der gewünschten Polarität wird einer der statischen Schalter, d.h. Schalter 10a oder 10b, in einen Aus-Zustand gebracht, einer der dynamischen Schalter, d.h. Schalter 10c oder 10d, ist permanent in einem Ein-Zustand, während der jeweils andere der dynamischen Schalter 10c und 10d mit einem Taktsignal, insbesondere mit einem Gate-Taktgeber, gesteuert wird.
In der Figur 7a ist die Vorrichtung 100 in einem Betriebszustand gezeigt, bei dem das erste Potential Vi kleiner als das zweite Potential V2 ist. Die Schalter 10a und 10c sind dabei statisch eingeschaltet, während der Schalter 10b ausgeschaltet ist. Der Schalter 10d wird mit dem entsprechenden Taktsignal angesteuert. Im eingeschalteten Zustand des Transistors 10d ergibt sich das entsprechende
Widerstandsersatzschaltbild der Figur 7b. In der Figur 8a ist die Vorrichtung 100 in einem Betriebszustand gezeigt, bei dem das erste Potential Vi größer als das zweite Potential V2 ist. Die Schalter 10b und 10d sind dabei statisch eingeschaltet, während der Schalter 10a ausgeschaltet ist. Der Schalter 10c wird mit dem entsprechenden Taktsignal angesteuert. Im eingeschalteten Zustand des Transistors 10c ergibt sich das entsprechende Widerstandsersatzschaltbild der Figur 8b.
In den Figuren 7b und 8b sind jeweils die mit RA, RB, RC und RD bezeichneten Widerstände die Einschaltwiderstände der Transistoren 10a, 10b, 10c und 10d. Im Folgenden wird beispielhaft der Fall mit V2 > Vi, d.h. der Betriebszustand bzw. die Ansteuerung der Vorrichtung 100 gemäß den Figuren 7a und 7b etwas näher betrachtet:
Der Gesamtwiderstand Ron^ges lässt sich mit der folgenden Gleichung berechnen:
RC,D RA,B
R •,on,ges = RD + (1 ).
RC,D + RA,B wobei RA = RB = RA B und RC = RD = RC D .
Die Reihen- und Parallelschaltung wird vorteilhafterweise so dimensioniert, dass der Einschaltwiderstand Rßn,ges dieser Schaltung im Wesentlichen dem
Einschaltwiderstand eines einzelnen Transistors entspricht. Dabei werden vorzugsweise die Ansteuerverluste PQate so gering wie möglich und im Bereich eines einzelnen Schalttransistors gehalten. Für die Dimensionierung der Vorrichtung bzw. der modifizierten Back-to-Back Schaltung 100 werden die Gateverluste auf die Gateverluste einer konventionellen Back-to-Back Schaltung normiert und mit ^Gate,normiert bezeichnet. Die normierten Gateverluste werden als Funktion von X = RC,D I R-Α,Β dargestellt. Dabei wird nach einem Minimum { min bzw. PGate,normiert,min ) der normierten Gateverluste gesucht. Nach Bestimmung eines Minimums, können mit der Beziehung = Rc,D / ' RA,B ur|d der obigen Gleichung 1 die Widerstandswerte für RÄ B und R ,D berechnet werden.
In der Figur 9 ist ein beispielhaftes Simulationsergebnis dargestellt. Wie aus dem Diagramm der Figur 9 zu entnehmen ist, werden mit steigendem x die normierten Gateverluste PGate,normiert > welche durch die Kurve 15 dargestellt sind, kleiner. Zugleich nimmt jedoch der Flächenverbrauch Anormiert , welcher durch die Kurve 17 dargestellt ist, deutlich zu. In der Figur 9 ist der Flächenverbrauch der modifizierten Back-to-Back Schaltung auf den Flächenverbrauch einer konventionellen Back-to- Back Schaltung normiert und wird mit Anormiert bezeichnet. Wie aus dem Diagramm der Figur 9 ersichtlich ist, kann mit der erfindungsgemäßen Vorrichtung im Vergleich zu einer konventionellen Back-to-Back-Schaltung hinsichtlich der Gateverluste eine Verbesserung von bis zu 75% erreicht werden. Abhängig von der jeweiligen Anwendung, kann durch eine entsprechende Auswahl von x eine Abstimmung zwischen den Ansteuerverlusten und der Bauteilgröße vorgenommen werden. Beispielsweise können mit einem Widerstandsverhältnis von x = 2.1 die Gateverluste auf ca. 30% im Vergleich zu einem herkömmlichen Back-to- Back Schalter reduziert werden. Die Ansteuerung der vier Schalttransistoren 10a bis 10d erfolgt in dem angeführten Beispiel einzeln. Dabei werden die statischen Schalter entsprechend einer Topologie, d.h. entsprechend dem Verhältnis der beiden Potentiale, ein- oder ausgeschaltet und das entsprechende Taktsignal wird auf den Schalter 10c oder 10d geführt.
Die Figur 10 zeigt eine Ansteuertabelle zu einer bevorzugten Ansteuerung der Vorrichtung 100. Dabei bedeutet T die Topologie. Die Topologie T gibt das Verhältnis der beiden Potentiale Vi und V2 wieder. So hat T den Wert 1 , sofern V2 > Vi gilt und den Wert 0, sofern V2 < Vi gilt. Die zweite Spalte der Tabelle beschreibt ein Taktsignal, z.B. das Taktsignal eines SC-Wandlers. In der dritten bis sechsten Spalte der Tabelle ist jeweils angegeben, welcher der Transistoren 10a bis 10d in einem Ein-Zustand oder in einem Aus-Zustand ist bzw. sein soll. Dabei bedeutet eine 1 einen Ein-Zustand und eine 0 einen Aus-Zustand. Die Bezeichnung A steht für den ersten Transistor 10a, B für den zweiten Transistor 10b, C für den dritten Transistor 10c und D für den vierten Transistor 10d der Vorrichtung 100. Beispielsweise sind für T = 0 und Φ1/Φ2 = 0 der erste Transistor 10a und der dritte Transistor 10c ausgeschaltet, während der zweite Transistor 10b und der vierte Transistor 10d eingeschaltet sind . Die Figur 11 zeigt eine schematische Darstellung einer möglichen Steuereinheit 20 der Vorrichtung 100 gemäß einer bevorzugten Ausführungsform. Die Steuereinheit 20 dient zum Steuern der Transistoren 10a bis 10d auf Basis eines ersten Eingangssignals 21 und eines zweiten Eingangssignals 22. Dabei ist das erste Eingangssignal 21 ein statisches Signal, welches die Topologie T beschreibt und somit von der Größe der zwei Potentiale Vi und V2 abhängt. Bei einem Spannungsverhältnis V2 > Vi kann z.B. bei der Topologieauswahl 21 der Wert T = 1 und für V2 < Vi entsprechend der Wert T = 0 eingestellt werden. Das zweite Eingangssignal 22 ist ein dynamisches Signal und entspricht z.B. einem Taktsignal.
Die Steuereinheit 20 umfasst einen ersten Pegelwandler bzw. Levelshifter 41 zum Wandeln des ersten Eingangssignals 21 in ein modifiziertes erstes Eingangssignal und einen zweiten Pegelwandler bzw. Levelshifter 42 zum Wandeln des zweiten Eingangssignals 22 in ein modifiziertes zweites Eingangssignal. Der Levelshifter 41 für die Topologieauswahl wird hierbei nur bei einem Wechsel des Übersetzungsverhältnisses des SC-Wandlers genutzt, so dass praktisch keine dynamischen Verluste durch Schalten mit der Taktfrequenz entstehen.
Des Weiteren umfasst die Steuereinheit 20 eine Logik bzw. Logik-Schaltung 50, welche für jeden Transistor 10a bis 10d der Vorrichtung 100 ein zugehöriges Steuersignal 60a bis 60d auf Basis des modifizierten ersten und modifizierten zweiten Eingangssignals erzeugt. Mittels der Steuersignale 60a bis 60d werden also die Transistoren 10a bis 10d gesteuert, indem die Steuersignale 60a bis 60d jeweils an die Gate-Anschlüsse 6a bis 6d der Transistoren 10a bis 10d angelegt werden. Die Logik-Schaltung 50 umfasst zwei Nicht-Gatter 52 und 54 sowie zwei NAND- Gatter 56 und 58, womit die Kodierung bzw. Ansteuerung gemäß der Tabelle der Figur 10 realisiert werden kann.
Schließlich umfasst die Steuereinheit 20 ferner eine Ladungspumpe bzw. Charge Pump 30 zum Versorgen des ersten und zweiten Pegelwandlers 41 und 42 mit Energie. Die Charge Pump 30 wird dabei von einem Versorgungspotential VDD gespeist und stellt für die Pegelwandler 41 und 42 zwei Spannungslevel, nämlich VHigh und Vphase zur Verfügung.
Die vorliegende Erfindung ermöglicht eine einfache und effektive Realisierung einer Schaltstufe, bei der ein Querstrom durch die Body-Diode der Schalttransistoren vermieden werden kann. Dynamische Ansteuerverluste werden um typischerweise 70% reduziert bei minimal erhöhtem Flächenverbrauch im Vergleich mit einer konventionellen Back-to-Back Schaltung. Die gesamten Ansteuerverluste können bei einem nur minimal erhöhten Flächenaufwand deutlich reduziert werden. Die Schaltung ist zudem nur wenig komplizierter als eine herkömmliche Back-to-Back Schaltung und bei allen Transistortypen einsetzbar, d.h. auch beispielsweise bei unsymmetrisch aufgebauten Leistungstransistoren wie z.B. DEMOS. Die erfindungsgemäße Vorrichtung 100 kann insbesondere als taktender Schalter in einem SC-Wandler verwendet werden. Ein Vorteil des SC-Wandlers ist, dass die Spannungsverhältnisse V1 und V2 je nach Übersetzungsverhältnis bekannt sind. Zudem ist die Änderung der Spannungsverhältnisse V1 und V2 deutlich langsamer als die Takt- bzw. Schaltfrequenz der Schalttransistoren. Dadurch kann je nach Spannungsverhältnis der Transistor, dessen Bodydiode leiten würde, bereits eingeschaltet werden. Indem der Transistor, an dem das taktende Signal anliegt, im Vergleich zu den dazu parallel geschalteten Transistoren klein oder kleiner ausgeführt wird, d.h. indem das W/L-Verhältnis dieses Transistors klein oder kleiner ist, können Ansteuerverluste niedrig gehalten werden. Durch die Ausnutzung einer Parallelschaltung wird dabei dennoch der geforderte RüS(on) eines einzelnen Schalters sichergestellt.
Bezugszeichenliste
1 Erstes Potential Vi
2 Zweites Potential V2
3 Bulk / Bulkgebiet
3a Bulk / Bulkgebiet
3b Bulk / Bulkgebiet
3c Bulk / Bulkgebiet
3d Bulk / Bulkgebiet
4 Source / Source-Anschluss
4a Source / Source-Anschluss
4b Source / Source-Anschluss
4c Source / Source-Anschluss
4d Source / Source-Anschluss
6 Gate / Gate-Anschluss „„
26
6a Gate / Gate-Anschluss
6b Gate / Gate-Anschluss
6c Gate / Gate-Anschluss
6d Gate / Gate-Anschluss
8 Drain / Drain-Anschluss
8a Drain / Drain-Anschluss
8b Drain / Drain-Anschluss
8c Drain / Drain-Anschluss
8d Drain / Drain-Anschluss
10a Erster Transistor
10b Zweiter Transistor
10c Dritter Transistor
10d Vierter Transistor
13a Bodydiode
13b Bodydiode
13c Bodydiode
13d Bodydiode
15 Simulationskurve von normierten Gateverlusten
17 Simulationskurve eines normierten Flächenverbrauchs
20 Steuereinheit / Ansteuerungseinheit
21 Erstes Eingangssignal
22 Zweites Eingangssignal
30 Ladungspumpe / Charge Pump
41 Erster Pegelwandler bzw. Levelshifter
42 Zweiter Pegelwandler bzw. Levelshifter
50 Logik / Logikschaltung
52 Erstes Nicht-Gatter
54 Zweites Nicht-Gatter
56 Erstes Nand-Gatter
58 Zweites Nand-Gatter
60a Steuersignal
60b Steuersignal Steuersignal
Steuersignal
Vorrichtung / Schaltvorrichtung

Claims

Patentansprüche
1 . Vorrichtung (100) zum elektrischen Verbinden und Trennen zweier elektrischer Potentiale (V1 , V2), umfassend
- ein erstes Modul, welches einen ersten und einen zweiten Transistor (10a, 10b) umfasst, wobei der erste Transistor (10a) antiseriell zu dem zweiten Transistor (10b) geschaltet ist; und
- ein zweites Modul, welches einen dritten und einen vierten Transistor (10c, 10d) umfasst, wobei der dritte Transistor (10c) antiseriell zu dem vierten Transistor (10d) geschaltet ist;
wobei das erste Modul und das zweite Modul parallel geschaltet sind.
2. Vorrichtung (100) nach Anspruch 1 , wobei jeder der Transistoren (10a-10d) ein Bulk-Gebiet (3a-3d), einen Source-Anschluss (4a-4d) und einen Drain- Anschluss (8a-8d) aufweist,
wobei sämtliche Bulk-Gebiete (3a-3d) und/oder sämtliche Source- Anschlüsse (4a-4d) der Transistoren (10a-1 Od) miteinander verbunden sind, oder wobei sämtliche Drain-Anschlüsse (8a-8d) der Transistoren (10a- 0d) miteinander verbunden sind.
3. Vorrichtung (100) nach Anspruch 1 oder 2, wobei in einem Betriebszustand der Vorrichtung (100) sämtliche Bulk-Gebiete (3a-3d) und/oder sämtliche Source-
Anschlüsse (4a-4d) der Transistoren (10a-10d) miteinander verbunden sind und wobei der Drain-Anschluss (8a) des ersten Transistors (10a) und der Drain- Anschluss (8c) des dritten Transistors (10c) mit einem ersten (V1 ) der zwei Potentiale verbunden ist und wobei der Drain-Anschluss (8b) des zweiten Transistors (10b) und der Drain-Anschluss (8d) des vierten Transistors (10d) mit einem zweiten (V2) der zwei Potentiale verbunden ist.
4. Vorrichtung (100) nach Anspruch 1 oder 2, wobei in einem Betriebszustand der Vorrichtung (100) sämtliche Drain-Anschlüsse (8a-8d) der Transistoren (10a- 10d) miteinander verbunden sind und wobei der Source-Anschluss (4a) des ersten Transistors (10a) und der Source-Anschluss (4c) des dritten Transistors (10c) mit einem ersten (V1 ) der zwei Potentiale verbunden ist und wobei der Source-Anschluss (4b) des zweiten Transistors (10b) und der Source-Anschluss (4d) des vierten Transistors (10d) mit einem zweiten (V2) der zwei Potentiale verbunden ist.
5. Vorrichtung nach Anspruch 1 ,
wobei jeder der Transistoren (10a-10d) ein Bulk-Gebiet (3a-3d), einen Source-Anschluss (4a-4d), einen Drain-Anschluss (8a-8d) und einen Gate- Anschluss (6a-6d) aufweist, wobei die Bulk-Gebiete (3a-3d) und/oder die Source- Anschlüsse (4a-4d) des ersten, zweiten, dritten und vierten Transistors (10a-10d) miteinander verbunden sind, wobei der Drain-Anschluss (8a) des ersten Transistors (10a) mit dem Drain-Anschluss (8c) des dritten Transistors (10c) verbunden ist, wobei der Drain-Anschluss (8b) des zweiten Transistors (10b) mit dem Drain-Anschluss (8d) des vierten Transistors (10d) verbunden ist, und wobei jeder der Transistoren (10a-10d) über den zugehörigen Gate-Anschluss (6a-6d) gesteuert werden kann, oder
wobei jeder der Transistoren (10a-10d) ein Bulk-Gebiet (3a-3d), einen Source-Anschluss (4a-4d), einen Drain-Anschluss (8a-8d) und einen Gate- Anschluss (6a-6d) aufweist, wobei die Drain-Anschlüsse (4a-4d) des ersten, zweiten, dritten und vierten Transistors (10a-10d) miteinander verbunden sind, wobei der Source-Anschluss (4a) des ersten Transistors (10a) mit dem Source- Anschluss (4c) des dritten Transistors (10c) verbunden ist, wobei der Source- Anschluss (4b) des zweiten Transistors (10b) mit dem Source-Anschluss (4d) des vierten Transistors (10d) verbunden ist, und wobei jeder der Transistoren (10a- 10d) über den zugehörigen Gate-Anschluss (6a-6d) gesteuert werden kann.
6. Vorrichtung (100) nach einem der vorangehenden Ansprüche, wobei der erste Transistor (10a) einen Einschaltwiderstand aufweist, welcher kleiner als ein Einschaltwiderstand des dritten Transistors (10c) und kleiner als ein Einschaltwiderstand des vierten Transistors (10d) ist, und/oder wobei der zweite Transistor (10b) einen Einschaltwiderstand aufweist, welcher kleiner als der Einschaltwiderstand des dritten Transistors (10c) und kleiner als der Einschaltwiderstand des vierten Transistors (10d) ist.
7. Vorrichtung (100) nach einem der vorangehenden Ansprüche, ferner umfassend eine Steuereinheit (20) zum Steuern der Transistoren (10a-10d) auf Basis eines ersten und zweiten Eingangssignals (21 , 22), wobei das erste Eingangssignal (21 ) vorzugsweise ein statisches Signal ist, welches insbesondere von der Größe der zwei Potentiale abhängt, und wobei das zweite Eingangssignal (22) vorzugsweise ein dynamisches Signal ist.
8. Vorrichtung (100) nach Anspruch 7, wobei die Steuereinheit (20) umfasst:
einen ersten Pegelwandler (41 ) zum Wandeln des ersten Eingangssignals (21 ) in ein modifiziertes erstes Eingangssignal;
- einen zweiten Pegelwandler (42) zum Wandeln des zweiten
Eingangssignals (22) in ein modifiziertes zweites Eingangssignal; und
eine Logik-Schaltung (50), welche für jeden Transistor (10a-10d) ein zugehöriges Steuersignal (60a-60d) auf Basis des modifizierten ersten und modifizierten zweiten Eingangssignals erzeugt.
9. Vorrichtung (100) nach Anspruch 8, wobei die Steuereinheit (20) ferner eine Charge Pump (30) zum Versorgen des ersten und zweiten Pegelwandlers (41 , 42) mit Energie umfasst.
10. Vorrichtung (100) nach Anspruch 8 oder 9,
wobei die zu dem ersten und zweiten Transistor (10a, 10b) zugehörigen Steuersignale (60a, 60b) statische Signale sind, und/oder
wobei abhängig von dem ersten Eingangssignal (21 ) entweder das zu dem dritten Transistor (10c) zugehörige Steuersignal (60c) oder das zu dem vierten Transistor (10d) zugehörige Steuersignal (60d) ein dynamisches Steuersignal ist.
11. Vorrichtung (100) nach einem der Ansprüche 8 bis 10, wobei
für den Fall, dass das erste (V1 ) der beiden Potentiale kleiner als das zweite (V2) der beiden Potentiale ist, das zu dem ersten Transistor (10a) zugehörige Steuersignal (60a) derart beschaffen ist, dass es den ersten Transistor (10a) in einen Ein-Zustand schaltet und das zu dem zweiten Transistor (10b) zugehörige Steuersignal (60b) derart beschaffen ist, dass es den zweiten Transistor (10b) in einen Aus-Zustand schaltet und das zu dem dritten Transistor (10c) zugehörige Steuersignal (60c) derart beschaffen ist, dass es den dritten Transistor (10c) in einen Ein-Zustand schaltet und das zu dem vierten Transistor (10d) zugehörige Steuersignal (60d) ein dynamisches Steuersignal ist, und/oder für den Fall, dass das erste (V1 ) der beiden Potentiale größer als das zweite (V2) der beiden Potentiale ist, das zu dem ersten Transistor (10a) zugehörige Steuersignal (60a) derart beschaffen ist, dass es den ersten Transistor (10a) in einen Aus-Zustand schaltet und das zu dem zweiten Transistor (10b) zugehörige Steuersignal (60b) derart beschaffen ist, dass es den zweiten Transistor (10b) in einen Ein-Zustand schaltet und das zu dem vierten Transistor (10d) zugehörige Steuersignal (60d) derart beschaffen ist, dass es den vierten Transistor (10d) in einen Ein-Zustand schaltet und das zu dem dritten Transistor (10c) zugehörige Steuersignal (60c) ein dynamisches Steuersignal ist.
12. Verfahren zum elektrischen Verbinden und Trennen zweier elektrischer Potentiale (V1 , V2), umfassend die Schritte:
- Bereitstellen einer Vorrichtung (100) nach einem der vorangehenden
Ansprüche; und
Steuern der Transistoren (10a-10d) auf Basis des Verhältnisses der zwei elektrischen Potentiale (V1 , V2).
13. Verfahren nach Anspruch 12, wobei das Steuern der Transistoren (10a- 10d) ein Erzeugen von zu den jeweiligen Transistoren (10a-10d) zugehörigen Steuersignalen (60a-60d) auf Basis eines ersten und zweiten Eingangssignals (21 , 22) umfasst.
14. Verfahren nach Anspruch 12 oder 13, wobei das Steuern der Transistoren (10a-10d) derart erfolgt, dass abhängig von den zwei elektrischen Potentialen (V1 , V2) diejenigen Transistoren in einen Ein-Zustand geschalten werden, für die eine zu dem jeweiligen Transistor zugehörige intrinsische Body-Diode in einem Betriebszustand der Vorrichtung (100) leitfähig wird.
15. Verfahren nach einem der Ansprüche 12 bis 14,
wobei für den Fall, dass das erste Potential (V1) kleiner als das zweite Potential (V2) ist, die Transistoren (10a-10d) derart gesteuert werden, dass sich der erste Transistor (10a) und der dritte Transistor (10c) in einem Ein-Zustand befinden, während sich der zweite Transistor (10b) in einem Aus-Zustand befindet, und/oder
wobei für den Fall, dass das erste Potential (V1) größer als das zweite Potential (V2) ist, die Transistoren (10a-10d) derart gesteuert werden, dass der zweite Transistor (10b) und der vierte Transistor (10d) sich in einem Ein-Zustand befinden, während sich der erste Transistor (10a) in einem Aus-Zustand befindet.
16. Verfahren nach einem der Ansprüche 12 bis 15, wobei das Steuern der Transistoren (10a-10d) in Abhängigkeit der beiden Potentiale (V1 , V2) mit Hilfe einer Logik-Schaltung erfolgt.
17. Verwendung der Vorrichtung (100) nach einem der Ansprüche 1 bis 1 1 als Schalter in getakteten Anwendungen und/oder als Schalter zum Schalten von Wechselspannungen.
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