WO2015056082A1 - Treiberanordnung für einen zu steuernden transistor - Google Patents

Treiberanordnung für einen zu steuernden transistor Download PDF

Info

Publication number
WO2015056082A1
WO2015056082A1 PCT/IB2014/002135 IB2014002135W WO2015056082A1 WO 2015056082 A1 WO2015056082 A1 WO 2015056082A1 IB 2014002135 W IB2014002135 W IB 2014002135W WO 2015056082 A1 WO2015056082 A1 WO 2015056082A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
controlled
driver arrangement
driver
input voltage
Prior art date
Application number
PCT/IB2014/002135
Other languages
English (en)
French (fr)
Inventor
Sebastian Strache
Stefan Heinen
Leo ROLF
Ralf Wunderlich
Original Assignee
RWTH, Aachen
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by RWTH, Aachen filed Critical RWTH, Aachen
Publication of WO2015056082A1 publication Critical patent/WO2015056082A1/de

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/13—Modifications for switching at zero crossing
    • H03K17/133—Modifications for switching at zero crossing in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0036—Means reducing energy consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0081—Power supply means, e.g. to the switch driver

Definitions

  • SoC system-on-a-chip
  • SoC system-on-a-chip
  • the power converters are manufactured in ever winery structure sizes. This reduces the maximum gate-source voltage that can be permanently applied to the transistors.
  • the input-output (10) voltages on the other hand, remain constant or decrease more slowly in order to ensure compatibility
  • the supply voltage in the IO range of SoC is usually greater than the maximum gate-source voltage for the transistors used.
  • Boost Converter for photovoltaic modules or LED drivers
  • the supply voltages are higher, e.g. 12V or 50V, but the gate-source voltages continue to be e.g. only 3.3 V.
  • this problem is the use of modern CMOS processes with power transistors, since in these the maximum gate-source voltage VGS is usually much smaller than the maximum drain-source voltage V DS . This is usually even desirable, since the capacitive losses of the gate C, ss according to
  • the losses should be as small as possible.
  • transistors M2 to be driven are driven at the gate with inverters (illustrated as a dashed box) made up of the NMOS transistor M3 and the P OS transistor M4 via the common input of the inverter IN.
  • the inverter is connected to the supply voltage V DD .
  • driver concepts proposed which will be illuminated in more detail below, with all driver concepts using the example of a so-called high-side driver (for a PMOS or PLDMOS) are explained. It should be noted, however, that the illustrated driver concepts are also all usable for low-side power transistors.
  • FIG. 2 shows a driver concept with a voltage regulator.
  • the potential V bias can, for. B. with a low-drop controller (LDO) are generated.
  • LDO low-drop controller
  • the disadvantage is that the low-drop regulator and its output capacitance requires additional area and the operational amplifier has a permanent cross-current within the low-drop regulator.
  • FIG. 3 shows a driver concept with a bootstrap driver.
  • the bootstrap driver controls the gate potential of the transistor 2 to be controlled by
  • the bootstrap capacity C b00 t is switched in two phases. First, it is charged to the voltage V DD . Subsequently, the capacitance C boat is connected between the gate and source of the transistor M2. The desired gate-source voltage adjusts itself by a charge equalization.
  • the capacitance C b00t must be about four times smaller than the input capacitance of the transistor M2.
  • the gate-source voltage V GS is set by the ratio of the capacitances.
  • connections of external capacitance must be connected to the integrated circuit, at least 2 connection pads are needed. This requires additional area on the integrated circuit and therefore adds to the cost.
  • FIG. 4 shows a possible realization of a driver concept with a resonant driver.
  • a resonant driver energy in an inductance L stored and fed back into the supply voltage.
  • the capacitive losses in driving the (power) transistors over conventional drivers can be significantly reduced.
  • a so-called low-side driver is shown with an NMOS transistor M2, here the gate of transistor M2 is charged equivalent to a current source and stored in the inductance energy is fed back into the source after reloading.
  • the transistor M2 could be driven without loss assuming ideal components. In a real implementation, however, losses occur in the components.
  • FIG. 5 shows a so-called high-side driver with a PMOS transistor M2 as a load.
  • V G s the maximum gate-source voltage
  • V DD Supply voltage V DD also generates additional losses in the low-drop regulator and the diodes, since the voltage V BIAS from which the current flows from V D D is generated.
  • V BIAS voltage from which the current flows from V D D is generated.
  • the driver for the PMOS only has the advantage that the input capacitance of the transistor M2 is charged as by a current source and can only in the ideal case allow a reduction of the capacitive losses by about 50%.
  • V BIAS voltage BIAS
  • V BIAS voltage BIAS
  • the inductance L must be realized by an external component, since integrated coils have too low inductances and a poor quality. This results in similar disadvantages, such as the external capacitor of the bootstrap driver, ie it again contact pads are needed, which are error-prone and increased
  • FIG. 6 shows a possible implementation of a driver concept with a partial switch gate driver according to US Pat. No. 7,557,007 B2 (FIG. 18 there).
  • the gate of the transistor 140 is charged to the desired potential.
  • the gate voltage is detected with the track and hold gate and compared with the desired gate potential.
  • the analog pulse width modulator typically generates a significant power loss.
  • a further disadvantage is that the control presented there is very susceptible to the coupling of interference signals of the integrated power transistors switching in the immediate vicinity, which can lead to a larger control error or in the worst case even to oscillations in the circuit. Based on this, it is an object of the invention to provide a driver arrangement for a transistor to be controlled, which avoids a disadvantage or several disadvantages of the prior art.
  • FIG. 1 shows an inverter as a gate driver for application areas in which the gate-source voltage is of the order of the supply voltage.
  • FIG. 3 shows a driver concept with a bootstrap driver according to the prior art
  • FIG. 4 shows a driver concept with a resonant driver according to the prior art
  • FIG. 5 shows a further driver concept with a resonant driver according to the prior art
  • FIG. 6 shows a driver concept with a partial switch gate driver according to the prior art
  • FIG. 7 shows signal curves of the driver concept with a partial switch gate driver
  • Figure 8 is a schematic representation of an exemplary inventive
  • FIG. 9 shows signal curves of a driver arrangement according to the invention
  • FIG. 11 shows exemplary signal profiles of the implementation variant of an aspect of a driver arrangement according to the invention
  • FIG. 13 shows a schematic illustration of a further exemplary inventive driver arrangement
  • Fig. 14 is a schematic representation of an exemplary inventive
  • Fig. 15 is a schematic representation of an exemplary inventive
  • Figure 8 shows the schematic structure of an embodiment of the invention. This is also referred to below as the DPWM (Digital PWM) driver.
  • DPWM Digital PWM
  • the adaptive pulse width generator APWG When the field effect transistor M2 (FET) to be driven is to be activated, the adaptive pulse width generator APWG generates a pulse of the correct length, with which M4 as a current sink discharges the desired amount of charge from the gate of the transistor M2. This process sets the desired gate-source voltage.
  • a voltage divider can be resistive or capacitive or inductive.
  • the voltage divider is capacitive.
  • the (scaled) gate-source voltage V GS is digitized with the aid of an analog-to-digital converter AD. From this, the pulse length for a subsequent pulse can be calculated with the aid of a digital control algorithm in the control device (digital part).
  • That the driver arrangement for a transistor M2 to be controlled comprises an adaptive pulse width generator APWG, an analog-to-digital converter AD with a resolution of at least one bit and a control device digital part.
  • the adaptive pulse width generator APWG an analog-to-digital converter AD with a resolution of at least one bit and a control device digital part.
  • Pulse width generator APWG is suitable in a first step to generate a pulse, so that charge Q flows from the control electrode of the transistor to be controlled M2, so that the transistor to be controlled M2 is at least partially discharged with respect to its input voltage V GS . After completion of the discharge, the input voltage V GS is converted by means of the analog-to-digital converter AD into a digital signal.
  • Control device is generated from the converted digital signal, a controlled variable for a subsequent pulse for re-control of the adaptive pulse width generator APWG, wherein the adaptive pulse width generator APWG is digitally controlled.
  • the driver arrangement also has a turn-off device for the transistor M2 to be controlled, which can subsequently effect a reduction of the input voltage V GS of the transistor M2 to be controlled in time with respect to the pulse.
  • PMOS power
  • NMOS power
  • Driver arrangement further comprises at least one device for level adjustment Levelshifter. As a result, the switching behavior of the driver arrangement can be improved.
  • Input voltage V GS of the transistor to be controlled M2 has the input voltage range of the analog-to-digital converter AD, wherein the analog-to-digital converter AD converts the thus scaled input voltage V GS of the transistor to be controlled M2 into a digital signal.
  • this is realized in FIG. 8 by C and the switches Si and S 2 .
  • other circuit concepts such as resistive voltage dividers can be used in the same way.
  • the adaptive pulse width generator APWG means of the pulse controls another transistor M4, so that charge Q flows from the control electrode of the transistor to be controlled M2. This type of control is particularly easy to control in their operation.
  • the turn-off has a further switched transistor M3.
  • FIG. 9 shows the basic profile of the gate-source voltage V GS during the
  • Figure 10 shows a possible implementation of the APWG.
  • a series of buffers is connected in series and the output signal is tapped at different locations.
  • the signal with the required delay can be selected by means of the Delay Select signal in order to generate the required pulse, as shown in FIG. 11.
  • different delays are indicated by the fact that larger delays f D " ay are indicated by dashed or dotted extended signal courses.
  • the flowchart of one possible implementation of the digital control is shown in FIG. If the desired gate-source voltage V GS has not been reached at the end of the discharge phase in accordance with an activation with APWG-val, or the corresponding value ADC provided by the analog-to-digital converter, the triggering of the next discharge Pulse APWG-val, for example, extended by the time equivalent to a Least Significant Bit (LSB) APWG-val + 1. If the desired gate-source voltage V G s is exceeded, or the corresponding value ADC, which is provided by the analog-to-digital converter, the triggering of the next discharge pulse APWG-val-1 is decremented by one LSB. This very simple algorithm already fulfills the complete control functionality.
  • LSB Least Significant Bit
  • the digital control is characterized by its high flexibility and
  • the input voltage V GS of the transistor M2 to be controlled is digitally readable, wherein the read-out input voltage for Control of the input voltage V G s of the transistor to be controlled M2 can be used.
  • At least parts of the charge quantity Q discharged in a first step are available for a charge re-use.
  • the efficiency of the drivers can be significantly increased by so-called charge reuse, as will be shown below by way of example in FIG.
  • FIG. 13 shows an implementation of a boost converter with DPWM drivers for the power transistor M1 in n-channel metal oxide (NMOS) technology and the
  • Power transistor M2 in PMOS technology p-channel metal-oxide.
  • z. B. Power Optimizer for photovoltaic modules an output voltage V ou , 40 V and a maximum gate-source voltage V G $ of 3.3 V is assumed. With the help of an external storage capacity C 9Xi , the charge that flows when activating transistor M2 from its gate can be stored.
  • the NMOS DPWM driver for the power transistor M2 can be operated from the energy stored on the capacitor C gxt .
  • this functionality can be realized by simply adding a level shifter between the APWG and the transistor M4. This demonstrates the flexibility of the DPWM driver and its universal applicability.
  • driver arrangement according to the invention can also be implemented in CMOS (complementary metal oxide semiconductor).
  • CMOS complementary metal oxide semiconductor
  • Implementation proposals according to FIG. 15 also show the possibility of zero voltage switching.
  • an analyzer is furthermore provided in FIG. 15 on the transistor M2 to be controlled, the analyzer measuring the drain-source voltage V s of the transistor M2 to be controlled. Based on a detected zero crossing or a sufficiently low drain-source voltage V DS of the transistor M2 to be controlled, the control device initiates the adaptive pulse width generator APWG for generating a pulse. Since the switching process is triggered now at a lower voltage, the temporal overlap of voltage and current in the driven transistor M2 is minimal and the efficiency of the entire circuit increases.
  • a pulse width generator APWG for a pulse width generator
  • Window comparator or a suitably resolving analog-to-digital converter ADC, e.g. with 2 bits or more resolution, be provided.
  • the driver arrangement according to the invention can be integrated without restriction. As a result, the efficiency can be increased and the space requirement and power loss can be minimized. Since the invention is a substantially digital
  • the novel control allows more accurate control of the gate-source voltage V GS without overshoot.
  • the present invention also solves the problem of driving an integrated (power) transistor mentioned in the prior art to a desired target value without external components.
  • the driver does not require external components, scales as the feature size of the technology narrows, and is easily portable to other technologies and products.
  • the proposed driver arrangements according to the invention allow the input voltage V GS of the transistor M2 to be controlled to always remain within the specified limits.
  • Driver arrangement which has no significant cross-currents and thus is much more effective. In addition, a digital readability of the gate-source voltage is made possible. The driver arrangement is therefore characterized by low losses and the missing
  • the driver arrangement allows a charge reuse and provides very good protection of the power transistors.
  • the DPWM driver is distinguished by its almost complete digital implementation and a novel control concept compared to the state of the art.
  • the transistor M4 as a digitally controllable current source, overshoot of the gate-source voltage V GS can be prevented.
  • the almost completely digital implementation of the driver reduces the space and energy requirements and increases the noise immunity of the controller.
  • the low space requirement of the DPWM also reduces its costs.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)

Abstract

Die Erfindung betrifft eine Treiberanordnung für einen zu steuernde Transistor (M2). Die Treiberanordnung weist einen adaptiven Putsweitengenerator (APWG), einen Analog-Digital- Wandler (AD) mit einer Auflösung von mindestens einem Bit und eine Regeleinrichtung auf. Der adaptive Pulsweitengenerator (APWG) ist geeignet in einem ersten Schritt einen Puls zu erzeugen, sodass Ladung (Q) von der Steuerelektrode des zu steuernden Transistors (M2) abfließt, sodass der zu steuernde Transistor (M2) bezüglich seiner Eingangsspannung (VGS) zumindest teilweise entladen wird, wobei nach Abschluss der Entladung die Eingangsspannung ( VGS) mittels des Analog-Digital-Wandlers (AD) in ein digitales Signal gewandelt wird, wobei in der Regeleinrichtung aus dem gewandelten digitalen Signal eine Regelgröße für einen nachfolgenden Puls zur Ansteuerung des adaptiven Pulsweitengenerators (APWG) erzeugt wird. Der adaptive Pulsweitengenerator (APWG) wird digital angesteuert. Die Treiberanordnung weist weiterhin eine Ausschalteinrichtung für den zu steuernde Transistor (M2) auf, welche zeitlich dem Puls nachfolgend eine Reduktion der Eingangsspannung (VGS) des zu steuernden Transistors (M2) bewirken kann.

Description

Treiberanordnung für einen zu steuernden Transistor
RWTH Aachen, Deutschland
Hintergrund der Erfindung
Mit zunehmender Integration von Leistungswandler in System-on-a-chip (SoC) Produkten, wie z.B. Basisbandchips für Mobiltelefone, werden die Leistungswandler in immer Weineren Strukturgrößen gefertigt. Hierdurch sinkt die maximale Gate-Source Spannung, die dauerhaft an die Transistoren angelegt werden kann. Die Input-Output (10) Spannungen hingegen bleiben konstant bzw. sinken langsamer, um die Kompatibilität zu gängigen
Versorgungsspannungen zu wahren bzw. die Versorgungsströme zu reduzieren.
Dementsprechend ist die Versorgungsspannung im IO-Bereich von SoC meist größer als die maximale Gate-Source Spannung für die verwendeten Transistoren.
Für andere Applikationen der integrierten Power Elektronik, wie z.B. Boost Converter für Photovoltaik Module oder LED Treiber, ergibt sich eine vergleichbare Problemstellung. In diesen Fällen sind die Versorgungsspannungen höher, z.B. 12 V oder 50 V, die Gate-Source Spannungen aber betragen weiterhin z.B. nur 3,3 V.
Im Allgemeinen besteht diese Problemstellung bei der Verwendung von modernen CMOS Prozessen mit Power Transistoren, da bei diesen die maximale Gate-Source Spannung VGS meist deutlich kleiner als die maximale Drain-Source Spannung VDS ist. Dieses ist meist sogar erstrebenswert, da die kapazitiven Verluste des Gates C,ss gemäß
quadratisch mit der Gate-Source Spannung VGS steigen.
Um die Effizienz der verwendeten Schaltung zu maximieren, sollten die Verluste jedoch möglichst gering sein.
Durch die Verwendung von dünnen Gate-Oxiden kann der gleiche On-Widerstand f?os,onder Leistungstransistoren auch für geringere Gate-Source Spannungen VGS erreicht werden. Hierdurch können bei konstanten resistiven Verlusten verursacht durch den Drain-Strom lD n r> j2
nnS die kapazitiven Verluste drastisch reduziert und damit die Effizienz der Schaltung gesteigert werden.
Stand der Technik
Üblicherweise werden - wie in Fig. 1 dargestellt - zu treibende Transistoren M2 am Gate mit Invertern (dargestellte als gestrichelte Box) aufgebaut aus den NMOS-Transistor M3 und dem P OS Transistor M4 über den gemeinsamen Eingang des Inverters IN angesteuert. Dabei ist der Inverter mit der Versorgungsspannung VDD verbunden. Dies ist bei dem zu treibenden Transistor M2, dessen maximale Gate-Source-Spannung VGs kleiner als die verwendete Versorgungsspannung VDD ist, nicht möglich, da die zu treibenden Transistoren M2 in diesem Fall durch zu hohe Gate-Source Spannungen VGS zerstört würden.
Um diesen Problem zu begegnen, wurden in der Vergangenheit verschieden
Treiberkonzepte vorgeschlagen, die nachfolgend nähere beleuchtet werden sollen, wobei alle Treiberkonzepte am Beispiel eines sogenannten High Side Treibers (für einen PMOS bzw. PLDMOS) erläutert werden. Es ist anzumerken, dass die dargestellten Treiberkonzepte aber ebenfalls alle für Low Side Leistungstransistoren verwendbar sind.
Inverter mit Low-Drop-Out Regler
In Figur 2 ist ein Treiberkonzept mit einem Spanungsregler dargestellt. Hier kann ein Inverter einen PMOS Transistor M2 auch für den Fall, dass die Versorgungsspannung VD0 größer als die maximale Gate-Source Spannung des zu treibenden Transistors M2 ist, ansteuern, wenn der NMOS Transistor M4 des Inverters mit einem geeigneten Potential Vbias verbunden ist, wobei das Potential Vbias = VDD - VGS,max entspricht.
Das Potential Vbias kann z. B. mit einem Low-Drop Regler (LDO) erzeugt werden.
Nachteilig ist, dass der Low-Drop Regler und dessen Ausgangskapazität zusätzliche Fläche benötigt und der Operationsverstärker innerhalb des Low-Drop Reglers einen permanenten Querstrom aufweist.
Durch Querströme wird die Effizienz des Treiberkonzeptes deutlich reduziert. Darüber hinaus ist der Entwurf dieses Treiberkonzeptes aufwendig, da der Low-Drop Regler sehr große Ströme während der Umladephasen des Gates des Transistors M2 bereitstellen muss, statisch aber kein Strom in das Gate fließt. Aus diesem Grund ist es häufig notwendig zusätzliche Voltage Clamps zu implementieren, die zusätzliche Fläche benötigen. Bootstrap Treiber
In Figur 3 ist ein Treiberkonzept mit einem Bootstrap Treiber dargestellt. Der Bootstrap Treiber kontrolliert das Gate-Potential des zu steuernden Transistors 2 indem er
Kapazitäten so umlädt, dass sich die Gate-Source-Spannung VGS wie gewünscht einstellt. Die Bootstrap-Kapazität Cb00t wird in zwei Phasen geschaltet. Zuerst wird diese auf die Spannung VDD aufgeladen. Anschließend wird die Kapazität Cboat zwischen Gate und Source des Transistors M2 geschaltet. Die gewünschte Gate-Source Spannung stellt sich durch einen Ladungsausgleich ein.
Durch das Schalten von Kapazitäten können auch Spannungen realisiert werden, die größer als die Versorgungsspannung VDD sind. Aus diesem Grund ist es möglich, an Stelle von PMOS Transistoren auch NMOS Transistoren zu verwenden. Da ein NMOS Transistor eine höhere Leitfähigkeit besitzt, ist er einem PMOS Transistor vorzuziehen. Bei üblichen Spannungen wie z. B. 12 V für VDD und einer maximalen Gate-Source Spannung VGS,max von 3,3 V muss die Kapazität Cb00t ca. viermal kleiner als die Eingangskapazität des Transistors M2 sein. Für Leistungstransistoren liegt diese Kapazität bereits im Bereich von mehreren nano Farad. Solch große Kapazitäten lassen sich nicht wirtschaftlich integrieren, weshalb sie mit externen Bauelementen realisiert werden müssen. Darüber hinaus wird bei diesem Treiberkonzept die Gate-Source Spannung VGS über das Verhältnis der Kapazitäten eingestellt.
Dies bedeutet, dass für variable Versorgungsspannungen VDD bzw. variable Gate-Source Spannungen VGS die Kapazität des Kondensators Cb00t variiert werden muss. Dies kann entweder durch mehrere Kapazitäten oder Varaktoren realisiert werden. Hierdurch steigen jedoch die bereits hohen Kosten für dieses Treiberkonzept aufgrund der externen Bauteile weiter an. Zusätzlich verringert die Verwendung externer Bauteile die Zuverlässigkeit des Treibers, da Verbindungen zu externen Bauteilen sehr fehleranfällig sind. Da beide
Anschlüsse der externen Kapazität mit der integrierten Schaltung verbunden werden müssen, werden mindestens 2 Anschluss-Pads benötigt. Dies erfordert zusätzliche Fläche auf der integrierten Schaltung und erhöht daher die Kosten zusätzlich.
Resonanter Treiber
In Figur 4 ist eine mögliche Realisierung eines Treiberkonzepts mit einem resonanten Treiber dargestellt. Bei einem resonanten Treiber wird Energie in einer Induktivität L gespeichert und wieder in die Versorgungsspannung rückgespeist. Hierdurch können die kapazitiven Verluste beim Treiben der (Leistungs-) Transistoren gegenüber konventionellen Treibern deutlich reduziert werden. Im Beispiel der Figur 4 ist ein sogenannter Low-Side Treiber mit einem NMOS Transistor M2 dargestellt, hier wird das Gate von Transistor M2 äquivalent zu einer Stromquelle aufgeladen und die in der Induktivität gespeicherte Energie wird nach dem Umladen wieder in die Quelle zurückgespeist. Durch die Verwendung der Spule L in Kombination mit den Freilaufdioden D1 und D2 könnte unter der Annahme von idealen Bauelementen der Transistor M2 verlustlos getrieben werden. Bei einer realen Implementierung entstehen aber Verluste in den Bauelementen. Dazu gehören die resistiven Verluste in M3 und M4, die einen endlichen On-Widerstand Ron aufweisen. Hinzu kommen die Verluste, die durch das Schalten von M3 und M4 entstehen, da deren Kapazitäten Ciss,3,4 auch umgeladen werden müssen. Diese Verluste sind proportional zu V 5 - f . Dominierend sind jedoch die Verluste an den Dioden D1 und D2 sowie an den parasitären Bulk-Drain- Dioden von M3 und M4.
In Figur 5 wird ein sogenannter High-Side-Treiber mit einem PMOS Transistor M2 als Last gezeigt. Für den Fall, dass die maximale Gate-Source Spannung VGs kleiner als die
Versorgungsspannung ist, kann die in der Spule gespeicherte Energie nicht wieder zurückgespeist werden. Wenn z. B. die Spannung VBLAS durch einen Low-Drop Regler aus der Versorgungsspannung VDD generiert wird, kann aus dessen Ausgangskapazität keine Energie rückgespeist werden. Dies liegt daran, dass bei einer Rückspeisung die Spannung VB!AS ansteigen würde und ein Entladen der Gate-Source Kapazität auf die gewünschte Gate- Source Spannung nicht mehr möglich wäre. Einen Energie-Rückfluss in die
Versorgungsspannung VDD erzeugt ebenfalls zusätzliche Verluste im Low-Drop Regler und den Dioden, da die Spannung V BIAS aus der der Strom fließt aus VDD erzeugt wird. Somit fließt der Strom bei einer Rückspeisung in VDD von VDD über den LDO durch die parasitäre Diode von M4 und die Diode D1 in VDD. Daher hat der Treiber für den PMOS nur noch den Vorteil, dass die Eingangskapazität des Transistors M2 wie durch eine Stromquelle geladen wird und kann lediglich im Idealfall eine Reduktion der kapazitiven Verluste um ca. 50% ermöglichen.
Die Generierung der Spannung VBIAS kann z. B. durch einen zusätzlichen Low-Drop Regler realisiert werden. Dieser benötigt jedoch zusätzliche Fläche und verursacht zudem statische und dynamische Verluste. Für die Implementierungen in integrierter Power Elektronik muss die Induktivität L durch ein externes Bauelement realisiert werden, da integrierte Spulen zu geringe Induktivitäten und eine zu schlechte Güte aufweisen. Hierdurch entstehen gleichartige Nachteile, wie beim externen Kondensator des Bootstrap Treibers, d.h. es werden wieder Kontaktpads benötigt, die fehleranfällig sind und einen erhöhten
Flächenbedarf zur Folge haben.
Partial Switch Gate Driver
In Figur 6 ist eine mögliche Realisierung eines Treiberkonzepts mit einem Partial Switch Gate Treiber entsprechend US Patent 7,557,007 B2 (dort Figur 18) dargestellt. Durch Ansteuerung des Transistors 1 10 mit Puls-Weiten Signalen wird das Gate des Transistors 140 auf das gewünschte Potential aufgeladen. Um dies zu garantieren, wird die Gate Spannung mit dem Track und Hold Glied erfasst und mit dem gewünschten Gate-Potential verglichen.
Diese Regelung stellt sicher, dass sich das Gate-Potential auf das gewünschte Potential einstellt. Allerdings ist diese Lösung bei Versorgungsspannungen, die deutlich größer als die maximale Gate-Source Spannung sind, nicht voll funktionsfähig.
Anhand von Figur 7 (entsprechend Figur 15a im US-Patent) im Teildiagramm c) ist erkennbar, dass das Gate Potential Vg in einem ersten Zeitbereich stark ansteigt und abschnittsweise deutlich über den angestrebten Wert liegt, der dem horizontalen Anteil des Verlaufes in einem zweiten Zeitbereich entspricht. Erst nachdem der Transistor 1 10 nicht mehr leitet, stellt sich das gewünschte konstante Potential ein. In typischen Applikationen wie zuvor beschrieben, z.B. für integrierte Power Elektronik, für die die maximale Gate-Source Spannung VGs,max kleiner als die Versorgungsspannung ist, kann daher die maximale Gate- Source Spannung VGs in diesem ersten Zeitbereich überschritten werden, was zu einer Zerstörung des Transistors oder zu einer vorzeitigen Alterung des MOSFETs führen kann.
Ein weiterer Nachteil der vorgestellten Implementierung ist die statische
Verlustleistungsaufnahme des Treibers auf Grund der Treiberimplementierung. Vor allem der analoge Pulsweitenmodulator erzeugt typischerweise eine signifikante Verlustleistung.
Zudem ist die vorgestellte Implementierung für eine weitergehende Miniaturisierung durch Strukturgrößenverkleinerung ungeeignet. Ein weiterer Nachteil ist, dass die dort vorgestellte Regelung sehr anfällig für die Einkopplung von Störsignale der in unmittelbarer Nähe schaltenden integrierten Leistungstransistoren ist, was zu einem größeren Regelfehler oder im schlimmsten Fall sogar zu Oszillationen in der Schaltung führen kann. Ausgehend hiervon ist es Aufgabe der Erfindung eine Treiberanordnung für einen zu steuernden Transistor bereitzustellen, der einen Nachteil oder mehrere Nachteile aus dem Stand der Technik vermeidet.
Die Aufgabe wird gelöst durch eine Treiberanordnung für einen zu steuernden Transistor gemäß Anspruch 1. Weitere vorteilhafte Ausgestaltungen sind Gegenstand der abhängigen Ansprüche.
Nachfolgend wird die Erfindung unter weiterer Bezugnahme auf die Figuren erläutert. In diesen zeigt
Figur 1 einen Inverter als Gate-Treiber für Einsatzbereiche in denen die Gate-Source- Spannung in der Größenordnung der Versorgungsspannung ist,
Figur 2 ein Treiberkonzept mit einem Low-Drop-Out Regler gemäß Stand der Technik,
Figur 3 ein Treiberkonzept mit einem Bootstrap-Treiber gemäß Stand der Technik,
Figur 4 ein Treiberkonzept mit einem resonanten Treiber gemäß Stand der Technik,
Figur 5ein weiteres Treiberkonzept mit einem resonanten Treiber gemäß Stand der Technik,
Figur 6 ein Treiberkonzept mit einem Partial Switch Gate Treiber gemäß Stand der Technik,
Figur 7 Signalverläufe des Treiberkonzepts mit einem Partial Switch Gate Treiber,
Figur 8eine schematische Darstellung einer beispielhaften erfindungsgemäßen
Treiberanordnung,
Figur 9 Signalverläufe einer erfindungsgemäßen Treiberanordnung,
Fig. 10 eine Implementierungsvariante eines Aspektes einer erfindungsgemäßen
Treiberanordnung,
Fig. 1 1 beispielhafte Signalverläufe der Implementierungsvariante eines Aspektes einer erfindungsgemäßen Treiberanordnung,
Fig. 12 eine Implementierungsvariante eines weiteren Aspektes einer erfindungsgemäßen Treiberanordnung,
Fig. 13 eine schematische Darstellung einer weiteren beispielhaften erfindungsgemäßen Treiberanordnung, und
Fig. 14 eine schematische Darstellung einer beispielhaften erfindungsgemäßen
Treiberanordnung für einen zu steuernden PMOS Transistor, und Fig. 15 eine schematische Darstellung einer beispielhaften erfindungsgemäßen
Treiberanordnung für Zerovoltage-Switching für einen zu steuernden PMOS
Transistor. Detaillierte Beschreibung der Erfindung
Figur 8 zeigt den schematisierten Aufbau einer Ausführungsform der Erfindung. Diese wird im Folgenden auch als DPWM (Digital PWM) Treiber bezeichnet.
Wenn der zu treibende Feldeffekt-Transistor M2 (FET) aktiviert werden soll, wird vom adaptiven Pulsweiten-Generator APWG ein Puls der richtigen Länge erzeugt, mit dem M4 als Stromsenke die gewünschte Ladungsmenge vom Gate des Transistors M2 abfließen lässt. Durch diesen Vorgang wird die gewünschte Gate-Source Spannung eingestellt.
Sobald die Entladephase vorbei ist, kann je nach Implementierung vorgesehen sein die Gate-Source Spannung VGs mit Hilfe eines Spannungsteilers auf den Spannungsbereich der digitalen Blöcke zu reduzieren. Ein Spannungsteiler kann dabei resistiv oder kapazitiv oder auch induktiv aufgebaut sein. Bevorzugt ist der Spannungsteiler kapazitiv aufgebaut.
Anschließend wird die (skalierte) Gate-Source Spannung VGS mit Hilfe eines Analog-Digital Wandlers AD digitalisiert. Hieraus kann unter Zuhilfenahme eines digitalen Regelalgorithmus in der Regeleinrichtung (digital part) die Pulslänge für einen nachfolgenden Puls berechnet werden.
D.h. die Treiberanordnung für einen zu steuernde Transistor M2 weist einen adaptiven Pulsweitengenerator APWG, einen Analog-Digital-Wandler AD mit einer Auflösung von mindestens einem Bit und eine Regeleinrichtung digital part auf. Der adaptive
Pulsweitengenerator APWG ist geeignet in einem ersten Schritt einen Puls zu erzeugen, sodass Ladung Q von der Steuerelektrode des zu steuernden Transistors M2 abfließt, sodass der zu steuernde Transistor M2 bezüglich seiner Eingangsspannung VGS zumindest teilweise entladen wird. Nach Abschluss der Entladung wird die Eingangsspannung VGS mittels des Analog-Digital-Wandlers AD in ein digitales Signal gewandelt. In der
Regeleinrichtung wird aus dem gewandelten digitalen Signal eine Regelgröße für einen nachfolgenden Puls zur erneuten Ansteuerung des adaptiven Pulsweitengenerators APWG erzeugt, wobei der adaptive Pulsweitengenerator APWG digital angesteuert wird. Die Treiberanordnung weist zudem eine Ausschalteinrichtung für den zu steuernde Transistor M2 auf, welche zeitlich dem Puls nachfolgend eine Reduktion der Eingangsspannung VGS des zu steuernden Transistors M2 bewirken kann. Obwohl in der Figur 8 nur ein PMOS (Leistungs-) Transistor M2 dargestellt ist, kann die erfindungsgemäße Idee auch für NMOS (Leistungs-) Transitoren verwendet werden, wie z.B. später in Figur 13 in Bezug auf Transistor M1 beispielhaft gezeigt. Insofern beziehen sich alle weiteren Ausführungsformen und Ihre Beschreibung jeweils auf beide Ausführungen. In einer Ausgestaltung der Erfindung kann zudem vorgesehen sein, dass die
Treiberanordnung weiterhin zumindest eine Einrichtung zur Pegelanpassung Levelshifter aufweist. Hierdurch kann das Schaltverhalten der Treiberanordnung verbessert werden.
In einer weiteren Ausgestaltung der Erfindung kann zudem vorgesehen sein, dass die Treiberanordnung weiterhin einen Spannungsteiler zur Pegelanpassung der
Eingangsspannung VGS des zu steuernden Transistors M2 an den Eingangsspanungsbereich des Analog-Digital-Wandlers AD besitzt, wobei der Analog-Digital-Wandler AD die so skalierte Eingangsspannung VGS des zu steuernden Transistors M2 in ein digitales Signal wandelt. Beispielhaft ist dies in Figur 8 durch C und die Schalter Si und S2 realisiert. Andere Schaltungskonzepte wie z.B. resistive Spannungsteiler können jedoch in gleicher Weise verwendet werden.
In einer weiteren Ausgestaltung der Erfindung kann zudem vorgesehen sein, dass der adaptive Pulsweitengenerator APWG mittels des Pulses einen weiteren Transistor M4 steuert, sodass Ladung Q von der Steuerelektrode des zu steuernden Transistors M2 abfließt. Diese Art der Ansteuerung ist in ihrer Funktionsweise besonders einfach zu steuern. In einer weiteren Ausgestaltung der Erfindung kann zudem vorgesehen sein, dass die Ausschalteinrichtung einen weiteren geschalteten Transistor M3 aufweist.
Figur 9 zeigt den prinzipiellen Verlauf der Gate-Source Spannung VGS während des
Einschwingvorgangs des DPWM Treibers. Dabei ist deutlich erkennbar, dass auf Grund der Regeleinrichtung die Pulslänge so angepasst (hier vergrößert) wird, so dass am Ende des Einschwingvorgangs die Zielspannung VG,pMos am Ende des jeweiligen Pulses t durch den adaptiven Pulsweiten-Generator APWG erzielt wird. In Vergleich zu Figur 7 ist deutlich erkennbar, dass der DPWM Treiber kein Überschwingen der Gate-Source
Spannung VGS zeigt. Durch dieses bessere Verhalten wird das Gate-Oxid des Transistors nicht zusätzlich gestresst und die maximale Lebensdauer des Transistors bleibt erhalten. Die fast vollständig digitale Implementierung des DPWM Treibers reduziert die
Verlustleistungsaufnahme der erfindungsgemäßen Treiberanordnung, da die digitalen Schaltungen keine signifikante statische Verlustleistungsaufnahme haben. Des Weiteren benötigen die digitalen Blöcke nur eine geringe Versorgungsspannung was die
Verlustleistung weiter reduziert. Darüber hinaus verringert sich ihre Fläche und Verlustleistungsaufnahme bei einer Verkleinerung der Strukturgröße und sie sind einfach auf andere Technologien portierbar.
Figur 10 zeigt eine mögliche Implementierung des APWGs. Eine Reihe Buffer wird in Serie geschaltet und das Ausganssignal an unterschiedlichen Stellen abgegriffen. Über einen Multiplexer MUX kann das Signal mit der benötigten Verzögerung mittels des Signals Delay Select ausgewählt werden, um den geforderten Puls, wie in Figur 1 1 dargestellt, zu erzeugen. Dabei sind unterschiedliche Verzögerungen, wie zuvor beschrieben, dadurch angedeutet, dass größere Verzögerungen fD„ay durch gestrichelte bzw. punktierte verlängerte Signalverläufe angedeutet sind.
Durch diese Implementierung wird weder ein Rampengenerator noch eine
Referenzspannung benötigt und die Schaltung hat keine statische Verlustleistungsaufnahme.
Schwankungen der Pulsweite aufgrund von Fertigungstoleranzen bzw.
Temperaturschwankungen können durch die digitale Regelung ausgeglichen werden.
In einer weiteren Ausgestaltung der Erfindung kann zudem vorgesehen sein, dass die digitale Ansteuerung des adaptiven Pulsweitengenerators APWG mittels eines zeit- und wertdiskreten Signals erfolgt. Hierdurch werden besonders einfache und flexible
Ansteuerungslogiken ermöglicht, die eine kostengünstige Fertigung ermöglichen.
Das Flussdiagramm einer möglichen Implementierung der digitalen Regelung ist in Figur 12 dargestellt. Falls am Ende der Entladephase entsprechend einer Ansteuerung mit APWG-val die gewünschte Gate-Source Spannung VGS nicht erreicht worden ist, bzw. der hierzu korrespondierende Wert ADC, der vom Analog-Digital-Wandler bereitgestellt ist, wird die Ansteuerung des nächsten Entlade-Pulses APWG-val z.B. um die Zeit äquivalent zu einem Least Signifikant Bit (LSB) APWG-val+1 verlängert. Wenn die gewünschte Gate-Source Spannung VGs überschritten wird, bzw. der hierzu korrespondierende Wert ADC, der vom Analog-Digital-Wandler bereitgestellt ist, wird die Ansteuerung des nächsten Entlade-Pulses APWG-val-1 um ein LSB dekrementiert. Dieser sehr einfache Algorithmus erfüllt bereits die komplette Regelfunktionalität.
Alternativ kann natürlich auch vorgesehen sein, die Pulslänge stärker anzupassen, z.B. mit Hilfe einer Lookup-Table. Hierdurch kann die Einschwingzeit drastisch reduziert werden, wenn dies benötigt wird.
Im Allgemeinen zeichnet sich die digitale Regelung durch ihre hohe Flexibilität und
Störfestigkeit aus.
In einer weiteren Ausgestaltung der Erfindung ist die Eingangsspannung VGS des zu steuernden Transistors M2 digital auslesbar, wobei die ausgelesene Eingangsspannung zur Steuerung der Eingangsspannung VGs des zu steuernden Transistors M2 verwendet werden kann. Hierdurch ist es möglich den aktuellen Wert der Gate-Source Spannung VGS digital vom Treiber auszulesen. Dieser Wert kann in einer übergeordneten Kontrolleinrichtung der gesamten erfindungsgemäßen Treiberanordnung weiterverarbeitet werden und
beispielsweise zur Fehlerdiagnose bzw. Lebensdauerabschätzung der Bauteile verwendet werden.
In einer weiteren Ausgestaltung der Erfindung werden zumindest Teile der in einem ersten Schritt entladenen Ladungsmenge Q für eine Ladungsweiterverwendung zur Verfügung steht. Hierdurch kann durch sogenanntes Charge Reuse die Effizienz der Treiber deutlich gesteigert werden, wie nachfolgend beispielhaft an der Figur 13 aufgezeigt werden wird.
Figur 13 zeigt eine Implementierung eines Boost-Konverters mit DPWM Treibern für den Leistungstransistor M1 in NMOS-Technologie (n-Kanal-Metall-Oxid) und den
Leistungstransistor M2 in PMOS-Technologie (p-Kanal-Metall-Oxid). Wie für z. B. Power Optimizer für Photovoltaik Module üblich wird eine Ausgangsspannung Vou, von 40 V und eine maximale Gate-Source Spannung VG$ von 3,3 V angenommen. Mit Hilfe einer externen Speicherkapazität C9Xi kann die Ladung, die bei Aktivierung von Transistor M2 von dessen Gate abfließt gespeichert werden. Der NMOS DPWM Treiber für den Leistungstransistor M2 kann aus der auf der Kapazität Cgxt gespeicherten Energie betrieben werden.
Des Weiteren können mehrere Low-Drop Regler ebenfalls aus der Energie auf der Kapazität Cgxt die Spannungen für weitere Analogteile und oder der Regeleinrichtung(en) (digital part) der Treiberanordnung oder auch weiterer elektrischer Einrichtungen erzeugen. Dies ist üblicherweise gut möglich, da die Eingangskapazität der PMOS Transistoren aufgrund ihrer größeren Fläche deutlich größer als die der NMOS Transistoren ist. Mit Hilfe zweier Voltage Clamps kann die uneingeschränkte Funktion des PMOS DPWM Treibers und ein schnelles Startverhalten sichergestellt werden. Durch die Wiederverwendung der Ladung des PMOS Gates können bis zu 50 % der kapazitiven Verluste für das Laden der Gates der
Leistungstransitoren eingespart werden.
Je nach Anwendung kann hierdurch die Effizienz des Gesamtsystems signifikant gesteigert werden. Aufgrund der robusten und potential getrennten digitalen Regelung im DPWM Treiber kann diese Funktionalität durch einfaches Hinzufügen eines Levelshifters zwischen den APWG und den Transistor M4 realisiert werden. Dies demonstriert die Flexibilität des DPWM Treibers und dessen universelle Einsetzbarkeit.
D.h. die erfindungsgemäße Treiberanordnung kann auch in CMOS (Complementary Metal Oxide Semiconductor) realisiert werden. In Implementierungsvorschlägen gemäß Figur 15 wird zudem die Möglichkeit eines Zero Voltage Switchings aufgezeigt.
Dabei ist in Figur 15 am zu steuernden Transistor M2 weiterhin eine Analyseeinrichtung vorgesehen -, wobei die Analyseeinrichtung die Drain-Source Spannung V s des zu steuernden Transistors M2 misst. Die Regeleinrichtung veranlasst auf Basis eines erkannten Nulldurchgangs oder einer ausreichend niedrigen Drain-Source Spannung VDS des zu steuernden Transistors M2 den adaptiven Pulsweitengenerator APWG zur Erzeugung eines Pulses. Da nun bei einer niedrigeren Spannung der Schaltvorgang ausgelöst wird, ist der zeitliche Überlapp von Spannung und Strom im anzusteuernden Transistor M2 minimal und die Effizienz der gesamten Schaltung steigt. Als Analysevorrichtung kann z.B. ein
Fensterkomperator oder ein geeignet auflösender Analog-Digital-Konverter ADC, z.B. mit 2 Bit oder mehr Auflösung, vorgesehen sein.
Wie aufgezeigt wurde, kann die erfindungsgemäße Treiberanordnung ohne Einschränkung integriert werden. Hierdurch kann die Effizienz gesteigert und der Flächenbedarf und die Verlustleistung minimiert werden. Da die Erfindung eine im Wesentlichen digitale
Ansteuerung ermöglicht, kann sie daher auch an den Fortschritten einer weiteren
Minimierung der Strukturgrößen partizipieren.
Darüber hinaus ermöglicht die neuartige Regelung eine genauere Kontrolle der Gate-Source Spannung VGS ohne ein Überschwingen. Die vorliegende Erfindung löst die im Stand der Technik aufgeführte Problemstellung des Treibens eines integrierten (Leistungs-)Transistors zudem ohne externe Bauelemente auf einen gewünschten Zielwert.
Des Weiteren benötigt der Treiber keine externen Bauelemente, skaliert bei Verkleinerung der Strukturgröße der Technologie und ist leicht auf andere Technologien und Produkte portierbar.
Durch die vorgestellten erfindungsgemäßen Treiberanordnungen kann die
Versorgungsspannung höher als die zulässige Eingangsspannung VGS des zu steuernden Transistors M2 sein.
Insbesondere erlauben die vorgestellten erfindungsgemäßen Treiberanordnungen, dass die Eingangsspannung VGS des zu steuernden Transistors M2 stets innerhalb der spezifizierten Grenzen verbleibt.
Die fast vollständig digitale Implementierung der Ansteuerung ermöglicht eine
Treiberanordnung, die keine signifikanten Querströme aufweist und somit deutlich effektiver ist. Zudem wird eine digitale Auslesbarkeit der Gate-Source Spannung ermöglicht. Die Treiberanordnung zeichnet sich daher durch geringe Verluste und die fehlende
Notwendigkeit für externe Bauelemente aus.
Zudem ermöglicht die Treiberanordnung einen Charge Reuse und bietet einen sehr guten Schutz der Leistungstransistoren.
Zusammenfassend zeichnet sich der DPWM Treiber durch seine fast vollständige digitale Implementierung und ein neuartiges Regeleigenkonzept gegenüber dem Stand der Technik aus. Indem der Transistor M4 als digital kontrollierbare Stromquelle verwendet wird, kann ein Überschwingen der Gate-Source Spannung VGS verhindert werden. Die fast vollständig digitale Implementierung des Treibers reduziert den Flächen- und Energiebedarf und erhöht die Störfestigkeit der Regelung. Der geringe Flächenbedarf des DPWM reduziert darüber hinaus dessen Kosten.

Claims

Ansprüche
Treiberanordnung für einen zu steuernde Transistor (M2), aufweisend
• einen adaptiven Pulsweitengenerator (APWG),
• einen Analog-Digital-Wandler (AD) mit einer Auflösung von mindestens einem Bit und
• eine Regeleinrichtung,
• wobei der adaptive Pulsweitengenerator (APWG) geeignet ist in einem ersten Schritt einen Puls zu erzeugen, sodass Ladung (Q) von der Steuerelektrode des zu steuernden Transistors (M2) abfließt, sodass der zu steuernde Transistor (M2) bezüglich seiner Eingangsspannung ( VGS) zumindest teilweise entladen wird,
• wobei nach Abschluss der Entladung die Eingangsspannung ( VGS) mittels des Analog-Digital-Wandlers (AD) in ein digitales Signal gewandelt wird,
• wobei in der Regeleinrichtung aus dem gewandelten digitalen Signal eine Regelgröße für einen nachfolgenden Puls zur Ansteuerung des adaptiven Pulsweitengenerators (APWG) erzeugt wird,
• wobei der adaptive Pulsweitengenerator (APWG) digital angesteuert wird, und
• weiterhin aufweisend eine Ausschalteinrichtung für den zu steuernde
Transistor (M2), welche zeitlich dem Puls nachfolgend eine Reduktion der Eingangsspannung ( VGS) des zu steuernden Transistors (M2) bewirken kann.
Treiberanordnung nach Anspruch 1 , dadurch gekennzeichnet, dass die
Treiberanordnung weiterhin zumindest eine Einrichtung zur Pegelanpassung (Levelshifter) aufweist.
Treiberanordnung nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, dass die Treiberanordnung weiterhin einen Spannungsteiler zur Pegelanpassung der Eingangsspannung ( VGS) des zu steuernden Transistors (M2) an den Eingangsspanungsbereich des Analog-Digital-Wandlers (AD) besitzt, wobei der Analog-Digital-Wandler (AD) die so skalierte Eingangsspannung ( VGS) des zu steuernden Transistors (M2) in ein digitales Signal wandelt.
Treiberanordnung nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, dass die digitale Ansteuerung des adaptiven Pulsweitengenerators (APWG) mittels eines zeit- und wertdiskreten Signals erfolgt.
5. Treiberanordnung nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, dass die Eingangsspannung ( VGS) des zu steuernden Transistors (M2) digital auslesbar ist, wobei die ausgelesene Eingangsspannung zur Steuerung der Eingangsspannung ( VGS) des zu steuernden Transistors (M2) verwendet werden kann.
6. Treiberanordnung nach einem der vorhergehenden Ansprüche, wobei der adaptive Pulsweitengenerator (APWG) mittels des Puls einen weiteren Transistor (M3) steuert, sodass Ladung (Q) von der Steuerelektrode des zu steuernden Transistors (M2) abfließt.
7. Treiberanordnung nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, dass zumindest Teile der in einem ersten Schritt entladenen Ladungsmenge (Q) für eine Ladungsweiterverwendung zur Verfügung steht.
8. Treiberanordnung nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, dass der zu steuernde Transistor (M2) ein FET
(Feldeffekttransistor) ist.
9. Treiberanordnung nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, dass die Treiberanordnung zumindest teilweise in CMOS
(Complementary Metal Oxide Semiconductor) realisiert ist.
10. Treiberanordnung nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, dass die Eingangsspannung ( Ves) des zu steuernden Transistors (M2) innerhalb der spezifizierten Grenzen verbleibt.
11. Treiberanordnung nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, dass am zusteuernden Transistor (M2) weiterhin eine
Analyseeinrichtung vorgesehen ist, wobei die Analyseeinrichtung die Drain-Source Spannung des zu steuernden Transistors (M2) misst, und wobei die Regeleinrichtung auf Basis eines erkannten Nulldurchgangs oder einer ausreichend niedrigen Drain- Source Spannung des zu steuernden Transistors (M2) den adaptiven
Pulsweitengenerator (APWG) zur Erzeugung eines Pulses veranlasst.
12. Treiberanordnung nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, dass der zusteuernden Transistor (M2) ein NMOS-Feldeffekt-
Transistor oder ein PMOS-Feldeffekt-Transistor ist.
PCT/IB2014/002135 2013-09-08 2014-09-09 Treiberanordnung für einen zu steuernden transistor WO2015056082A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE201310217902 DE102013217902A1 (de) 2013-09-08 2013-09-08 Treiberanordnung für einen zu steuernde Transistor
DE102013217902.2 2013-09-08

Publications (1)

Publication Number Publication Date
WO2015056082A1 true WO2015056082A1 (de) 2015-04-23

Family

ID=52130523

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/IB2014/002135 WO2015056082A1 (de) 2013-09-08 2014-09-09 Treiberanordnung für einen zu steuernden transistor

Country Status (2)

Country Link
DE (1) DE102013217902A1 (de)
WO (1) WO2015056082A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220393591A1 (en) * 2021-06-07 2022-12-08 Wuxi Chipown Microelectronics Co., Ltd. Voltage Conversion Circuit and Non-Isolated Power Supply System

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050253165A1 (en) * 2004-04-26 2005-11-17 Gary Pace Adaptive gate drive for switching devices of inverter
US20080012622A1 (en) * 2005-02-11 2008-01-17 Victor Khasiev Partial switch gate driver
GB2440771A (en) * 2006-08-11 2008-02-13 Univ Montfort Adaptive regulation of current and voltage peaks by chopped gate drive adjustment
US7557007B2 (en) 2005-01-21 2009-07-07 Fuji Electric Device Technology Co., Ltd. Method for manufacturing semiconductor device
US7932754B1 (en) * 2006-08-17 2011-04-26 National Semiconductor Corporation Optimal control of charge-modulated gate drivers

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7982444B2 (en) * 2007-12-10 2011-07-19 Infineon Technologies Ag Systems and methods for driving a transistor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050253165A1 (en) * 2004-04-26 2005-11-17 Gary Pace Adaptive gate drive for switching devices of inverter
US7557007B2 (en) 2005-01-21 2009-07-07 Fuji Electric Device Technology Co., Ltd. Method for manufacturing semiconductor device
US20080012622A1 (en) * 2005-02-11 2008-01-17 Victor Khasiev Partial switch gate driver
GB2440771A (en) * 2006-08-11 2008-02-13 Univ Montfort Adaptive regulation of current and voltage peaks by chopped gate drive adjustment
US7932754B1 (en) * 2006-08-17 2011-04-26 National Semiconductor Corporation Optimal control of charge-modulated gate drivers

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
QUINTAS A R ET AL: "Optimum switching in IGBT transistor", 7TH MEDITERRANEAN ELECTROTECHNICAL CONFERENCE : PROCEEDINGS ; APRIL 12-14, 1994, HOTEL DEDEMAN, ANTALYA, TURKEY, IEEE SERVICE CENTER, PISCATAWAY, NJ, 12 April 1994 (1994-04-12), pages 568 - 570, XP010130731, ISBN: 978-0-7803-1772-7, DOI: 10.1109/MELCON.1994.381029 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220393591A1 (en) * 2021-06-07 2022-12-08 Wuxi Chipown Microelectronics Co., Ltd. Voltage Conversion Circuit and Non-Isolated Power Supply System
US11916477B2 (en) * 2021-06-07 2024-02-27 Wuxi Chipown Microelectronics Co., Ltd. Driving power circuit for converter

Also Published As

Publication number Publication date
DE102013217902A1 (de) 2015-03-12

Similar Documents

Publication Publication Date Title
DE102013217173B4 (de) Schaltungsanordnung umfassend eine Halbbrücke und Schaltungsanordnung zum Ansteuern eines High-Side-Schalters
DE102007061978B4 (de) Schaltungsanordnung zum Bereitstellen einer Spannungsversorgung für eine Transistor-Treiberschaltung
DE102005038231B3 (de) Verfahren und Vorrichtung zum Einschalten einer Spannungsversorgung einer Halbleiterschaltung und entsprechende Halbleiterschaltung
EP1980012B1 (de) Schaltungsanordnung zur spannungsversorgung und verfahren
DE102015102878B4 (de) Elektronische Ansteuerschaltung
DE112017002655T5 (de) Anreicherungs-FET-Gate-Treiber-IC
DE10346307B3 (de) Verfahren zum schaltenden Ansteuern eines Halbleiterschaltelements
DE112018005857T5 (de) Gate-treiberschaltung
DE112017007493T5 (de) Halbleiterbauelement ansteuerungsverfahren und treibervorrichtung und leistungswandlergerät
DE4013997C2 (de) Gleichstrom-Steuerschaltung
EP1902522A1 (de) Schaltungsanordnung zum schalten einer last
DE102018102342A1 (de) Schaltkreis und Verfahren zur Versorgungsspannungsauswahl sowie integrierter Halbbrückentreiberschaltkreis
DE102008061129B4 (de) Vorrichtungen und Verfahren zum Steuern eines Transistors
EP1050951B1 (de) Schaltungsanordnung für eine getaktete Stromversorgung
EP2036202B1 (de) Schaltungsanordnung und verfahren zum ansteuern eines elektrischen verbrauchers
DE102019104691B4 (de) Diodenschaltung
WO2017036592A1 (de) Vorrichtung und verfahren zum elektrischen verbinden und trennen zweier elektrischer potentiale sowie verwendung der vorrichtung
WO2015056082A1 (de) Treiberanordnung für einen zu steuernden transistor
EP3317967B1 (de) Schaltungsanordnung zur ansteuerung eines transistors
DE102021101327A1 (de) Gate-ansteuerungsvorrichtung, gate-ansteuerungsverfahren, leistungshalbleitermodul und stromwandlervorrichtung
DE102019207981A1 (de) Schaltungsanordnung mit mindestens einer Halbbrücke
WO2015039733A1 (de) Verbesserte ansteuerung zum einschalten von igbt
WO2012007558A1 (de) Verfahren und anordnung zur ansteuerung von power-mos-transistoren
DE102013223880B4 (de) Vorrichtung zur Ansteuerung von lichtemittierenden Dioden ohne Glättungskondensator
WO1999001938A1 (de) Ansteuerschaltung für ein steuerbares halbleiterbauelement

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14815422

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14815422

Country of ref document: EP

Kind code of ref document: A1