KR101025736B1 - 반도체 소자의 트랜지스터 형성 방법 - Google Patents

반도체 소자의 트랜지스터 형성 방법 Download PDF

Info

Publication number
KR101025736B1
KR101025736B1 KR1020080086294A KR20080086294A KR101025736B1 KR 101025736 B1 KR101025736 B1 KR 101025736B1 KR 1020080086294 A KR1020080086294 A KR 1020080086294A KR 20080086294 A KR20080086294 A KR 20080086294A KR 101025736 B1 KR101025736 B1 KR 101025736B1
Authority
KR
South Korea
Prior art keywords
forming
region
layer
transistor
semiconductor device
Prior art date
Application number
KR1020080086294A
Other languages
English (en)
Other versions
KR20100027393A (ko
Inventor
최신규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080086294A priority Critical patent/KR101025736B1/ko
Priority to US12/344,434 priority patent/US7892944B2/en
Publication of KR20100027393A publication Critical patent/KR20100027393A/ko
Application granted granted Critical
Publication of KR101025736B1 publication Critical patent/KR101025736B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 소자의 트랜지스터 형성 방법에 관한 것으로서, 본 발명의 반도체 소자의 트랜지스터 형성 방법은, 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하되, 상기 활성영역과 상기 소자분리막 사이에 산화막 및 질화막을 개재시키는 단계; 상기 활성영역의 게이트 예정영역을 선택적으로 식각하여 리세스 영역을 형성하는 단계; 상기 리세스 영역의 측벽에 드러나는 상기 산화막에 대하여 중성 원소를 이용하는 경사 이온주입을 수행하여 손상층을 형성하는 단계; 및 상기 손상층을 제거하여 상기 리세스 영역의 저부에 드러나는 상기 활성영역을 돌출시키는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 트랜지스터 형성 방법은, 리세스 영역 형성 후 그 측벽에 드러나는 산화막을 제거하기 전, 중성 원소를 이용하는 경사 이온주입을 수행하여 산화막에 손상층을 형성함으로써, 산화막의 제거 부분을 제어하여 게이트 간 브릿지를 방지하고 동시에 경사 이온주입으로 인한 트랜지스터의 문턱전압 변동을 방지할 수 있다.
트랜지스터, 리세스 영역, 핀, 중성 원소, 경사 이온주입

Description

반도체 소자의 트랜지스터 형성 방법{METHOD FOR FORMING TRANSISTOR IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 트랜지스터 형성 방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가함에 따라, 종래의 평판형(planar type) 트랜지스터를 이용하는 대신 리세스 게이트(recess gate)를 갖는 트랜지스터를 이용함으로써 트랜지스터의 채널 면적 및 데이터 리텐션 타임(data retention time)을 증가시키는 기술이 제안되었다.
그러나, 반도체 소자의 집적도가 더욱 증가하면서 트랜지스터의 구동 능력, 오프 특성 등이 상대적으로 열화되어 이러한 리세스 게이트를 이용하더라도 요구되는 트랜지스터의 특성을 만족시키는 것이 어려워지고 있다.
이러한 문제점을 해결하기 위하여 공개특허 제2008-0010885호에서는 리세스 게이트 형성을 위한 식각 후 리세스 측벽에 드러나는 산화막을 습식 식각하여 활성 영역을 핀형(fin type) 구조로 형성하는 방법을 개시하고 있다. 그러나, 현재의 게이트 간 간격이 매우 상태에서 산화막을 습식 식각하는 경우 습식 식각의 등방성 식각 특성 때문에 게이트 간에 브릿지(bridge)가 발생할 수 있어 문제가 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리세스 영역 형성 후 그 측벽에 드러나는 산화막을 제거하기 전, 중성 원소를 이용하는 경사 이온주입을 수행하여 산화막에 손상층을 형성함으로써, 산화막의 제거 부분을 제어하여 게이트 간 브릿지를 방지하고 동시에 경사 이온주입으로 인한 트랜지스터의 문턱전압 변동을 방지할 수 있는 반도체 소자의 트랜지스터 형성 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 트랜지스터 형성 방법은, 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하되, 상기 활성영역과 상기 소자분리막 사이에 산화막 및 질화막을 개재시키는 단계; 상기 활성영역의 게이트 예정영역을 선택적으로 식각하여 리세스 영역을 형성하는 단계; 상기 리세스 영역의 측벽에 드러나는 상기 산화막에 대하여 중성 원소를 이용하는 경사 이온주입을 수행하여 손상층을 형성하는 단계; 및 상기 손상층을 제거하여 상기 리세스 영역의 저부에 드러나는 상기 활성영역을 돌출시키는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 트랜지스터 형성 방법은, 리세스 영역 형성 후 그 측벽에 드러나는 산화막을 제거하기 전, 중성 원소를 이용하는 경사 이온주입을 수행하여 산화막에 손상층을 형성함으로써, 산화막의 제거 부분을 제어하여 게이트 간 브릿지를 방지하고 동시에 경사 이온주입으로 인한 트랜지스터의 문턱전압 변동을 방지할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1a 내지 도1d는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 형성 방법을 설명하기 위한 도면이다. 특히, 각 도면의 (a)는 평면도를 나타내고, (b)는 (a)의 X-X´ 단면도를 나타내고, (c)는 (a)의 Y-Y´ 단면도를 나타낸다.
도1a에 도시된 바와 같이, 반도체 기판(10)에 STI(Shallow Trench Isolation) 공정으로 소자분리막(13)을 형성하여 활성영역(10A)을 한정한다. 이를 좀더 상세히 설명하면 다음과 같다.
우선, 반도체 기판(10)의 소자분리영역을 선택적으로 식각하여 소자분리 트렌치(t)를 형성한다.
이어서, 소자분리 트렌치(t)를 포함하는 결과물의 전면에 산화막(11) 및 질화막(12)을 형성한다.
이어서, 결과물의 전체 구조 상에 절연막(예를 들어, HDP(High Density Plasma) 산화막)을 형성한 후, 활성영역(10A)이 드러날 때까지 평탄화 공정을 수행한다. 그 결과, 소자분리 트렌치(t) 내에 상기 절연막이 매립된 소자분리막(13)이 형성되고, 소자분리막(13)과 활성영역(10A) 사이에는 산화막(11) 및 질화막(12)이 개재된다.
도1b에 도시된 바와 같이, 리세스 게이트 형성을 위하여 활성영역(10A) 중 게이트 예정 영역과 중첩되는 부분을 소정 깊이 식각하여 리세스 영역(R)을 형성한다. 여기서, 리세스 영역(R)의 형상은 본 도면에 도시된 것에 한정되는 것은 아니며, 예를 들어, 벌브형(bulb type)의 형상을 가질 수도 있다.
도1c에 도시된 바와 같이, 리세스 영역(R) 형성에 의하여 드러나는 산화막(11)에 대해 경사 이온주입(tilt ion implantation)을 수행하여 이온주입에 의한 손상층(damage layer, "D" 참조)을 형성한다. 종래 기술과 달리 산화막(11)을 습식 식각하기 전에 손상층(D) 형성 공정을 추가적으로 수행하는 것은, 산화막(11)에 비하여 손상층(D)의 습식 식각률이 훨씬 커서 산화막(11)의 습식 식각시 손상층(D)만 제거되게 할 수 있기 때문이다. 즉, 산화막(11)의 습식 식각시 제거되는 부분을 제어할 수 있기 때문에 게이트 간의 브릿지가 발생하는 것을 방지할 수 있다.
나아가, 본 발명의 경사 이온주입은 Ar과 같은 중성 원소를 이용하여 수행된다. 일반적으로 경사 이온주입을 수행하는 경우 스캐터링(scattering)에 의하여 이온주입된 도펀트가 트랜지스터의 채널 영역으로 침투하게 된다. 이때, 중성 원소가 아닌 도펀트(예를 들어, BF2)를 이용하여 경사 이온주입을 수행하면 트랜지스터의 채널 영역으로 침투된 도펀트의 전기적 성질에 따라 트랜지스터의 문턱 전압이 변 동되는 문제가 있다. 물론 이러한 문제는 이온주입되는 도펀트의 도즈량을 적절하게 조절함으로써 해결될 수 있으나, 도펀트의 도즈량을 조절하기 위하여는 경사 이온주입의 경사각, 리세스의 깊이, 리세스의 폭 등 고려해야 할 변수가 많다. 따라서, 본 발명에서는 중성 원소를 이용하여 경사 이온주입을 수행함으로써, 스캐터링에 의하여 도펀트가 트랜지스터의 채널 영역에 침투하더라도 트랜지스터의 문턱 전압 변동에 영향을 미치지 않게 한다.
또한, 이와 같은 경사 이온주입은 리세스 영역(R) 형성에 의하여 측벽에 드러나는 산화막(11) 부분뿐만 아니라 리세스 영역(R) 아래의 산화막(11) 부분(이하, 모트(moat) 영역이라 한다. 도면부호 "M" 참조)까지 손상층(D)이 형성되도록 수행된다.
도1d에 도시된 바와 같이, 리세스 영역(R) 형성에 의하여 드러나는 산화막(11)을 습식 식각으로 제거한다. 이때, 전술한 바와 같이 손상층(D)의 습식 식각률이 매우 크기 때문에, 산화막(11)의 습식 식각시 손상층(D)이 주로 제거된다. 이와 같이 습식 식각으로 제거되는 부분을 제어할 수 있기 때문에 후속 게이트 간의 브릿지가 발생하는 것을 방지할 수 있다.
한편, 전술한 바와 같이 경사 이온주입에 의하여 모트 영역(M)의 산화막(11)에까지 손상층(D)이 형성되므로 이와 같은 습식 식각시 모트 영역(M)의 산화막(11)이 제거된다. 결과적으로 리세스 영역(R) 저부의 활성영역(10)이 핀형으로 돌출되게 된다(도면부호 "F" 참조). 이와 같이 활성영역(10)이 핀형으로 돌출된 구조를 갖기 때문에 일반적인 리세스 게이트를 갖는 트랜지스터에 비하여 채널 면적을 더 욱 증가시킬 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 상기 리세스 영역(R)에 도전층을 매립하여 게이트를 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1a 내지 도1d는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 형성 방법을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 11 : 산화막
12 : 질화막 13 : 소자분리막
R : 리세스 영역 D : 손상층
M : 모트 영역

Claims (5)

  1. 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하되, 상기 활성영역과 상기 소자분리막 사이에 산화막 및 질화막을 개재시키는 단계;
    상기 활성영역의 게이트 예정영역을 선택적으로 식각하여 리세스 영역을 형성하는 단계;
    상기 리세스 영역의 측벽에 드러나는 상기 산화막 및 그 하부의 산화막 일부에 대하여 중성 원소를 이용하는 경사 이온주입을 수행하여 손상층을 형성하는 단계; 및
    상기 손상층을 제거하여 상기 리세스 영역의 저부에 드러나는 상기 활성영역을 돌출시키는 단계
    를 포함하는 반도체 소자의 트랜지스터 형성 방법.
  2. 제1항에 있어서,
    상기 중성 원소는, Ar인
    반도체 소자의 트랜지스터 형성 방법.
  3. 제1항에 있어서,
    상기 손상층 제거 단계는,
    습식 식각으로 수행되는
    반도체 소자의 트랜지스터 형성 방법.
  4. 제1항에 있어서,
    상기 소자분리막 형성 단계는,
    상기 반도체 기판의 소자분리영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 포함하는 결과물의 전면에 상기 산화막 및 상기 질화막을 형성하는 단계;
    결과물의 전체 구조 상에 소자분리용 절연막을 형성하는 단계; 및
    상기 활성영역이 드러날 때까지 평탄화 공정을 수행하는 단계를 포함하는
    반도체 소자의 트랜지스터 형성 방법.
  5. 제1항에 있어서,
    상기 손상층 제거 단계 후에,
    상기 리세스 영역을 매립하는 도전물질을 형성하는 단계
    를 더 포함하는 반도체 소자의 트랜지스터 형성 방법.
KR1020080086294A 2008-09-02 2008-09-02 반도체 소자의 트랜지스터 형성 방법 KR101025736B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080086294A KR101025736B1 (ko) 2008-09-02 2008-09-02 반도체 소자의 트랜지스터 형성 방법
US12/344,434 US7892944B2 (en) 2008-09-02 2008-12-26 Method of forming transistor in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080086294A KR101025736B1 (ko) 2008-09-02 2008-09-02 반도체 소자의 트랜지스터 형성 방법

Publications (2)

Publication Number Publication Date
KR20100027393A KR20100027393A (ko) 2010-03-11
KR101025736B1 true KR101025736B1 (ko) 2011-04-04

Family

ID=41726068

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080086294A KR101025736B1 (ko) 2008-09-02 2008-09-02 반도체 소자의 트랜지스터 형성 방법

Country Status (2)

Country Link
US (1) US7892944B2 (ko)
KR (1) KR101025736B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102014437B1 (ko) * 2013-10-17 2019-10-21 에스케이하이닉스 주식회사 다원화된 측벽 산화막 구조를 갖는 반도체 장치 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050059750A (ko) * 2003-12-15 2005-06-21 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20080010885A (ko) * 2006-07-28 2008-01-31 주식회사 하이닉스반도체 반도체 소자의 형성 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551881B1 (en) * 2001-10-01 2003-04-22 Koninklijke Philips Electronics N.V. Self-aligned dual-oxide umosfet device and a method of fabricating same
KR100546161B1 (ko) * 2004-07-13 2006-01-24 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 제조 방법
JP4867171B2 (ja) * 2005-01-21 2012-02-01 富士電機株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050059750A (ko) * 2003-12-15 2005-06-21 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20080010885A (ko) * 2006-07-28 2008-01-31 주식회사 하이닉스반도체 반도체 소자의 형성 방법

Also Published As

Publication number Publication date
KR20100027393A (ko) 2010-03-11
US7892944B2 (en) 2011-02-22
US20100055866A1 (en) 2010-03-04

Similar Documents

Publication Publication Date Title
KR100487532B1 (ko) 얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자및 그제조방법
KR101813820B1 (ko) 스플릿-게이트 비-휘발성 메모리 셀 용 자체-정렬 소스의 형성
KR100720232B1 (ko) 핀 구조의 반도체 소자의 형성방법
US20070246795A1 (en) Dual depth shallow trench isolation and methods to form same
KR20080001381A (ko) 낸드 플래시 메모리 소자의 제조방법
KR20090056568A (ko) 반도체 소자 및 그의 제조방법
KR100870339B1 (ko) 플래시 메모리 소자의 제조방법
KR100590220B1 (ko) 비휘발성 메모리 소자 및 그 제조방법
KR101025736B1 (ko) 반도체 소자의 트랜지스터 형성 방법
TWI762043B (zh) 半導體裝置以及其製作方法
KR100739974B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100511925B1 (ko) 반도체소자의 소자분리막 형성방법
TWI742730B (zh) 半導體結構及其形成方法
CN106024640B (zh) 一种沟槽栅器件的制作方法
KR100958632B1 (ko) 플래쉬 메모리 소자의 제조방법
KR20080012060A (ko) 플래시 메모리 소자 및 그것의 제조 방법
KR100824918B1 (ko) 플래쉬 메모리 셀 및 그 제조 방법
US20090298271A1 (en) Method for manufacturing a semiconductor device
KR100771813B1 (ko) 플래시 메모리 소자의 제조방법
KR100912961B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100880322B1 (ko) 플래시 메모리 소자 및 그것의 제조 방법
KR20050047659A (ko) 리세스 채널 모오스 트렌지스터의 제조 방법
KR101001639B1 (ko) 반도체 소자의 제조방법
KR20110047886A (ko) 반도체 소자의 새들 핀 제조 방법
KR20080060596A (ko) 반도체 소자의 액티브 영역 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140221

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150223

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160223

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170223

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180223

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190220

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20200226

Year of fee payment: 10