KR20050059750A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 셀 트랜지스터에서의 오프 누설전류 특성을 개선시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 실리콘기판을 식각하여 트렌치를 형성하는 단계; 상기 기판 결과물을 열산화시켜 트렌치 표면에 측벽산화막을 형성하는 단계; 상기 측벽산화막을 포함한 기판 전면 상에 55∼65Å의 두께로 선형질화막을 증착하는 단계; 상기 트렌치를 매립하도록 기판 결과물 상에 HDP-산화막을 증착함과 동시에 트렌치 상단 가장자리 및 바텀의 선형질화막 부분을 제거하는 단계; 상기 패드질화막이 노출되도록 HDP-산화막을 CMP하는 단계; 상기 패드질화막과 패드산화막을 차례로 제거하는 단계; 및 상기 기판 결과물에 대해 셀 펀치-스탑 이온주입을 수행하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 셀 트랜지스터에서의 오프 누설전류를 억제시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행되면서, 단위소자들간의 분리 공정은 현재 버즈-빅(Bird's-Beak) 현상을 최소화시킬 수 있는 STI(Shallow Trench Isolation) 공정으로 진행하고 있다.
또한, 이러한 STI 공정을 진행함에 있어서는 소자의 미세화가 야기하는 리프레쉬 시간(refresh time)의 감소를 극복하기 위해 트렌치 매립산화막의 증착 전 선형질화막(liner nitride)을 형성해주는 기술이 도입되었다.
도 1은 종래의 소자분리막 형성방법을 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
먼저, 실리콘기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한 후, 상기 패드질화막(3)을 패터닝하고, 그런다음, 패터닝된 패드질화막(3)을 식각장벽으로 이용한 식각 공정을 통해 패드산화막(2) 및 실리콘기판(1)을 식각하여 트렌치(4)를 형성한다.
다음으로, 기판 트렌치 식각시의 식각 데미지를 제거하기 위해 열산화 공정을 수행하고, 이를 통해, 트렌치(4)의 표면에 측벽산화막(5)을 형성한다. 그런다음, 기판 전면 상에 80∼100Å의 두께로 선형질화막(6)을 증착한다.
이후, 도시하지는 않았으나, 상기 선형질화막(6) 상에 트렌치 매립막으로서 HDP-산화막을 증착한 후, 이를 CMP(Chemical Mechanical Polishing)하고, 그리고나서, 패드질화막을 제거하여 소자분리막의 형성을 완성한다.
한편, 반도체 소자의 고집적화가 진행되면서 셀 트랜지스터의 게이트 크기가 감소됨에 따라, 오프 누설전류(Off leakage current)가 발생하게 되었는 바, 이러한 오프 누설전류를 감소시키기 위하여 셀 펀치-스탑(Punch-stop implant) 이온주입 이라는 공정이 도입되었다.
이러한 셀 펀치-스탑 이온주입은, 도 2에 도시된 바와 같이, 소자분리막(10)의 형성후에 수행하게 된다.
그러나, 종래의 STI 공정을 이용한 소자분리막 형성방법에서는 소자분리막의 상단 가장자리에 모트(moat)가 발생하게 되는 바, 이러한 모트로 인해 셀 채널 이온주입 농도가 낮은 영역으로 오프 누설전류가 발생하게 된다.
또한, 채널 이온주입 농도가 낮은 영역으로 오프 누설전류가 발생하는 것을 억제시키기 위해, 셀 펀치-스탑 이온주입은 그 농도를 증가시키고 있고, 또한, 소자분리막의 상단 가장자리에 측벽산화막 및 선형질화막이 존재하는 것과 관련해서 에너지 또한 높게 하는데, 이 경우들에서는 셀 트랜지스터의 문턱전압이 높아지는 현상이 야기되며, 그로인해, 리프레쉬 특성 저하 및 셀 트랜지스터의 커런트 감소가 초래되는 바, 결국, 소자 특성이 취약해진다.
따라서, 본 발명은 상기와 같은 종래의 문제점들을 해결하기 위해 안출된 것으로서, 셀 트랜지스터에서의 오프 누설전류 발생을 억제시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 오프 누설전류의 발생을 억제시킴으로써 셀 트랜지스터의 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 실리콘기판을 식각하여 트렌치를 형성하는 단계; 상기 기판 결과물을 열산화시켜 트렌치 표면에 측벽산화막을 형성하는 단계; 상기 측벽산화막을 포함한 기판 전면 상에 55∼65Å의 두께로 선형질화막을 증착하는 단계; 상기 트렌치를 매립하도록 기판 결과물 상에 HDP-산화막을 증착함과 동시에 트렌치 상단 가장자리 및 바텀의 선형질화막 부분을 제거하는 단계; 상기 패드질화막이 노출되도록 HDP-산화막을 CMP하는 단계; 상기 패드질화막과 패드산화막을 차례로 제거하는 단계; 및 상기 기판 결과물에 대해 셀 펀치-스탑 이온주입을 수행하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 선형질화막은 바람직하게 60Å 두께로 증착한다. 그리고, 상기 셀 펀치-스탑 이온주입은 20∼30keV의 에너지를 가지고 40∼45°로 틸트시켜 수행한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면 다음과 같다.
선형질화막은 리프레쉬 특성을 개선시키기 위해 형성해주는 것으로서, 대략 80∼100Å 정도의 두께로 형성한다. 그리고, 이러한 선형질화막의 존재로 인해 셀 펀치-스탑 이온주입시에는 높은 이온주입 에너지를 필요로 한다.
한편, HDP CVD(High Density Plasma Chemical Mechanical Polishing) 공정은 식각 및 증착이 동시에 이루어지는 공정으로서, 이를 이용한 산화막(이하, HDP-산화막)의 증착시 공간 매립 특성이 우수하다.
따라서, 본 발명은 상기 선형질화막의 두께를 적정수준, 예컨데, 55∼ 65Å, 바람직하게, 60Å 정도로 낮추어 상기 HDP-산화막의 증착시 트렌치 상단 가장자리 및 바텀에 형성된 선형질화막 부분이 제거되도록 한다.
이렇게 되면, 후속 공정을 거치면서 소자분리막의 상단 가장자리에 선형질화막은 물론 측벽산화막이 존재하지 않게 되는 바, 셀 펀치-스탑 이온주입시 소자분리막 상단 가장자리에 안정적으로 도펀트 이온주입이 이루어지도록 할 수 있으며, 특히, 낮은 에너지로도 셀 펀치-스탑 이온주입이 가능하게 되므로 원치 않는 부분으로의 도펀트 이온주입을 억제시킬 수 있게 되고, 결국, 셀 트랜지스터의 오프 누설전류 특성을 개선시킬 수 있게 된다.
자세하게, 도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 실리콘기판(31) 상에 패드산화막(32)과 패드질화막(33)을 차례로 형성한 후, 소자분리 영역을 한정하도록 상기 패드질화막(33)을 패터닝한다. 그런다음, 패터닝된 패드질화막(33)을 식각마스크로 이용해서 그 아래의 패드산화막(32)과 실리콘기판(31)을 차례로 식각하고, 이를 통해, 트렌치(34)를 형성한다.
도 3b를 참조하면, 기판 트렌치 식각시의 식각 데미지를 회복시키기 위해 기판 결과물에 대해 열산화 공정을 수행하고, 이를 통해, 트렌치(34)의 표면에 박막의 측벽산화막(35)을 형성한다. 그런다음, 상기 측벽산화막(35)을 포함한 기판 결과물의 전면 상에 선형질화막(36)을 증착한다.
여기서, 상기 선형질화막(36)은 그 증착 두께를 종래의 80∼100Å 보다 얇은 55∼65Å, 바람직하게, 60Å 정도로 낮추어 증착한다. 이것은, 이후에 설명되겠지만, 후속하는 HDP-산화막 증착시 트렌치 상단 가장자리 및 바텀에서의 선형질화막 부분이 선택적으로 제거되도록 하기 위함이다.
한편, 선형질화막(36)의 두께를 55Å 보다 얇게 하면, 상기 선형질화막(36)은 HDP-산화막의 증착시 트렌치 상단 가장자리 및 바텀은 물론 측벽에 형성된 부분까지도 제거되며, 반대로, 선형질화막(36)의 두께를 65Å 보다 두껍게 하면, 상기 선형질화막(36)은 트렌치 상단 가장자리에 여전히 존재하게 된다. 이는 실험적으로 검증된 것이다.
따라서, 이러한 문제들이 발생되지 않도록 상기 선형질화막(36)의 증착 두께는 상기한 바와 같이 55∼65Å 정도가 되도록 한다.
도 3c를 참조하면, 트렌치를 매립하도록 상기 선형질화막(36) 상에 HDP-산화막(37)을 증착한다. 이때, 상기 HDP-산화막(37)의 증착시, 트렌치 상단 가장자리 및 바텀에 증착된 선형질화막 부분은 제거되며, 트렌치 측벽에 증착된 선형질화막 부분은 대략 30Å 정도가 남는다. 그런다음, 패드질화막이 노출되도록 상기 HDP-산화막(37)을 CMP한 후, 상기 패드질화막을 제거한다. 이어서, 패드산화막을 제거하여 소자분리막(40)의 형성을 완성한다.
그리고나서, 셀 트랜지스터에서의 오프 누설전류를 억제시키기 위해 대략 40∼45°의 각도로 셀 펀치-스탑 이온주입(41)을 수행한다. 이때, 도시된 바와 같이, 소자분리막(40)의 상단 가장자리에 선형질화막(36) 및 측벽산화막(35)이 존재하지 않으므로, 상기 셀 펀치-스탑 이온주입시 낮은 에너지, 예컨데, 20∼30keV로도 수행 가능하며, 이에 따라, 낮은 농도 및 낮은 에너지로도 소자분리막 상단 가장자리 지역에만 도펀트 이온주입이 수행되도록 할 수 있는 바, 셀 트랜지스터의 오프 누설전류 특성을 개선시킬 수 있다.
이상에서와 같이, 본 발명은 선형질화막의 증착함에 있어서 후속 HDP-산화막의 증착시 트렌치 상단 가장자리 및 바텀에서 증착된 부분이 제거될 수 있도록 하는 두께로 낮춤으로써, 셀 펀치-스탑 이온주입시, 소자분리막의 상단 가장자리에만 도펀트 이온주입이 수행되도록 할 수 있으며, 이에 따라, 국부적으로 도펀트 농도가 높아지도록 할 수 있는 바, 셀 트랜지스터의 오프 누설전류 특성을 개선시킬 수 있으며, 결국, 소자 특성 및 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
도 1은 종래 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도.
도 2는 종래 셀 펀치-스탑 이온주입을 설명하기 위한 단면도.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 실리콘기판 32 : 패드산화막
33 : 패드질화막 34 : 트렌치
35 : 측벽산화막 36 : 선형질화막
37 : HDP-산화막 40 : 소자분리막
41 : 셀 펀치-스탑 이온주입

Claims (3)

  1. 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막과 패드산화막 및 실리콘기판을 식각하여 트렌치를 형성하는 단계;
    상기 기판 결과물을 열산화시켜 트렌치 표면에 측벽산화막을 형성하는 단계;
    상기 측벽산화막을 포함한 기판 전면 상에 55∼65Å의 두께로 선형질화막을 증착하는 단계;
    상기 트렌치를 매립하도록 기판 결과물 상에 HDP-산화막을 증착함과 동시에 트렌치 상단 가장자리 및 바텀의 선형질화막 부분을 제거하는 단계;
    상기 패드질화막이 노출되도록 HDP-산화막을 CMP하는 단계;
    상기 패드질화막과 패드산화막을 차례로 제거하는 단계; 및
    상기 기판 결과물에 대해 셀 펀치-스탑 이온주입을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 선형질화막은
    60Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 셀 펀치-스탑 이온주입은
    20∼30keV의 에너지를 가지고 40∼45°로 틸트시켜 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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