JP2004031963A - イオン注入によるトレンチ内の自己整合された差別的酸化 - Google Patents

イオン注入によるトレンチ内の自己整合された差別的酸化 Download PDF

Info

Publication number
JP2004031963A
JP2004031963A JP2003179389A JP2003179389A JP2004031963A JP 2004031963 A JP2004031963 A JP 2004031963A JP 2003179389 A JP2003179389 A JP 2003179389A JP 2003179389 A JP2003179389 A JP 2003179389A JP 2004031963 A JP2004031963 A JP 2004031963A
Authority
JP
Japan
Prior art keywords
trench
insulating layer
sidewall
implant species
mosfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003179389A
Other languages
English (en)
Inventor
Karl Lichtenberger
カール　リクテンバーガー
Frederick P Giles
フレデリック　ピー　ギルズ
Christiana Yue
クリスティアーナ　ユエ
Kyle Terrill
カイル　ターリル
Mohamed N Darwish
モハメド　エヌ　ダーウィッシュ
Deva Pattanayak
ディーバ　パッタナヤク
Kam Hong Lui
カン　ホン　ルイ
Robert Xu
ロバート　ス
Kuo-In Chen
クオ　イン　チェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vishay Siliconix Inc
Original Assignee
Siliconix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconix Inc filed Critical Siliconix Inc
Publication of JP2004031963A publication Critical patent/JP2004031963A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/2822—Making the insulator with substrate doping, e.g. N, Ge, C implantation, before formation of the insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Element Separation (AREA)

Abstract

【課題】ＭＯＳＦＥＴにおける、ゲートとＮ−エピ層との間に大きな重なり領域の形成を避けることによって、薄いゲート絶縁体の一部にドレイン動作電圧を作用させない。
【解決手段】本発明によると、半導体基板内にトレンチを設けることによって、トレンチＭＯＳＦＥＴが形成される。トレンチの側壁又は該トレンチの底部のいずれかの一部に注入種が注入される。次に、絶縁層がトレンチの底部及び側壁に重なる状態で成長される。絶縁層がトレンチの側壁よりも速く該トレンチの底部上に成長するように、注入種が選択され、該トレンチの側壁よりも厚い絶縁層が該トレンチの底部にもたらされる。
【選択図】　　　　　図５Ａ

Description

【０００１】
【発明の属する技術分野】
本発明は、イオン注入によるトレンチ内の自己整合された差別的酸化方法に関する。
【０００２】
【従来の技術】
幾つかの金属−絶縁体−半導体（ＭＩＳ）デバイスは、半導体基板（例えば、ケイ素）の表面から下方に延びるトレンチ内に配置されたゲートを含む。このようなデバイスの電流の流れは、主に垂直方向であるので、セルは、横方向の電流の流れを有するデバイスより緊密にパックすることができる。その他の全てが等しいときには、このことにより、電流容量が増加し、デバイスのオン抵抗が低減する。ＭＩＳデバイスの一般的カテゴリーに含まれるデバイスには、酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ）及びＭＯＳゲート型サイリスタが含まれる。
例えば、トレンチＭＯＳＦＥＴを、最適な線形信号の増幅及びスイッチングのために重要な、高い相互コンダクタンス（ｇｍ、ｍａｘ）及び低いオン抵抗（Ｒｏｎ）を有するように製造することができる。しかしながら、高周波数作動のために最も重要な問題の一つは、ＭＯＳＦＥＴの内部容量の減少である。内部容量には、帰還容量（Ｃｒｓｓ）とも呼ばれるゲート・ドレイン間容量（Ｃｇｄ）、入力容量（Ｃｉｓｓ）、及び出力容量（Ｃｏｓｓ）が含まれる。
【０００３】
図１は、従来のｎ型トレンチＭＯＳＦＥＴ１０の断面図である。ＭＯＳＦＥＴ１０においては、通常はＮ＋基板（図示せず）上に成長されるｎ型エピタキシアル（「Ｎ−エピ」）層がドレインである。Ｎ−エピ層１３を、低濃度でドープされた層、すなわちＮ層とすることができる。ｐ型ボディ領域１２は、Ｎ−エピ層１３をＮ＋ソース領域１１から分離する。電流は、トレンチ１９の側壁に沿ったチャネル（破線により示される）を通って垂直方向に流れる。トレンチ１９の側壁及び底部は、薄いゲート絶縁体１５（例えば、二酸化ケイ素）でライニングされる。トレンチ１９は、ドープされたポリシリコンのような導電性材料で満たされ、ゲート１４を形成する。内部にゲート１４を含むトレンチ１９は、ボロン・リン・ケイ酸塩ガラス（ＢＰＳＧ）とすることができる絶縁層１６で覆われている。ソース領域１１及びボディ領域１２は、典型的には金属又は金属合金である導体１７により電気的に接触している。ゲート１４は、図１の面の外側の第３の面に接触している。
【０００４】
【発明が解決しようとする課題】
ＭＯＳＦＥＴ１０の重大な欠点は、ゲート１４とＮ−エピ層１３との間に大きな重なり領域１８が形成され、この重なり領域が薄いゲート絶縁体１５の一部にドレイン動作電圧を作用させることである。この大きな重なり領域は、ＭＯＳＦＥＴ１０のドレイン電圧定格を制限し、長期においては薄いゲート絶縁体１５に信頼性の問題を生じさせ、ゲート・ドレイン間容量、すなわちＭＯＳＦＥＴ１０のＣｇｄを大きく増加させる。トレンチ構造において、Ｃｇｄは従来の横方向型デバイスより大きく、ＭＯＳＦＥＴ１０のスイッチング速度を制限し、よって高周波数の用途におけるＭＯＳＦＥＴの使用を制限することになる。
【０００５】
【課題を解決するための手段】
本発明によると、半導体基板内にトレンチを設けることによって、トレンチＭＯＳＦＥＴが形成される。トレンチの側壁又は該トレンチの底部のいずれかの一部、或いは該側壁及び該底部の両方に注入種が注入される。次に、絶縁層がトレンチの底部及び側壁に重なる状態で成長される。絶縁層がトレンチの側壁よりも速く該トレンチの底部上に成長するように、注入種が選択され、該トレンチの側壁よりも厚い絶縁層が該トレンチの底部にもたらされる。幾つかの実施形態において、第１の注入種がトレンチの底部に注入され、第２の注入種がトレンチの側壁に注入される。第１の注入種は、絶縁層の成長速度を増加させるように選択され、第２の注入種は、絶縁層の成長速度を減少させるように選択される。幾つかの実施形態において、第１の注入種は、アルゴン、ネオン、ヒ素、又は不活性気体である。幾つかの実施形態において、第２の注入種は窒素である。
（関連出願の相互参照）
なお、本出願は、２００１年８月１０日に出願された「活性トレンチ・コーナー部及び厚い底部の酸化膜を有するトレンチ型ＭＩＳデバイスとその製造方法」という名称の米国特許出願番号第０９／９２７，１４３号に関連し、引用によりここに組み入れる。
【０００６】
【発明の実施の形態】
図２は、本発明によるトレンチＭＯＳＦＥＴ２０の一つの実施形態の断面図である。ＭＯＳＦＥＴ２０においては、Ｎ−層とすることができ、通常はＮ＋層（図示せず）上に成長されるｎ型エピタキシアル層１３が、ＭＯＳＦＥＴのドレインを形成する。ｐ型ボディ領域１２は、Ｎ−エピ層１３をＮ＋ソース領域１１から分離する。ボディ領域１２は、トレンチ１９の側壁に沿って拡散される。ポリシリコンのゲート１４が、トレンチ１９内に形成される。トレンチ１９の側壁は、薄いゲート絶縁体１５（例えば、二酸化ケイ素）でライニングされる。ＭＯＳＦＥＴ２０において、厚い絶縁層２１（例えば、二酸化ケイ素）が、トレンチ１９の底部をライニングする。厚い絶縁層２１は、ゲート１４をＮ−エピ層１３（ドレイン）から分離する。厚い絶縁層２１は、図１のトレンチ１９の底部にライニングされた薄い絶縁層１５で達成できるものより効果的な絶縁体を提供する。したがって、厚い絶縁層２１は、ゲート・ドレイン間容量を最小にし、高周波数の用途に有用なトレンチＭＯＳＦＥＴ２０を生成する。
【０００７】
図３Ａから図３Ｄまでは、図２に示されるトレンチＭＯＳＦＥＴを製造する工程の一つの実施形態を示す断面図である。低濃度でドープされたＮ−エピ層（典型的には、約８μｍの厚さ）が、高濃度でドープされたＮ＋基板上に成長される。フォトレジスト又は酸化物とすることもできるトレンチ・マスクが、Ｎ−エピ層上に付着されパターン形成され、トレンチが配置されることになる開口部を形成する。トレンチは、一般に反応性イオンエッチングのような乾式プラズマ・エッチングを用いて、トレンチ・マスクの開口部を通してエッチングされる。エッチングされた後、トレンチ・マスクを取り除き、図３Ａに示される構造体を残す。Ｎ−エピ層１３内に形成されたトレンチ１９は、約０．５μｍから１．２μｍまでの幅、及び約１μｍから２μｍまでの深さとすることができる。
【０００８】
トレンチ１９が形成された後、トレンチ１９の側壁又は該トレンチ１９の底部のいずれか、或いは両方に注入種が注入され、後の酸化物の形成速度に影響を与える。図３Ｂの破線の矢印３１で示されるように、ゼロ度のアルゴン、ネオン、又は他の不活性気体の注入によって、トレンチの底部に注入することができる。トレンチ１９の底部に注入される種は、該トレンチ１９の底部における酸化物の成長速度を増加させるように選択される。幾つかの実施形態において、他の製造段階が注入装置を調整するためにアルゴン・ビームを必要とする場合にはアルゴンが用いられ、よってアルゴンを用いることにより、注入を行うために付加的な器具を必要としなくなる。幾つかの実施形態においては、ヒ素のようなドープ剤が用いられる。
【０００９】
トレンチ１９の底部におけるアルゴンの存在により、後の酸化段階の間に酸化物の成長速度が増加する。下の表は、アルゴンのイオン注入によってもたらされた酸化物の成長速度の増加を示す。
Figure 2004031963
【００１０】
上の表に示されるように、酸化物は、アルゴンが注入されなかったケイ素の表面より速い速度でアルゴンが注入されたケイ素の表面上に成長する。したがって、アルゴン注入領域の寸法及び注入されたアルゴンの濃度を制御することによって、トレンチ１９の底部の酸化物の形状及び厚さを制御することができる。
【００１１】
図３Ｃは、大きな角度処理能力を有する注入装置を用いて、窒素が高角度でトレンチ１９の側壁内に注入された本発明の別の実施形態を示す。窒素の注入は、酸化速度を減少させる。酸化物は、窒素が注入されなかったケイ素の表面より遅い速度で窒素が注入されたケイ素の表面上に成長し、窒素が注入された表面に薄い酸化物がもたらされる。
図３Ｄは、トレンチ１９の底部及び側壁の両方に異なる種が注入された本発明の別の実施形態を示す。破線の矢印３１で示されるように、アルゴンが、トレンチ１９の底部と該トレンチ１９の側壁の底部に注入される。実線の矢印３２で示されるように、窒素が、トレンチ１９の側壁の上部に注入される。アルゴン注入領域において酸化速度が増加し、窒素注入領域において酸化速度が減少することによって、この２つの注入の組合せが、酸化物の厚さの差をさらに増加させる。次に、酸化物層は、１，０５０℃において乾式酸化のような従来の熱工程を用いて成長される。
【００１２】
ここで図２に戻ると、その場でドープされるポリシリコン又は続いて注入されアニールされたドープされていないポリシリコンのような、導電性物質を付着することができる。典型的には反応性イオンエッチングを用いて、導電性材料をエッチングし、ゲート１４の上部がほぼ半導体層の上部のレベルになるようにゲート１４を形成する。ｎ型ＭＯＳＦＥＴにおいて、ゲート１４を、例えば、１０２０ｃｍ−３のドープ剤濃度を有するポリシリコン層とすることができる。周知の注入し及び拡散工程を用いて、ｐ型ボディ領域１２及びＮ＋ソース領域１１をＮ−エピ層１３内に形成する。ｐ型ボディ領域１２とＮ−エピ層１３の残りの部分との間のＰＮ接合は、通常、厚い絶縁層２１と薄いゲート絶縁体１５との間の界接面に優る深さで配置される。
【００１３】
例えば、ＢＰＳＧとすることができる絶縁層１６は、ＣＶＤによってデバイスの表面上に付着される。典型的にはドライ・エッチングを用いて絶縁層１６をエッチングし、ｐ型ボディ領域１２とＮ＋ソース領域１１の一部を露出させる。通常、例えば、物理的気相成長法、めっき、スパッタリング、又は蒸着によって付着された金属又は金属合金である導体１７によって、ボディ領域１２及びＮ＋ソース領域１１は電気的に接触している。ドレイン（図示せず）は、Ｎ−エピ層１３が成長されるＮ＋基板の反対側の面に電気的に接触している。
【００１４】
トレンチの底部における不活性気体の注入が酸化速度を増加させ、該トレンチの側壁への窒素の注入が酸化速度を減少させるので、上述の方法は、自己整合性があり、層２１の形状及び厚さを制御するのにエッチングを用いることを回避する。従って、上述の方法は、トレンチ１９の底部の厚い絶縁層２１を組み込むことを可能にし、熱的成長又は他の付着形成技術のような他の方法によってもたらされ得る望ましくない効果又は製造の問題を最小にするようにＣｇｄを最小にする。例えば、上述の方法は、その両方が厚い層２１の熱膨張によって引き起こされ得る、トレンチ１９の凹状の底部における応力効果、及び薄い層１５を有する厚い層２１の接合部において絶縁層を薄くすることを回避する。また、上述の方法は、厚い層２１の形状及び厚さを定めるためのエッチングによって引き起こされる、絶縁層２１の厚さ及び形状の制御に伴う問題を排除するものである。このような制御の問題は、厚い層２１がＰＥＣＶＤによって付着され、次にエッチングされて該厚い層２１の所望の形状及び厚さを得るときに生じ得る。
【００１５】
図４は、本発明によるトレンチＭＯＳＦＥＴ４０の別の実施形態の断面図である。ＭＯＳＦＥＴ４０は、「活性コーナー部」構成を有する。電流は、側壁に沿ってトレンチ１９のコーナー領域４５の周りにチャネル（破線によって示される）を通って垂直方向に流れる。厚い絶縁層４４が、トレンチ１９の底部に配置される。ＭＯＳＦＥＴ４０は、トレンチ１９の底部にある任意の高導電性領域４１を含み、電流をより効率的に広げるのを助けることができる。絶縁層４４が形成される前にトレンチ１９の底部を通してヒ素又はリンのようなｎ型ドープ剤を注入することによって、高導電性領域４１をＮ−エピ層４３内に形成することができる。
【００１６】
図４のトレンチ型ＭＯＳＦＥＴ４０は、厚い層４４を用いてゲート１４をＮ−エピ層４３から分離し、これによりゲート・ドレイン間容量Ｃｇｄが減少される。ボディ領域１２の拡散をコーナー領域４５を通して非常に良く制御することができるので、該コーナー領域４５の周りにトレンチの底部まで延びるチャネルを有することにより、薄いゲート酸化物領域においてゲート・ドレイン間の著しい重複が妨げられる。横方向の拡散が垂直方向の拡散より６倍から１０倍遅いので、ボディ領域１２とＮ−エピ層４３との間のＰＮ接合を、薄いゲート絶縁体１５と厚い絶縁層４４との間の遷移と一致させることができる。従って、厚い層４４及び活性コーナー領域４５は、オン抵抗Ｒｏｎに対する影響を最小にするようにゲート・ドレイン間容量Ｃｇｄを最小にし、高周波数の用途に有用なトレンチＭＯＳＦＥＴ４０を生み出す。
【００１７】
図５Ａ及び図５Ｂは、製造中の様々な段階における図４に示されるようなＭＯＳＦＥＴを示す。トレンチが形成された後、破線の矢印３１で示されるアルゴンのような不活性気体をトレンチ１９の底部に注入し、酸化物の成長速度を増加させることができる。矢印３２で示される窒素をトレンチ１９の側壁に注入し、酸化物の成長速度を減少させることができる。次に、酸化物層が、図５Ａに示される構造体の上に成長され、図５Ｂに示される構造体がもたらされる。図５Ａに示される注入手法は、図５Ａにおける狭い領域に不活性気体が注入され、このため薄い酸化物の壁が形成され、トレンチ１９の側壁に沿ってさらに延びるという点で、図３Ｄに示される注入手法と異なる。酸化物の成長後、ＭＯＳＦＥＴの残りの部分を上述のように製造することができる。不活性気体の注入及び窒素の注入の両方が図５Ａに示されるが、不活性気体の注入及び窒素の注入のいずれかだけを用いて、図５Ｂに示される構造体をもたらすこともできる。
【００１８】
上述の実施形態は、例示のためであり、本発明の広い原理を制限するものではないことが意図される。当業者には、多くの付加的な実施形態が明らかであろう。例えば、本発明の構造及び方法を、ゲート・ドレイン間の重なり領域を最小限にしながら、トレンチ・ゲートとトレンチの外側の領域との間の絶縁層を形成するのに望ましい如何なる種類の金属−絶縁体−半導体（ＭＩＳ）と共に用いることができる。また、種々の絶縁性又は導電性材料を適切な場所に用いることもでき、本発明をｐ型ＭＯＳＦＥＴに適用することもできる。本発明は、上記の特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【図１】従来のトレンチＭＯＳＦＥＴの断面図である。
【図２】本発明によるトレンチＭＯＳＦＥＴの一つの実施形態の断面図である。
【図３Ａ】製造における様々な段階のトレンチＭＯＳＦＥＴの実施形態の断面図である。
【図３Ｂ】製造における様々な段階のトレンチＭＯＳＦＥＴの実施形態の断面図である。
【図３Ｃ】製造における様々な段階のトレンチＭＯＳＦＥＴの実施形態の断面図である。
【図３Ｄ】製造における様々な段階のトレンチＭＯＳＦＥＴの実施形態の断面図である。
【図４】本発明によるトレンチＭＯＳＦＥＴの別の実施形態の断面図である。
【図５Ａ】製造における様々な段階のトレンチＭＯＳＦＥＴの実施形態の断面図である。
【図５Ｂ】製造における様々な段階のトレンチＭＯＳＦＥＴの実施形態の断面図である。
【符号の説明】
１０、２０、４０　ＭＯＳＦＥＴ
１２　ｐ型ボディ領域
１３、４３　ｎ型エピタキシアル層
１４　ゲート
１５　ゲート絶縁体
１７　導体
１９　トレンチ
２１、４４　厚い絶縁層
３１、３２　矢印
４５　コーナー領域

Claims (20)

  1. トレンチＭＯＳＦＥＴを製造する方法であって、
    半導体基板を設け、
    側壁及び底部を含むトレンチを前記基板内に形成し、
    前記トレンチの前記底部の少なくとも一部に第１の注入種を注入し、
    前記トレンチの前記底部及び側壁に重なる絶縁層を付着させる、
    段階を含み、
    前記絶縁層が前記側壁より速く前記トレンチの前記底部上に成長するように、前記第１の注入種が選択されることを特徴とする方法。
  2. 前記第１の注入種が不活性気体であることを特徴とする請求項１に記載の方法。
  3. 前記第１の注入種がアルゴンであることを特徴とする請求項１に記載の方法。
  4. 前記第１の注入種が、ネオン及びヒ素からなるグループから選択されることを特徴とする請求項１に記載の方法。
  5. 前記トレンチの前記側壁の少なくとも一部に第２の注入種を注入する段階をさらに含み、
    前記絶縁層が前記側壁より速く前記トレンチの前記底部上に成長するように、前記第２の注入種が選択されることを特徴とする請求項１に記載の方法。
  6. 前記第２の注入種が窒素であることを特徴とする請求項１に記載の方法。
  7. 前記絶縁層が二酸化ケイ素であることを特徴とする請求項１に記載の方法。
  8. 前記トレンチの前記底部の一部に隣接する前記基板内に、高導電性領域を形成する段階をさらに含むことを特徴とする請求項１に記載の方法。
  9. 前記側壁に隣接して配置されたボディ領域を前記基板内に形成し、
    前記側壁及び前記基板の上面に隣接して配置されたソース領域を前記ボディ領域内に形成する、
    段階をさらに含むことを特徴とする請求項１に記載の方法。
  10. ドープされたポリシリコンを前記トレンチ内に付着させる段階をさらに含むことを特徴とする請求項１に記載の方法。
  11. トレンチＭＯＳＦＥＴを製造する方法であって、
    半導体基板を設け、
    側壁及び底部を含むトレンチを前記基板内に形成し、
    前記トレンチの前記側壁の少なくとも一部に第１の注入種を注入し、
    前記トレンチの前記底部及び側壁に重なる絶縁層を付着させる、
    段階を含み、
    前記絶縁層が前記底部より遅く前記トレンチの前記側壁上に成長するように、前記第１の注入種が選択されることを特徴とする方法。
  12. 前記第１の注入種が窒素であることを特徴とする請求項１１に記載の方法。
  13. 前記トレンチの前記底部の少なくとも一部に第２の注入種を注入する段階をさらに含み、
    前記絶縁層が前記底部より遅く前記トレンチの前記側壁上に成長するように、前記第２の注入種が選択されることを特徴とする請求項１１に記載の方法。
  14. 前記第２の注入種が不活性気体であることを特徴とする請求項１１に記載の方法。
  15. 前記第２の注入種がアルゴンであることを特徴とする請求項１１に記載の方法。
  16. 前記第２の注入種が、ネオン及びヒ素からなるグループから選択されることを特徴とする請求項１１に記載の方法。
  17. 前記絶縁層が二酸化ケイ素であることを特徴とする請求項１１に記載の方法。
  18. 前記トレンチの前記底部の一部に隣接する前記基板内に、高導電性領域を形成する段階をさらに含むことを特徴とする請求項１１に記載の方法。
  19. 前記側壁に隣接して配置されたボディ領域を前記基板内に形成し、
    前記側壁及び前記基板の上面に隣接して配置されたソース領域を前記ボディ領域内に形成する、
    段階をさらに含むことを特徴とする請求項１１に記載の方法。
  20. ドープされたポリシリコンを前記トレンチ内に付着させる段階をさらに含むことを特徴とする請求項１１に記載の方法。
JP2003179389A 2002-06-25 2003-06-24 イオン注入によるトレンチ内の自己整合された差別的酸化 Pending JP2004031963A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/180,154 US7012005B2 (en) 2002-06-25 2002-06-25 Self-aligned differential oxidation in trenches by ion implantation

Publications (1)

Publication Number Publication Date
JP2004031963A true JP2004031963A (ja) 2004-01-29

Family

ID=29717918

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003179389A Pending JP2004031963A (ja) 2002-06-25 2003-06-24 イオン注入によるトレンチ内の自己整合された差別的酸化

Country Status (3)

Country Link
US (1) US7012005B2 (ja)
EP (1) EP1376674A3 (ja)
JP (1) JP2004031963A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006013487A (ja) * 2004-06-15 2006-01-12 Vishay-Siliconix 半導体装置におけるセルフアラインドコンタクトを形成する製造方法
JP2006203007A (ja) * 2005-01-21 2006-08-03 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
CN100416793C (zh) * 2005-11-24 2008-09-03 上海华虹Nec电子有限公司 应用于浅沟槽隔离工艺中改善器件隔离效果的方法
US7652327B2 (en) 2005-03-15 2010-01-26 Nec Electronics Corporation Semiconductor device and manufacturing method for semiconductor device
JPWO2010119789A1 (ja) * 2009-04-13 2012-10-22 ローム株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3954541B2 (ja) * 2003-08-05 2007-08-08 株式会社東芝 半導体装置及びその製造方法
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
US7176104B1 (en) * 2004-06-08 2007-02-13 Integrated Device Technology, Inc. Method for forming shallow trench isolation structure with deep oxide region
KR100605499B1 (ko) * 2004-11-02 2006-07-28 삼성전자주식회사 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
TWI320207B (en) * 2006-05-05 2010-02-01 Method of fabricating metal oxide semiconductor
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
TW200847337A (en) * 2007-05-16 2008-12-01 Promos Technologies Inc Method for preparing a shallow trench isolation
US7772083B2 (en) * 2008-12-29 2010-08-10 International Business Machines Corporation Trench forming method and structure
TWI435447B (zh) * 2009-01-09 2014-04-21 Niko Semiconductor Co Ltd 功率金氧半導體場效電晶體及其製造方法
US8426275B2 (en) 2009-01-09 2013-04-23 Niko Semiconductor Co., Ltd. Fabrication method of trenched power MOSFET
US8288821B2 (en) * 2009-03-13 2012-10-16 International Business Machines Corporation SOI (silicon on insulator) substrate improvements
US8263463B2 (en) * 2009-03-30 2012-09-11 Freescale Semiconductor, Inc. Nonvolatile split gate memory cell having oxide growth
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9018024B2 (en) * 2009-10-22 2015-04-28 International Business Machines Corporation Creating extremely thin semiconductor-on-insulator (ETSOI) having substantially uniform thickness
US8110483B2 (en) 2009-10-22 2012-02-07 International Business Machines Corporation Forming an extremely thin semiconductor-on-insulator (ETSOI) layer
US8124427B2 (en) * 2009-10-22 2012-02-28 International Business Machines Corporation Method of creating an extremely thin semiconductor-on-insulator (ETSOI) layer having a uniform thickness
CN102130005A (zh) * 2010-01-20 2011-07-20 上海华虹Nec电子有限公司 沟槽侧壁为(110)面的沟槽pmos的制备方法
WO2012061146A1 (en) 2010-10-25 2012-05-10 The Children's Hospital Of Philadelphia Compositions and methods for the generation of platelets and methods of use thereof
JP5729331B2 (ja) 2011-04-12 2015-06-03 株式会社デンソー 半導体装置の製造方法及び半導体装置
US9496357B2 (en) * 2011-07-22 2016-11-15 X-Fab Semiconductor Foundries Ag Semiconductor device
CN102737973A (zh) * 2011-10-13 2012-10-17 上海华虹Nec电子有限公司 增强igbt可靠性的器件制造方法
US8975143B2 (en) 2013-04-29 2015-03-10 Freescale Semiconductor, Inc. Selective gate oxide properties adjustment using fluorine
US9299793B2 (en) 2013-05-16 2016-03-29 Infineon Technologies Americas Corp. Semiconductor device with a field plate trench having a thick bottom dielectric
CN104952783A (zh) * 2014-03-31 2015-09-30 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构、其制作方法及包括其的半导体器件
US9984917B2 (en) * 2014-05-21 2018-05-29 Infineon Technologies Ag Semiconductor device with an interconnect and a method for manufacturing thereof
CN104022041A (zh) * 2014-06-09 2014-09-03 苏州东微半导体有限公司 一种沟槽型mos晶体管的制造方法
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
CN106575666B (zh) 2014-08-19 2021-08-06 维西埃-硅化物公司 超结金属氧化物半导体场效应晶体管
EP3183753A4 (en) 2014-08-19 2018-01-10 Vishay-Siliconix Electronic circuit
CN105845577A (zh) * 2015-01-16 2016-08-10 中芯国际集成电路制造(上海)有限公司 半导体器件结构及其制作方法
JP2016164906A (ja) * 2015-03-06 2016-09-08 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
US9558988B2 (en) 2015-05-15 2017-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method for filling the trenches of shallow trench isolation (STI) regions
US9812548B2 (en) * 2015-09-08 2017-11-07 Maxpower Semiconductor, Inc. Power device having a polysilicon-filled trench with a tapered oxide thickness
US10204909B2 (en) * 2015-12-22 2019-02-12 Varian Semiconductor Equipment Associates, Inc. Non-uniform gate oxide thickness for DRAM device
US10643852B2 (en) 2016-09-30 2020-05-05 Semiconductor Components Industries, Llc Process of forming an electronic device including exposing a substrate to an oxidizing ambient
US10522549B2 (en) * 2018-02-17 2019-12-31 Varian Semiconductor Equipment Associates, Inc. Uniform gate dielectric for DRAM device
US10937869B2 (en) 2018-09-28 2021-03-02 General Electric Company Systems and methods of masking during high-energy implantation when fabricating wide band gap semiconductor devices
US11056586B2 (en) 2018-09-28 2021-07-06 General Electric Company Techniques for fabricating charge balanced (CB) trench-metal-oxide-semiconductor field-effect transistor (MOSFET) devices
US20200176452A1 (en) * 2018-12-04 2020-06-04 Nanya Technology Corporation Memory device and method of forming the same
CN112103336B (zh) * 2020-08-19 2022-09-09 厦门市三安集成电路有限公司 一种SiC功率器件及其制造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5082795A (en) 1986-12-05 1992-01-21 General Electric Company Method of fabricating a field effect semiconductor device having a self-aligned structure
US5183774A (en) 1987-11-17 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Method of making a semiconductor memory device
US4914058A (en) 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
US4967245A (en) 1988-03-14 1990-10-30 Siliconix Incorporated Trench power MOSFET device
US4992390A (en) * 1989-07-06 1991-02-12 General Electric Company Trench gate structure with thick bottom oxide
US5242845A (en) 1990-06-13 1993-09-07 Kabushiki Kaisha Toshiba Method of production of vertical MOS transistor
KR920022380A (ko) * 1991-05-18 1992-12-19 김광호 반도체장치의 소자분리방법
US5308787A (en) * 1993-10-22 1994-05-03 United Microelectronics Corporation Uniform field oxidation for locos isolation
US5672889A (en) 1995-03-15 1997-09-30 General Electric Company Vertical channel silicon carbide metal-oxide-semiconductor field effect transistor with self-aligned gate for microwave and power applications, and method of making
US5770878A (en) 1996-04-10 1998-06-23 Harris Corporation Trench MOS gate device
JPH09283535A (ja) 1996-04-18 1997-10-31 Toyota Motor Corp 半導体装置の製造方法
US5937310A (en) * 1996-04-29 1999-08-10 Advanced Micro Devices, Inc. Reduced bird's beak field oxidation process using nitrogen implanted into active region
JP2000515684A (ja) 1996-07-19 2000-11-21 シリコニックス・インコーポレイテッド トレンチ底部注入領域を有する高密度トレンチｄｍｏｓトランジスタ
US5888880A (en) 1996-10-30 1999-03-30 Advanced Micro Devices, Inc. Trench transistor with localized source/drain regions implanted through selectively grown oxide layer
US5741740A (en) 1997-06-12 1998-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation (STI) method employing gap filling silicon oxide dielectric layer
US5907776A (en) * 1997-07-11 1999-05-25 Magepower Semiconductor Corp. Method of forming a semiconductor structure having reduced threshold voltage and high punch-through tolerance
JPH11111710A (ja) * 1997-10-01 1999-04-23 Nec Corp 半導体装置およびその製造方法
US6228720B1 (en) * 1999-02-23 2001-05-08 Matsushita Electric Industrial Co., Ltd. Method for making insulated-gate semiconductor element
US6180490B1 (en) 1999-05-25 2001-01-30 Chartered Semiconductor Manufacturing Ltd. Method of filling shallow trenches
US6300219B1 (en) 1999-08-30 2001-10-09 Micron Technology, Inc. Method of forming trench isolation regions
US6455378B1 (en) * 1999-10-26 2002-09-24 Hitachi, Ltd. Method of manufacturing a trench gate power transistor with a thick bottom insulator
KR100399583B1 (ko) 1999-11-29 2003-09-26 한국전자통신연구원 자기 정렬 기술을 이용한 트렌치 게이트 전력 소자 제조방법
US6150670A (en) 1999-11-30 2000-11-21 International Business Machines Corporation Process for fabricating a uniform gate oxide of a vertical transistor
US6580123B2 (en) 2000-04-04 2003-06-17 International Rectifier Corporation Low voltage power MOSFET device and process for its manufacture
US6445035B1 (en) 2000-07-24 2002-09-03 Fairchild Semiconductor Corporation Power MOS device with buried gate and groove
US6444528B1 (en) 2000-08-16 2002-09-03 Fairchild Semiconductor Corporation Selective oxide deposition in the bottom of a trench

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006013487A (ja) * 2004-06-15 2006-01-12 Vishay-Siliconix 半導体装置におけるセルフアラインドコンタクトを形成する製造方法
JP2006203007A (ja) * 2005-01-21 2006-08-03 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
US7652327B2 (en) 2005-03-15 2010-01-26 Nec Electronics Corporation Semiconductor device and manufacturing method for semiconductor device
CN100416793C (zh) * 2005-11-24 2008-09-03 上海华虹Nec电子有限公司 应用于浅沟槽隔离工艺中改善器件隔离效果的方法
JPWO2010119789A1 (ja) * 2009-04-13 2012-10-22 ローム株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
EP1376674A2 (en) 2004-01-02
EP1376674A3 (en) 2005-02-02
US20030235959A1 (en) 2003-12-25
US7012005B2 (en) 2006-03-14

Similar Documents

Publication Publication Date Title
JP2004031963A (ja) イオン注入によるトレンチ内の自己整合された差別的酸化
EP1376675B1 (en) Method of fabricating a trench MOSFET
US10763351B2 (en) Vertical trench DMOSFET having integrated implants forming enhancement diodes in parallel with the body diode
US7045857B2 (en) Termination for trench MIS device having implanted drain-drift region
JP5500898B2 (ja) トレンチゲート電極を有する金属−絶縁体−半導体デバイスの製造方法
US7291884B2 (en) Trench MIS device having implanted drain-drift region and thick bottom oxide
US7326995B2 (en) Trench MIS device having implanted drain-drift region and thick bottom oxide
JP4711486B2 (ja) 自己整列トレンチを有するｍｏｓゲートデバイスを形成するプロセス
US7118953B2 (en) Process of fabricating termination region for trench MIS device
KR19990022910A (ko) 반도체장치의 제작
JP2005514786A (ja) 迅速な拡散によって形成されるドープカラムを含む電圧維持領域を有する高電圧電力ｍｏｓｆｅｔを製造する方法
JP2005510088A (ja) 多結晶シリコンソースコンタクト構造を有するトレンチ金属酸化膜半導体電界効果トランジスタデバイス
JPH1126758A (ja) トレンチ型ｍｏｓ半導体装置およびその製造方法
US5672530A (en) Method of making MOS transistor with controlled shallow source/drain junction
JP3965027B2 (ja) トレンチ底部に厚いポリシリコン絶縁層を有するトレンチゲート型ｍｉｓデバイスの製造方法
US20110193142A1 (en) Structure and Method for Post Oxidation Silicon Trench Bottom Shaping
JPH08255902A (ja) 絶縁ゲート型半導体装置とその製造方法
JP2001223357A (ja) トレンチとされた高重基体を備えるトレンチ型電界効果トランジスタ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060314

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081208

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090309

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090312

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090408

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091112