KR19990022910A - 반도체장치의 제작 - Google Patents

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doping
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레슬리 에반스 조나단
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레슬리 에반스 조나단
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Abstract

트렌치 게이트와 전력 장치, 로직 트랜지스터 또는 메모리셀과 같은 반도체장치의 제작의 일부로서 도핑된 트렌치를 형성하는 방법. 트렌치(3)는 반도체기판(1)에 마스크(2)를 사용하여 형성된다. 상기 트렌치는 전극 재료(5)로 일부분 메워지고, 트렌치의 측벽은 적당한 위치까지 마스크(2)로 도핑된다.

Description

반도체장치의 제작
도핑된 트렌치를 형성하는 제 1의 종래방법은, 반도체에 적당한 도펀트(dopant)를 첨가하고, 주입된 영역을 에칭하여 2개의 측면 로브(lob)를 가지는 트렌치를 만드는 것이다. 이 방법은 도 13에 나타낸 바와 같은 도핑형태가 된다. 도 13은, 이 도핑 방법이 양방향에서의 농도에 있어서 점차적으로 떨어지는 특성이 있다는 것을 나타낸다. 이 방법은, 도핑된 영역의 하부가 일반적으로 트렌치의 후단에서 부가된 전극재료를 정렬시키지 않는다는 단점이 있다.
US-A-4415371은 초미세 크기의 NPN형 트랜지스터를 제작하는 제 2의 종래방법을 기술한다.
수 백개 장치의 배열은, 활성영역내의 기판을 도핑하는데 이용되는 필드 옥시드 필드 트렌치(field oxide field trenches)에 의해 포위되는 각 트랜지스터를 위해 작은 활성영역을 만듬으로서, 칩(chip)을 초미세 크기로 동시에 처리할 수도 있다. 큰 각도로 주입되는 이온 주입에 의해 n+영역이 트렌치내에 주입된다. 트렌치 방향에 대한 이온 빔(ion beam)의 각도는, n+주입이 트렌치의 전체깊이로 확장하지 않도록 한다. 이것은 섀도잉 효과(shadowing effect) 때문이다.
이 장치의 단점은, 큰 이온 주입 각도(트렌치가 완전히 도핑되지 않도록 해야할 필요가 있다)가 표준형이 아니고 비용이 높으며, 또한 이온의 반사가 섀도잉의 유효성을 감소시킨다는 것이다. 또한 도핑된 영역은 일반적으로 후단에 퇴적되는 전극재료의 상부를 정렬시키지 않을 수 있다.
본 발명은 반도체장치의 제작의 일부로서 도핑(dope)된 트렌치(trench)를 형성하는 방법에 관한 것이다.
도 1은 트렌치 에칭을 위해 준비된 마스크된 기판의 단면도,
도 2는 트렌치 에칭이후의 도 1의 마스크된 기판의 단면도,
도 3은 트렌치 재충전, 에치백 및 산화작용이후, 도 2의 장치의 단면도,
도 3A는 트렌치를 부분적으로 메우는 대체 방법을 설명하는 단면도,
도 4는 박막 표면층을 통해 각진 임플랜트를 포함하는 제 1도핑기술의 단면도,
도 5는 트렌치벽으로 각진 임플랜트를 포함하는 제 2도핑기술의 단면도,
도 6은 큰 각 임플랜트를 가진 제 3도핑기술의 단면도,
도 7은 확산과정을 이용하는 제 4도핑기술의 단면도,
도 8은 고체 도펀트소스를 이용하는 제 5도핑기술의 단면도,
도 9는 도펀트상의 스핀을 이용하는 제 6도핑기술의 단면도,
도 10은 본 발명에 따라 구성된 전력 MOSFET장치의 단면도,
도 11은 본 발명에 따라 구성된 전력 IGBT장치의 단면도,
도 12는 본 발명에 따라 구성된 메모리셀 또는 로직 트랜지스터의 단면도,
도 13은 종래의 측면 도핑된 영역이 없는 도핑형태를 설명하는 그래프,
도 14는 본 발명에 따른 측면 도핑된 영역의 도핑형태를 설명하는 그래프이다.
본 발명에 따른, 반도체장치의 일부 구조물로서 도핑된 트렌치를 형성하는 방법이 제공되고, 이 방법은 아래 사항으로 구성된다.
(i)트렌치 영역을 제한하는 마스크를 사용하여 반도체기판에 트렌치를 형성하고;
(ii) a)트렌치를 메우고 트렌치의 내용의 일부를 제거하여 부분적으로 메워진 트렌치를 남기거나 또는
b)트렌치를 부분적으로 메우고;
(iii)트렌치의 측벽을 적당한 장소까지 마스크로 도핑한다.
트렌치는 제작되는 반도체장치의 특정한 형태에 의존하는 어떤 적절한 재료로서 스텝(ii)에 의해 메워진다. 일반적으로 트렌치는 적절한 전극재료 또는 규소화합물 게이트와 같은 혼합재료로 메워진다.
트렌치는 스텝(ii)a)에 의해 전극재료로 부분적 또는 전체적으로 메워질 수 있고, 그 다음 ,예컨대 에칭에 의해 트렌치내에서 바람직한 레벨로 제거된다. 또는, 스텝(ii)b)에 의해 바람직한 레벨로 부분적으로 트렌치가 메워질 수 있다. 이 경우에 있어서 트렌치는 일반적으로 예컨대, 알루미늄의 증발에 의해 부분적으로 채워질 수 있다.
도핑의 측면 확산이 정확히 제어될 수 있고, 매우 좁게 만들어 질 수 있다. 이것은 트렌치가 다른 것에 가능한 근접하게 인접해야 되고, 특히 높은 장치 밀도를 허용한다는 장점이 있다. 종래의 트랜지스터 배열은 평방인치당 대략 4백만개의 밀도로 존재할 수 있다. 본 발명에서는 평방인치당 대략 4억개의 트랜지스터 배열을 형성할 수 있다.
특정한 전극재료와 같은 장치 파라미터가 사용되고, 도펀트 이온/원자는 제작되는 특정한 장치에 의존한다. 일반적으로, 전극은 폴리실리콘(polysilicon) 또는 어떠한 내화물질이다. 일반적으로, 도펀트 원자는 실리콘에 대해 비소, 인, 붕소 또는 안티몬이지만, 다른 소자가 다른 기판재료에 대해 사용될 수 있다.
바람직하게는 트렌치가 도핑 단계전에 부분적으로 채워진다. 이것은 도핑형태의 하부가 재료를 메우는 트렌치의 상부에 자동으로 정렬되도록 한다. 트렌치의 재충전이 최종 장치내의 전극으로 작용하는 곳에서, 이것은 이 전극과 도핑영역간의 커패시턴스를 최소화하고, MOS게이트 장치내에서 채널(channel) 연속성을 보장한다.
게이트가 대체로 폴리실리콘인 곳에서, 도핑스텝(iii)은 또한 폴리실리콘을 도핑한다. 이것은 전극 도전성 및 그 스위칭 속도를 증가시킨다.
일반적으로(MESFET과 같은 장치에서가 아니라 MOSFET에서), 실리콘 이산화물과 같은 유전체는 스텝(i) 및 스텝(ii)간의 트렌치 표면상에 형성된다. 스텝(ii) 이후, 트렌치의 상부에서 유전체가 노출된다. 도핑스텝이 이층 또는 다른 층을 관통함에 의해 실행되고 나서, 노출된 유전체 재료가 미리 제거될 수 있다.
일반적으로, 도핑스텝(iii)은 각진 이온소스로부터 도펀트 이온을 삽입하는 것을 포함한다. 이것은 매우 높은 표면 도펀트 농도를 발생시킨다. 이것은 매우 낮은 박판 저항영역이 형성되도록 한다. 더욱이, 이온 주입의 사용은, 급속 온도냉각이 사용될 수 있고, 반도체장치가 고성능 전력장치(여기에서 다른 도펀트형태가 로직회로에 있다)에 사용되는 전력장치라면 이 과정은 전 과정에 영향을 주지않는 좀더 적절한 것이라는 것을 의미한다.
각진 주입스텝은 임플랜트(implant)의 저각으로 실시될 수 있다. 이것은 트렌치의 모든 측면을 도핑하는데 한 번이상의 임플랜트스텝이 필요하다는 것을 의미한다. 대신에 기판표면에 대한 이온소스의 각이 증가될 수 있다. 트렌치의 측벽으로부터 기인하는 이온반사는 대체로 트렌치의 모든 측면이 적어도 부분적으로 도핑되도록 하고, 일반적으로 한 번의 주입스텝이 필요할 수 있다.
대신, 도핑스텝(iii)은, 비소, 인, 붕소, 안티몬 등의 도펀트가스로부터 트렌치의 측벽에 도펀트 이온을 확산하는 것을 포함할 수 있다.
더욱이, 도핑스텝(iii)에 대한 선택은, 많이 도핑된 글래스(glass)와 같은 도펀트소스의 침전 및 도펀트의 스핀(spin)으로 트렌치의 노출된 부분을 메우는 것을 포함한다. 도펀트 메커니즘은 글래스상의 스핀 또는 도핑된 실리콘 이산화물과 같은 유전체소스에 있고 재료는 트렌치를 평면화시키기 위해 편리하게 에치백(etch back)될 수 있다.
도핑준비과정에 있어서 3단계는 도 1-3에서 나타내어진다. 마스크(2)는 트렌치가 형성될 영역을 제한하는데 사용된다(도 1). 트렌치 에칭 화학에 의존하여, 마스크(2)는 포토레지스트, 실리콘 이산화물 또는 실리콘 질화물과 같은 다수의 재료중 1개로 구성될 수 있다.
트렌치(3)는 장치의 설계된 깊이로 기판에 에칭된다. 트렌치는 플라즈마, 이온 빔, 웨트(wet) 또는 비슷한 에칭기술을 사용하여 에칭될 수 있다.
트렌치가 한 번 에칭되면, 다음 처리스텝이 특정한 장치에 의해 요구된다. 기술된 도핑기술은 다수의 장치에 응용될 수 있고, 다음 스텝은 산화막(4)을 남기기 위해 트렌치의 표면에 게이트 산화작용을 행하고, 특정한 게이트재료(5) 예컨대, 폴리실리콘 또는 특정 내화물질의 퇴적이 행해진다.
이 퇴적은 에칭스텝 다음에 실시되어 도 3에 나타낸 반쯤 채워진 상태에서 트렌치를 남 긴다. 선택적으로 도 3A에 설명되고 아래에 설명된 바와 같이, 트렌치가 한 스텝에서 부분적으로 채워진다.
(i)트렌치(3)는 상기 기술된 바와 같이 형성되지만, 실리콘 질화물 (30) 및 실리콘 이산화물(31)의 2층 마스크를 사용한다.
(ii)알루미늄(32)은 샘플로 증착되고 정각이 아닌 커버링 라인 오브 사이트를 주는 눈처럼 떨어진다.
(iii)샘플이 이산화물을 제거할 수 있는 수용액에 있을 때, 이산화 물의 상부에서 모든 알루미늄을 따라 이산화막(31)이 제거된다. 이것은 일반적으로 리프트 오프로 공지되어 있다. 도핑 마스크 와 같이 필수적인 질화막은 트렌치의 바닥에서 알루미늄을 따라 남는다.
일반적으로 게이트 산화물은 때때로 질소 또는 염화수소의 흐름과 혼합된 산소의 대기상태인 퍼니스(furnace)에 기판을 둠으로서 만들어 진다.
퍼니스는 일반적으로 1000℃에서 동작되고, 소정의 오염도가 산화물의 전기적 특성을 파괴하기 때문에 청결성이 중요시된다.
이것은 열산화작용으로 명명되며, 양질의 전기적 특성(즉, 트렌치의 상부에서와 같은 게이트 유전체이고 패시배이션막이 아닌)을 가진 산화물을 만드는 표준 기술이다. 다른 용도 즉, 코팅 밍 절연을 위한 산화물은 일반적으로 퇴적되고 따라서 저질의 전기적 특성을 가진다. 열적산화의 건조방법은 더욱 양질의 산화물(전압의 정확한 제어 및 신뢰성이 필요하다)을 만들지만, 수용 산화법보다 처리과정이 더 느리다.
도핑하는 방법에 따라서, 이것은 도핑스텝에 대한 준비를 완료시킬 수 있다. 제 1도핑방법이 사용된다면 추가 작업이 필요없다. 그러나, 산화막(4)의 노출된 부분을 제거하는 에칭과정에서 기판이 노출된다면, 모든 다른과정이 좀더 효과적이 될 것이다(전극(5)의 상부에서).
선택된 특정한 도핑방법은 장치형태 및 그 설명서에 달려있다.
6개의 가능한 도핑방법은 도 4 내지 도 9에 따라 설명된다.
도 4에 나타낸 제 1도핑방법을 참고하여, 측면 도핑된 영역(8)은 도펀트 이온(6, 7)에 의해 특정각도, 등방성 또는 다른소스로 산화물(또는 다른 박막층)을 통해 트렌치벽으로 주입될 수 있다. 이것은 매우 좁은 측면 확산을 가지는 잇점이 있고 트렌치의 측벽을 에칭할 필요가 없다. 그러나 이것은 적어도 트렌치의 각면당 1번씩 2번의 임플랜트가 필요하다(이온 빔(6, 7)에 의해 표시되는 2개의 각도에서).
도 5에 나타낸 제 2도핑방법에 있어서, 각진 임플랜트(6, 7)는 트렌치벽으로 도펀트를 주입하는데 다시 사용된다. 그러나, 이 경우에 있어서, 산화막(4)은 에칭에 의해 제거되었다(즉, 전극(5)의 노출된 부분의 산화물). 측면형태의 확산에 의해 제어와 예측이 더 용이해진다.
만약, 도 6의 이온 빔(9)과 같이 큰 각도의 임플랜트가 사용된다면, 한 번의 스텝으로 트렌치의 양측면을 도핑하는 이온 반사의 장점이 있다. 이것은 임플랜트 스텝의 수를 감소시키는 장점이 있지만, 다음의 단점이 있다.
1) 도핑의 형태가 대칭적이지 않고,
2) 큰 각도의 임플랜트는 산업표준이 아니고 부가비용을 초래한다.
형태의 조화는 마스크층의 두께 및 임플랜트의 각을 조절하여 최적화될 수 있다. 도펀트 이온은 비소, 인, 붕소 또는 안티몬이 될 수 있다. 기판 결정방향은 또한 이온 반사에 영향을 줄 것이다.
도 4-6에 나타낸 도핑스텝이후에, 급속냉각이 실시된다.
도펀트 원자는 아르신(arsine), 디보란(디보란) 또는 포스핀(phosphine)과 같은 케리어가스(carrier gas)로부터 트렌치 측벽으로 확산될 수 있다. 이것은 칩처리공정에 장점이 있지만, 임플랜트에 의한 형태보다 저표면농도를 발생시킬수 있다. 확산공정은 대략 1000℃에서 실시되고 따라서 냉각 스텝을 분리할 필요가 없다.
도펀트소스(12)(다량 도핑된 글래스 예컨대 BPSG, PSG 또는 인 또는 비소로 도핑된 산화물)의 퇴적은 트렌치 측벽으로 도펀트의 확산을 용이하게 한다(도 8).
이것은 칩화에 잇점이 있고 또한 도펀트소스는 에치백되어 트렌치를 평탄화 한다. 도핑은 급속냉각 다음에 이루어진다.
선택적으로, 도펀트(13)상의 스핀(비소로 도핑된 글래스와 같은)이 이용될 수 있다(도 3). 이것은 양질의 도펀트의 소스를 제공할 뿐만 아니라, 또한 많은 어플리케이션에 있어서 트렌치를 평탄화하는 우수한 방법이다. 도핑스텝은 냉각다음에 이루어진다. 이 방법은 자동으로 트렌치를 산화물로 메운다.
도 1-9는 장치의 제작에 있어서 다수의 초기스텝을 설명했다. 장치를 완료하는 방법은 전적으로 어플리케이션에 달려있다. 어플리케이션의 2개의 가능한 영역이 도 10-12를 참고하여 설명된다.
(트렌치 게이트화 전력장치)
수직장치는 병렬로 연결되어 대전류 유도를 허용한다. 상기 장치는 수천 볼트의 전압 및 수백 암페어의 전류에 견딜수 있다. 상기 장치로서는 예컨대 전력 MOSFETs(Metal Oside Semiconductor Field Effect Transistor), MESFETs(Metal Semiconductor Field Effect Transistors) 및 IGBTs(Insulated Gate Bipolar Transistors)등이 있다.
2개의 예가 도 10 및 도 11에 나타내어져 있다. 도 10은 전력 MOSFET장치를 나타내고 도 11은 전력 IGBT를 나타낸다. 양트렌치는, 도핑된 하층(14), n-드레인 드리프트 영역(15) 및 p베이스 영역(16)으로 구성된 기판상에 형성되고, 특히 하층(14)은 MOSFET에서는 n+++이고 IGBT에서는 p+++이다. 도핑된 측면 영역(8)은 n++소스 영역이다. 전력 MOSFET(도 10)의 경우에 있어서, 트렌치는 산화물(17)로 채워지고, 전극(18)은 소스로서 작용하며, 전극(19)은 드레인 및 트렌치로서 동작하고, 전극(5)은 게이트로서 동작한다. IGBT(도 11)의 경우에 있어서, 상부 전극(20)은 에미터로서 동작하고, 하부 전극(21)은 콜렉터로서 동작한다. 양쪽의 경우에 있어서 폴리실리콘층(5)은 게이트로서 동작한다.
(로직 트랜지스터 및 메모리셀)
도 12는 로직 트랜지스터 또는 도 1 내지 도 9에서 기술된 트렌치장치로부터 형성된 메모리셀을 설명한다. 트렌치는 p베이스 영역(22)을 포함하는 기판에서 형성된다. 측면으로 도핑된 영역(23, 24)은 n+영역이다. 산화물층(25)은 트렌치의 상부 영역에서 형성된다. 패시배이션막(26)은 상기 산화물층에서 형성된다. 소스(27) 및 드레인(28)전극이 또한 제공된다. 트레인 전극(29)은 게이트로서 동작한다.
더 뛰어난 동작을 위해, 이 장치에서의 트렌치는 높은 도전성의 에피텍셜(epitaxial)층을 관통할 수 있다.
모든 상기 장치는 n으로 바뀌어진 p영역을 가질 수 있고, 다른 동작특성을 위해 바이스베사(vice-versa)를 가질 수 있다.
도 13은 수직 임플랜트(즉, 앞서 설명된 제 1의 종래 방법)에 의해 만들어진 도핑 농도에서의 점차적인 드롭오프를 설명한다. (30)으로 표시된 농도의 점차적인 수직 드롭오프를 주시하라.
도 14는 본 발명의 임플랜트동안, 트렌치의 노출된 영역에서의 더욱 일치하는 도핑 농도를 설명한다. (31)로 표시된 트렌치 표면 농도는 도 13에 나타내어진 종래의 방법으로 도핑된 영역과는 달리 일치한다는 것을 주시하라.
섀도잉 기술(즉, 앞서 설명된 제 2의 종래 기술)은 비슷한 형태를 야기시키지만, 본 발명의 임플랜트동안 마스크가 없는 영역에서의 도펀트재료의 양은 상당하다.
도핑된 트렌치는 다양한 반도체장치의 생산에 사용될 수 있다.
이런 장치의 예로서는, 전력 MOSFET, MESFET 또는 전력IGBT, 로직 트랜지스트 또는 메모리셀과 같은 트렌치 게이트 전력장치가 있다.
트렌치 에칭을 제한하는데 사용되는 마스크는 또한 스텝(iii)에서 도핑영역을 제한하는데 사용된다. 이것은 도핑스텝이 이온 주입 또는 가스 확산과 같은 다양한 기술 및 도핑(불순물)원자의 선택에 의해 실시되도록 한다. 양 스텝에서 마스크를 사용하는 장점은, 필드영역(즉, n+소스영역을 가지지 않고 게이트접촉이 이루어지지 않는 영역)에 있어서, 이 마스크가 게이트 커패시턴스를 감소시키기 때문에 바람직하다는 것이다.
본 발명은 또한 전술한 방법에 따라 구성된 장치를 확장시킨다. 장치는 일반적으로 트렌치의 노출된 부분(즉, 스텝(ii)이후의 전극재료에 의해 마스크되지 않는 부분)에서 대체로 일치되는 도핑농도를 가지는 트렌치의 측벽의 도핑된 영역을 포함한다. 도핑된 영역은 또한 일반적으로 전극재료의 상부에서의 농도에 있어서 잘 제한된 드롭오프(drop-off)를 가진다.

Claims (17)

  1. 반도체장치의 제작의 일부인 도핑된 트렌치를 형성하는 방법에 있어서,
    (i)트렌치 영역을 제한하기 위해 마스크를 사용하여 반도체기판내에 트렌치를 형성하고;
    (ii)트렌치를 메우고 트렌치의 내용물을 일부 제거하여, 메워진 트렌치를 일부분 남기거나; 또는
    트렌치를 부분적으로 메우고;
    (iii)트렌치의 측벽을 적당한 위치까지 마스크로 도핑하는 것을 특징으로 하는 도핑된 트렌치를 형성하는 방법.
  2. 제 1항에 있어서, 상기 스텝(i) 및 스텝(ii) 사이에 상기 트렌치의 표면상에 유전체층을 형성하는 것을 더 포함함을 특징으로 하는 도핑된 트렌치를 형성하는 방법.
  3. 제 2항에 있어서, 상기 스텝(iii)은 유전체층을 통해 수행되는 것을 특징으로 하는 도핑된 트렌치를 형성하는 방법.
  4. 제 2항에 있어서, 상기 스텝(ii)이후에 트렌치의 노출된 부분으로부터 유전체층을 제거하는 것을 더 포함함을 특징으로 하는 도핑된 트렌치를 형성하는 방법.
  5. 상기 청구항에 있어서, 상기 스텝(iii)은 각진 이온 소스로부터 도펀트 이온을 임플랜트하는 것을 포함함을 특징으로 하는 도핑된 트렌치를 형성하는 방법.
  6. 제 5항에 있어서, 기판의 표면에 대한 이온 소스의 각도가 충분히 크서, 트렌치 측벽으로부터의 이온 반사가 트렌치의 모든 면이 한 번의 임플랜팅 스텝으로 적어도 부분적으로 도핑되도록 하는 것을 특징으로 하는 도핑된 트렌치를 형성하는 방법.
  7. 제 1항 내지 제 4항 중 어느 항에 있어서, 스텝(iii)은 도펀트 가스로부터 트렌치의 측벽으로 도펀트 이온이 확산되는 것을 포함함을 특징으로 하는 도핑된 트렌치를 형성하는 방법.
  8. 제 1항 내지 제 4항 중 어느 항에 있어서, 스텝(iii)은 도펀트 소스의 퇴적을 포함하는 것을 특징으로 하는 도핑된 트렌치를 형성하는 방법.
  9. 제 1항 내지 제 4항 중 어느 항에 있어서, 스텝(iii)은 트렌치의 노출된 부분을 도펀트상의 스핀으로 메우는 것을 포함함을 특징으로 하는 도핑된 트렌치를 형성하는 방법.
  10. 반도체장치의 제작방법에 있어서, 상기 청구항 중 어느 항에 따른 방법에 의해 도핑된 트렌치를 형성하는 것과, 도핑된 트렌치를 포함하는 반도체장치를 제작하는 것을 포함함을 특징으로 하는 반도체장치의 제작방법.
  11. 제 10항에 있어서, 반도체장치는 트렌치 게이트화 전력장치, 로직 트랜지스터 또는 메모리셀 중 1개인 것을 특징으로 하는 반도체장치의 제작방법.
  12. 제 11항 또는 제 11항에 있어서, 반도체장치는 트렌치에 형성된 게이트 전극을 가지는 것을 특징으로 하는 반도체장치의 제작방법.
  13. 상기 청구항 중 어느 항에 있어서, 부분적으로 메워진 트렌치의 측벽을 도핑하는 도핑스텝(iii)전에, 트렌치가 스텝(ii)으로 일부분 메워지는 것을 특징으로 하는 반도체장치의 제작방법.
  14. 상기 청구항 중 어느 항에 있어서, 트렌치가 스텝(ii)에서 트렌치 전극 재료로 일부분 메워지는 것을 특징으로 하는 반도체장치의 제작방법.
  15. 상기 청구항 중 어느 항에 따른 방법으로 제조된 반도체장치.
  16. 제 15항에 있어서, 상기 상치는 트렌치 게이트화 전력 장치, 로직 트랜지스터 또는 메모리셀 중에 1개인 것을 특징으로 하는 반도체장치.
  17. 제 15항 또는 제 16항에 있어서, 트렌치의 측벽의 도핑된 영역은 트렌치의 노출된 부분에서 대체로 일치하는 도핑농도를 가지는 것을 특징으로 하는 반도체장치.
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