JP2506830B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2506830B2 JP2506830B2 JP62266764A JP26676487A JP2506830B2 JP 2506830 B2 JP2506830 B2 JP 2506830B2 JP 62266764 A JP62266764 A JP 62266764A JP 26676487 A JP26676487 A JP 26676487A JP 2506830 B2 JP2506830 B2 JP 2506830B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置、特に半導体基板に形成した溝の
側壁をチャンネル領域として用いるMOS形トランジスタ
の製造方法に関するものである。
側壁をチャンネル領域として用いるMOS形トランジスタ
の製造方法に関するものである。
従来の技術 大容量、高集積度を可能にするダイナミック、RAMの
メモリーセル構造の一つとして第４図に示すものがあ
る。このメモリーセルの各部構成は次のようである。す
なわち、高濃度のＰ形シリコン１上にＰ形エピタキシャ
ル層２を成長させた基板を貫いて深い溝が形成される。
４はリンを含むＮ形多結晶シリコンより成る記憶用電荷
蓄積電極、３は極く薄いSiO2膜であって、高濃度Ｐ形シ
リコン基板１をプレート電極とし、３と４で記憶容量を
つくっている。一方スイッチングトランジスタは、エピ
タキシャル層表面に形成されたＮ形層５および、溝側壁
に多結晶シリコン４を接触させ、４からリンを拡散して
得たＮ形埋め込みコンタクト層６をソース・ドレイン、
薄いSiO2膜８をゲート酸化膜、多結晶シリコン配線７を
ゲート電極として、通常のトランジスタとは異なり縦方
向に構成されている。したがって溝側壁表面の５と６で
はさまれた部分９がこのトランジスタのチャンネル領域
となっているのである。またトランジスタと記憶容量は
６で接続されており、多結晶シリコン電極４の記憶用電
荷は、埋込みコンタクト層６を通じ、上記縦形トランジ
スタによりその出し入れが制御されるようになってい
る。これからわかるように多結晶シリコン配線７はワー
ド線、Ｎ形層５はビット線としての役目を持つものであ
る。
メモリーセル構造の一つとして第４図に示すものがあ
る。このメモリーセルの各部構成は次のようである。す
なわち、高濃度のＰ形シリコン１上にＰ形エピタキシャ
ル層２を成長させた基板を貫いて深い溝が形成される。
４はリンを含むＮ形多結晶シリコンより成る記憶用電荷
蓄積電極、３は極く薄いSiO2膜であって、高濃度Ｐ形シ
リコン基板１をプレート電極とし、３と４で記憶容量を
つくっている。一方スイッチングトランジスタは、エピ
タキシャル層表面に形成されたＮ形層５および、溝側壁
に多結晶シリコン４を接触させ、４からリンを拡散して
得たＮ形埋め込みコンタクト層６をソース・ドレイン、
薄いSiO2膜８をゲート酸化膜、多結晶シリコン配線７を
ゲート電極として、通常のトランジスタとは異なり縦方
向に構成されている。したがって溝側壁表面の５と６で
はさまれた部分９がこのトランジスタのチャンネル領域
となっているのである。またトランジスタと記憶容量は
６で接続されており、多結晶シリコン電極４の記憶用電
荷は、埋込みコンタクト層６を通じ、上記縦形トランジ
スタによりその出し入れが制御されるようになってい
る。これからわかるように多結晶シリコン配線７はワー
ド線、Ｎ形層５はビット線としての役目を持つものであ
る。
以上のメモリーセルでは、一つの溝中に記憶容量と共
にトランジスタも縦形に形成して入れることができるの
で、セルの占有面積が減少し、高集積化に有利である。
従来縦形トランジスタのしきい電圧VTなど電気的諸特性
は、チャンネル領域９を含むエピタキシャル層２の不純
物濃度分布を深さ方向に制御することによって決定され
ていた。従ってある決まった深さでの濃度は水平方向に
一定である。第３図は、第４図におけるA-A′断面にお
ける深さ方向不純物濃度分布の一例である。基板表面付
近のヒ素（As）による高濃度層は、５によるものであ
り、その接合深さは約0.8μｍである。これより下、2.0
μｍ付近までが縦形トランジスタのチャンネル領域が存
在する位置であり、そのボロン（Ｂ）濃度分布が電気的
特性を決定しているのである。ポロン濃度は、深さ〜0.
8μｍで〜５×1016/cm2，深さ2.0μｍでは〜５×1015/c
m2である。
にトランジスタも縦形に形成して入れることができるの
で、セルの占有面積が減少し、高集積化に有利である。
従来縦形トランジスタのしきい電圧VTなど電気的諸特性
は、チャンネル領域９を含むエピタキシャル層２の不純
物濃度分布を深さ方向に制御することによって決定され
ていた。従ってある決まった深さでの濃度は水平方向に
一定である。第３図は、第４図におけるA-A′断面にお
ける深さ方向不純物濃度分布の一例である。基板表面付
近のヒ素（As）による高濃度層は、５によるものであ
り、その接合深さは約0.8μｍである。これより下、2.0
μｍ付近までが縦形トランジスタのチャンネル領域が存
在する位置であり、そのボロン（Ｂ）濃度分布が電気的
特性を決定しているのである。ポロン濃度は、深さ〜0.
8μｍで〜５×1016/cm2，深さ2.0μｍでは〜５×1015/c
m2である。
発明が解決しようとする問題点 以上のように従来技術では、縦形トランジスタのチャ
ンネル領域でボロン濃度に深さ方向分布が出る、すなわ
ち、チャンネル方向にボロン濃度が連続的に変化するこ
とになるため、チャンネル部の不純物濃度が一定となっ
ている通常の水平構造を持つトランジスタと比較し、所
望の特性を得るための不純物濃度設定が複雑になるこ
と、またそうしたトランジスタの電気的特性の予想が難
しくなるという欠点が存在した。
ンネル領域でボロン濃度に深さ方向分布が出る、すなわ
ち、チャンネル方向にボロン濃度が連続的に変化するこ
とになるため、チャンネル部の不純物濃度が一定となっ
ている通常の水平構造を持つトランジスタと比較し、所
望の特性を得るための不純物濃度設定が複雑になるこ
と、またそうしたトランジスタの電気的特性の予想が難
しくなるという欠点が存在した。
問題点を解決するための手段 本発明は、上記従来技術に見られる欠点を解決し、精
度よく不純物濃度設定ができる縦型トランジスタの製造
方法を提供するものである。本発明においては、半導体
基板に形成した溝の側壁表面のチャンネルとなる部分
に、斜めイオン注入の手段により、側壁表面から、トラ
ンジスタ特性を決定する不純物を均一に導入し、チャン
ネル方向に一様な不純物濃度を持った構造にするのであ
る。
度よく不純物濃度設定ができる縦型トランジスタの製造
方法を提供するものである。本発明においては、半導体
基板に形成した溝の側壁表面のチャンネルとなる部分
に、斜めイオン注入の手段により、側壁表面から、トラ
ンジスタ特性を決定する不純物を均一に導入し、チャン
ネル方向に一様な不純物濃度を持った構造にするのであ
る。
作用 斜めイオン注入により、溝側壁表面から不純物を導入
すると、側壁表面のどの部分にも同一量だけ不純物が導
入されるから、チャンネル方向の不純物濃度が均一とな
り、通常の水平構造トランジスタと同じ構造になる。従
って、従来から確立された方法を用いて精度よくトラン
ジスタの不純物濃度設定、特性予測ができる。
すると、側壁表面のどの部分にも同一量だけ不純物が導
入されるから、チャンネル方向の不純物濃度が均一とな
り、通常の水平構造トランジスタと同じ構造になる。従
って、従来から確立された方法を用いて精度よくトラン
ジスタの不純物濃度設定、特性予測ができる。
実施例 第１図a,bは、本発明による製造工程に従ってダイナ
ミックRAMのメモリーセル内の縦形トランジスタを形成
する時の工程断面図である。第１図ａにおいて、先ず従
来の方法により、高濃度Ｐ形シリコン１とＰ形エピタキ
シャル層２より成る基板に深い溝を形成し、溝内部に電
荷蓄積用多結晶シリコン電極４とSiO2膜３で記憶容量部
を形成し、さらに縦形トランジスタのソース・ドレイン
となるＮ形層５と埋込みコンタクト層６を形成してお
く。次に、溝内部を酸化し、トランジスタのチャンネル
部９が位置する側壁表面に厚さ10〜20nmのSiO2膜11を成
長させる。このようにして後、溝開口部からSiO2膜11を
通し、チャンネル領域９へ斜めにトランジスタ特性を決
定するボロンイオン12の注入を行う。注入角度は、溝開
口部から入射したイオンが十分溝底面まで達するように
選択すればよい。注入によって、領域９には一様な濃度
の不純物層13が導入されることがわかるが、この過程
は、通常の水平構造トランジスタの製造における過程と
同一のものである。ボロンイオン12はＮ形領域4,5,6に
も注入される。しかし、注入は主としてしきい電圧制御
用であるから、ボロン注入層の濃度は、〜1017/cm3であ
り、領域4,5,6のＮ形不純物濃度1020/cm3と比較して極
めて小さいのでほとんど影響を与えることがない。な
お、第１図に示したデバイスでは、チャンネル領域とな
る溝側壁は、図示されている２面と、それらに直角な方
向に２面の合計４面あるので、斜めイオン注入はボロン
のビーム方向をそれぞれの面に向けて４回行なわねばな
らない。イオン注入後は、SiO2膜11をフッ酸系の液で除
去し、再び溝側壁表面を酸化して厚さ10〜15nmのゲート
酸化膜８を成長させ、さらにゲート電極となる多結晶シ
リコン配線７を形成すれば第１図ｂのようにメモリーセ
ル内に縦形トランジスタが完成する。
ミックRAMのメモリーセル内の縦形トランジスタを形成
する時の工程断面図である。第１図ａにおいて、先ず従
来の方法により、高濃度Ｐ形シリコン１とＰ形エピタキ
シャル層２より成る基板に深い溝を形成し、溝内部に電
荷蓄積用多結晶シリコン電極４とSiO2膜３で記憶容量部
を形成し、さらに縦形トランジスタのソース・ドレイン
となるＮ形層５と埋込みコンタクト層６を形成してお
く。次に、溝内部を酸化し、トランジスタのチャンネル
部９が位置する側壁表面に厚さ10〜20nmのSiO2膜11を成
長させる。このようにして後、溝開口部からSiO2膜11を
通し、チャンネル領域９へ斜めにトランジスタ特性を決
定するボロンイオン12の注入を行う。注入角度は、溝開
口部から入射したイオンが十分溝底面まで達するように
選択すればよい。注入によって、領域９には一様な濃度
の不純物層13が導入されることがわかるが、この過程
は、通常の水平構造トランジスタの製造における過程と
同一のものである。ボロンイオン12はＮ形領域4,5,6に
も注入される。しかし、注入は主としてしきい電圧制御
用であるから、ボロン注入層の濃度は、〜1017/cm3であ
り、領域4,5,6のＮ形不純物濃度1020/cm3と比較して極
めて小さいのでほとんど影響を与えることがない。な
お、第１図に示したデバイスでは、チャンネル領域とな
る溝側壁は、図示されている２面と、それらに直角な方
向に２面の合計４面あるので、斜めイオン注入はボロン
のビーム方向をそれぞれの面に向けて４回行なわねばな
らない。イオン注入後は、SiO2膜11をフッ酸系の液で除
去し、再び溝側壁表面を酸化して厚さ10〜15nmのゲート
酸化膜８を成長させ、さらにゲート電極となる多結晶シ
リコン配線７を形成すれば第１図ｂのようにメモリーセ
ル内に縦形トランジスタが完成する。
溝側壁のチャンネル領域に一様なボロンの不純物分布
を得るには、第２図に示すようにBSG膜を用いることも
可能である。第２図において、14は約30〜50nm程度の厚
さを有する多結晶シリコン膜であり、深い溝を形成する
際エッチングマスクの一部として使われたものである。
溝側壁９を露出した後、所定濃度のボロンを含むBSG膜1
5を被着し、高温でボロンを９の表面に一様な濃度に拡
散することができる。拡散後、BSG膜15をフッ酸系エッ
チング液で除去する際、多結晶シリコン膜14が厚いSiO2
膜10を保護する。最後に膜14を除き、第１図ｂの如く、
ゲート酸化膜、ゲート電極を形成すればよいのである。
を得るには、第２図に示すようにBSG膜を用いることも
可能である。第２図において、14は約30〜50nm程度の厚
さを有する多結晶シリコン膜であり、深い溝を形成する
際エッチングマスクの一部として使われたものである。
溝側壁９を露出した後、所定濃度のボロンを含むBSG膜1
5を被着し、高温でボロンを９の表面に一様な濃度に拡
散することができる。拡散後、BSG膜15をフッ酸系エッ
チング液で除去する際、多結晶シリコン膜14が厚いSiO2
膜10を保護する。最後に膜14を除き、第１図ｂの如く、
ゲート酸化膜、ゲート電極を形成すればよいのである。
溝側壁に一様に不純物導入する方法として他にプラズ
マドーピング法のような気相からの拡散も可能である。
しかし、しきい電圧設定のような低濃度不純物導入を正
確にかつ制御よく行なうためには斜めイオン注入法が最
も優れている。
マドーピング法のような気相からの拡散も可能である。
しかし、しきい電圧設定のような低濃度不純物導入を正
確にかつ制御よく行なうためには斜めイオン注入法が最
も優れている。
本発明は、実施例に示したメモリーセル内の縦形トラ
ンジスタだけでなく、他のデバイスに組込まれた縦形ト
ランジスタにも適用できることはいうまでもない。
ンジスタだけでなく、他のデバイスに組込まれた縦形ト
ランジスタにも適用できることはいうまでもない。
発明の効果 以上述べたように、本発明では、斜めイオン注入など
の簡単な手段により溝の側壁にも一様に不純物導入でき
るため、トランジスタが縦形であっても通常のトランジ
スタと変りない構造が実現され、従って不純物濃度設
定、特性予測も困難なくでき、その効果を発揮するもの
である。
の簡単な手段により溝の側壁にも一様に不純物導入でき
るため、トランジスタが縦形であっても通常のトランジ
スタと変りない構造が実現され、従って不純物濃度設
定、特性予測も困難なくでき、その効果を発揮するもの
である。
第１図は本発明に基いて縦形トランジスタを製造する第
１実施例を説明する断面図、第２図は本発明の第２実施
例を説明する断面図、第３図は従来の縦形トランジスタ
における不純物分布図、第４図は従来の縦形トランジス
タの断面図である。 １……高濃度Ｐ形シリコン、２……Ｐ形エピタキシャル
層、3,10,11……SiO2膜、４……多結晶シリコン電極、
５……Ｎ形層、６……埋込みコンタクト層、７……多結
晶シリコン配線、８……ゲート酸化膜、９……チャンネ
ル領域、12……ボロンイオン、13……ボロン注入層、14
……多結晶シリコン膜、15……BSG膜。
１実施例を説明する断面図、第２図は本発明の第２実施
例を説明する断面図、第３図は従来の縦形トランジスタ
における不純物分布図、第４図は従来の縦形トランジス
タの断面図である。 １……高濃度Ｐ形シリコン、２……Ｐ形エピタキシャル
層、3,10,11……SiO2膜、４……多結晶シリコン電極、
５……Ｎ形層、６……埋込みコンタクト層、７……多結
晶シリコン配線、８……ゲート酸化膜、９……チャンネ
ル領域、12……ボロンイオン、13……ボロン注入層、14
……多結晶シリコン膜、15……BSG膜。
フロントページの続き (72)発明者 藪 俊樹 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 岩田 栄之 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 市川 洋平 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 松山 和弘 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭61−239658（ＪＰ，Ａ) 特開 昭62−140456（ＪＰ，Ａ) 特開 昭61−144060（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板に形成された溝の側壁表面領域
をチャンネルとして用いる縦型トランジスタを含む半導
体装置の製造方法において、前記チャンネル領域に、前
記側壁表面の方向に均一な分布となるように、不純物を
斜めイオン注入により導入することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62266764A JP2506830B2 (ja) | 1987-10-21 | 1987-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62266764A JP2506830B2 (ja) | 1987-10-21 | 1987-10-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01108762A JPH01108762A (ja) | 1989-04-26 |
| JP2506830B2 true JP2506830B2 (ja) | 1996-06-12 |
Family
ID=17435380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62266764A Expired - Lifetime JP2506830B2 (ja) | 1987-10-21 | 1987-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2506830B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9512089D0 (en) * | 1995-06-14 | 1995-08-09 | Evans Jonathan L | Semiconductor device fabrication |
| JP2008218846A (ja) * | 2007-03-06 | 2008-09-18 | Rohm Co Ltd | 窒化物半導体素子および窒化物半導体素子の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682800B2 (ja) * | 1985-04-16 | 1994-10-19 | 株式会社東芝 | 半導体記憶装置 |
| JPH0793372B2 (ja) * | 1985-12-16 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置 |
-
1987
- 1987-10-21 JP JP62266764A patent/JP2506830B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01108762A (ja) | 1989-04-26 |
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