CN104022041A - 一种沟槽型mos晶体管的制造方法 - Google Patents
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Abstract
本发明属于半导体功率器件制造技术领域，特别是涉及一种沟槽型MOS晶体管的制造方法。本发明是在半导体衬底内形成沟道掺杂区和U形凹槽后，通过倾斜的离子注入方法在暴露出的沟道掺杂区表面进行氮离子掺杂，然后再进行栅氧化层的氧化和多晶硅栅极的淀积，最后形成与源区和沟道掺杂区接触的源极金属。本发明具有工艺过程简单可靠、易于控制等优点，可降低沟槽型MOS晶体管器件的生产成本和提高其成品率。
Description
技术领域
本发明属于半导体功率器件制造技术领域，特别是涉及一种沟槽型MOS晶体管的制造方法。
背景技术
随着现代微电子技术的不断深入发展，功率MOS晶体管以其输入阻抗高、低损耗、开关速度快、无二次击穿、安全工作区宽、动态性能好、易与前极耦合实现大电流化、转换效率高等优点，逐渐替代双极型器件成为当今功率器件发展的主流。公知的功率器件主要有平面扩散型MOS晶体管和沟槽型MOS晶体管等类型。以沟槽型MOS晶体管为例，该器件因采用了垂直沟道型结构，其面积比平面扩散型MOS晶体管要小很多，所以其电流密度有很大的提高。
沟槽型MOS晶体管的制造方法是：如图1所示，首先在该器件内形成U形凹槽，然后在该U形凹槽的表面形成厚场氧化层101，接着淀积多晶硅牺牲介质层102并对多晶硅牺牲介质层进行刻蚀，使得刻蚀后的多晶硅牺牲介质层102仅保留在U形凹槽的特定深度内，之后刻蚀掉外露的厚的场氧化层，再在刻蚀掉的厚场氧化层处氧化形成一层薄栅氧化层103，在形成薄栅氧化层103过程中，会同时在多晶硅牺牲介质层的表面形成氧化层；接下来，再如图2所示，通过各向异性的刻蚀方法，刻蚀掉多晶硅牺牲介质层102表面的氧化层，并继续刻蚀掉多晶硅牺牲介质层102，然后刻蚀掉薄栅氧化层103，再重新进行栅氧化层104的氧化和多晶硅栅极105的淀积；最后形成源区与源极金属接触。
在所述沟槽型MOS晶体管的制造方法中，在进行薄栅氧化层103氧化的同时，会在多晶硅牺牲介质层表面形成氧化层，从而阻断了多晶硅牺牲介质层102与外部电极的连接，为不影响这种连接，需要通过刻蚀掉多晶硅牺牲介质层表面的氧化层，但在进行该刻蚀时又会对薄栅氧化层103造成损伤，因此需要同时刻蚀掉多晶硅牺牲介质层102和栅氧化层103，再重新进行栅氧化层的氧化和多晶硅栅极的淀积，这就使得该器件的制造工艺十分复杂，不仅制造成本高，而且降低了该器件的成品率。如何克服现有技术的不足已成为当今半导体功率器件制造技术领域中研究的热点之一。
发明内容
本发明的目的是为克服现有技术的不足而提供一种沟槽型MOS晶体管的制造方法，本发明采用高掺杂浓度的氮离子掺杂来抑制氧化层的生长，能够简化沟槽型MOS晶体管的制造工艺，降低沟槽型MOS晶体管的制造成本和提高其成品率。
根据本发明提出的一种沟槽型MOS晶体管的制造方法，其具体步骤包括：
(1)在第一种掺杂类型的半导体衬底内进行沟道离子注入，形成第二种掺杂类型的沟道掺杂区；
(2)在所述半导体衬底的表面形成硬掩膜层；
(3)采用光刻和刻蚀方法，在所述半导体衬底内形成U形凹槽；
其特征在于还包括：
(4)通过倾斜的离子注入方法在暴露出的沟道掺杂区表面进行氮离子掺杂；
(5)在所述U形凹槽的表面氧化形成第一层绝缘薄膜；
(6)淀积第一层导电薄膜并对该所述第一层导电薄膜进行刻蚀，刻蚀后的所述第一层导电薄膜低于所述半导体衬底的表面；
(7)淀积第二层绝缘薄膜并对该第二层绝缘薄膜进行刻蚀，刻蚀后的所述第二层绝缘薄膜低于所述硬掩膜层的表面；
(8)刻蚀掉硬掩膜层；
(9)进行离子注入，在所述半导体衬底内所述沟道掺杂区的顶部形成第一种掺杂类型的源区；
(10)进行光刻，暴露出部分所述第一种掺杂类型的源区；
(11)以光刻胶为掩模对暴露出的部分所述第一种掺杂类型的源区进行刻蚀，之后沿着该暴露处进行第二种掺杂类型的离子注入，在所述半导体衬底内形成与外部金属接触的沟道掺杂区的高掺杂浓度的掺杂区；
(12)去除光刻胶后淀积金属层，形成与所述源区和沟道掺杂区接触的源极金属。
本发明进一步的优选方案在于：
本发明步骤(1)和步骤(10)所述第一种掺杂类型为n型掺杂，则步骤(1)和步骤(11)所述第二种掺杂类型为p型掺杂。
本发明步骤(1)和步骤(10)所述第一种掺杂类型为p型掺杂，则步骤(1)和步骤(11)所述第二种掺杂类型为n型掺杂。
本发明步骤(5)所述第一层绝缘薄膜的材质为氧化硅。
本发明步骤(7)所述第二层绝缘薄膜的材质为氧化硅或为氮化硅，其厚度为50～500纳米。
本发明步骤(6)所述第一层导电薄膜的材质为掺杂的多晶硅或者为金属导电材料。
本发明步骤(1)所述第二种掺杂类型的沟道掺杂区可在步骤(8)所述硬掩膜层被刻蚀掉后，通过离子注入方法在所述半导体衬底内形成。
本发明的实现原理在于：本发明的沟槽型MOS晶体管的制造方法是在所述器件的U形凹槽形成后,通过倾斜的离子注入方法在暴露出的沟道掺杂区表面进行氮离子掺杂，由于高浓度的氮离子掺杂能够抑制沟道掺杂区表面氧化层的生长，以在U形凹槽内形成厚场氧化层的同时得到薄栅氧化层。
本发明与现有技术相比其显著优点在于：
本发明是在器件形成U形凹槽后，通过在沟道掺杂区表面注入高浓度的氮离子来抑制沟道掺杂区表面的氧化，从而在U形凹槽内形成厚场氧化层的同时能够得到薄栅氧化层，以便可直接进行多晶硅栅极淀积。表1是在器件的U形凹槽形成后，本发明与现有技术的栅氧化层和栅极的制造工艺的主要区别的对比表，由表1可知，本发明可省略掉多步氧化工艺和刻蚀工艺，在整体上简化和优化了沟槽型MOS晶体管的制造工艺，从而可降低沟槽型MOS晶体管的生产成本和提高其成品率。
表1：本发明与现有技术制造工艺的主要区别的对比表
| 主要步骤 | 现有技术 | 本发明 |
| 1 | 淀积多晶硅 | 倾斜的离子注入 |
| 2 | 多晶硅回刻 | / |
| 3 | 场氧化层刻蚀 | / |
| 4 | 栅氧化层预氧化 | / |
| 5 | 各向异性刻蚀氧化层 | / |
| 6 | 多晶硅刻蚀 | / |
| 7 | 氧化层刻蚀 | / |
| 8 | 栅氧化层氧化 | 栅氧化层氧化 |
| 9 | 多晶硅栅极淀积 | 多晶硅栅极淀积 |
附图说明
图1和图2是现有公知的沟槽型MOS晶体管的制造方法中的部分工艺流程示意图。
图3至图11是本发明的沟槽型MOS晶体管的制造方法的一个实施例的工艺流程示意图。
图12和图13是采用本发明的沟槽型MOS晶体管的制造方法得到沟槽型MOS晶体管的两个实施例的剖面示意图。
具体实施方式
为清楚地说明本发明的具体实施方式，说明书附图中所列示图，放大了本发明所述的层和区域的厚度，且所示图形大小并不代表实际尺寸；附图是示意性的，不应限定本发明的范围。说明书中所列实施例不应仅限于附图中所示区域的特定形状，而是包括所得到的形状如制造引起的偏差等、再如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例中均以矩形表示；同时在下面的描述中，所使用的术语半导体衬底可理解为包括正在工艺加工中的半导体晶片，还包括在其上所制备的其它薄膜层。
下面结合附图和实施例对本发明的具体实施方式作进一步的详细说明。
图3至图11是应用本发明提出的一种沟槽型MOS晶体管的制造方法同时制造三个并联的沟槽型MOS晶体管的一个实施例的工艺流程示意图，其具体实施步骤依次如下：
结合图3，首先在半导体衬底内进行沟道离子注入形成第二种掺杂类型的沟道掺杂区202，该半导体衬底中还包含有高掺杂浓度的第一种掺杂类型的漏区200和低掺杂浓度的第一种掺杂类型的漂移区201。
所述半导体衬底的材质可选择硅、碳化硅、砷化镓、氮化镓、绝缘体上的碳化硅、绝缘体上的硅或者硅上氮化镓等；第一种掺杂类型与第二种掺杂类型为相反的掺杂类型，当第一种掺杂类型为n型掺杂时，则第二种掺杂类型为p型掺杂；相对应的，当第一种掺杂类型为p型掺杂时，则第二种掺杂类型为n型掺杂。
以下以硅衬底为例描述本发明的沟槽型MOS晶体管的制造方法。
结合图4，在所述半导体衬底的表面形成硬掩膜层301，该硬掩膜层301包括包含一层薄氧化层和一层厚氮化硅层，薄氧化层用于改善氮化硅层与半导体衬底之间的应力，然后采用光刻工艺和刻蚀工艺，在该半导体衬底内形成U形凹槽。
结合图5，通过倾斜的离子注入方法在暴露出的沟道掺杂区202的表面进行氮离子掺杂，高掺杂浓度的氮离子掺杂能够抑制沟道掺杂区202表面的氧化层的生长。
结合图6，氧化形成第一层绝缘薄膜，该第一层绝缘薄膜的材质为为氧化硅；由于采用高掺杂浓度的氮离子能够抑制沟道掺杂区202表面的氧化，因此在器件的U形凹槽内可分别得到厚场氧化层203和薄栅氧化层204；其中：厚场氧化层203的厚度为20～300纳米；薄栅氧化层204位于沟道掺杂区202的表面，其厚度在4～30纳米。
结合图7，淀积第一层导电薄膜205并对该第一层导电薄膜205进行刻蚀，刻蚀后的第一层导电薄膜205应低于所述半导体衬底的表面；该第一层导电薄膜205的材质既可为掺杂的多晶硅，也可为金属导电材料。
结合图8，淀积第二层绝缘薄膜206并对该第二层绝缘薄膜206进行刻蚀，刻蚀后的第二层绝缘薄膜206应低于硬掩膜层301的表面；第二层绝缘薄膜的材质为氧化硅或氮化硅，其厚度范围为50～500纳米。
结合图9，刻蚀掉硬掩膜层301，然后以第二层绝缘薄膜206为掩膜进行离子注入在半导体衬底内所述沟道掺杂区202的顶部形成第一种掺杂类型的源区207。
结合图10，淀积一层光刻胶303并曝光、显影，以暴露出部分第一种掺杂类型的源区207，然后以光刻胶为掩模对暴露出的源区207部分进行刻蚀从而将沟道掺杂区202暴露出来，之后沿着该暴露处进行离子注入，在所述半导体衬底内形成与外部金属接触的沟道掺杂区202的高掺杂浓度的掺杂区208。
结合图11，最后去除光刻胶303，然后淀积金属层以形成与源区207和沟道掺杂区202接触的源极金属209。
本发明的具体实施方式需要进一步说明的是：
通过光刻工艺暴露出部分源区207后，对该源区207进行刻蚀时可以不刻蚀至沟道掺杂区202的表面，然后进行第二种掺杂类型的离子注入在半导体衬底内形成与外部金属接触的沟道掺杂区202的高掺杂浓度的掺杂区208，之后形成源极金属209后的结构如图12所示；采用该方法可减少刻蚀源区207的时间，并用高掺杂浓度的掺杂区208的掺杂离子把未刻蚀至沟道掺杂区202表面的源区207部分反型掉，从而使得高掺杂浓度的掺杂区208与沟道掺杂区202接触。
在形成源区时，可不选择以第二层绝缘薄膜206为掩膜，而先通过一步光刻工艺定义出源区的位置，然后以光刻胶为掩膜进行第一种掺杂类型的离子注入在半导体衬底内形成源区207，然后再通过一步光刻工艺定义出衬底接触的位置，并以光刻胶为掩膜进行第二种掺杂类型的离子注入在半导体衬底内形成与外部金属接触的沟道掺杂区202的高掺杂浓度的掺杂区208；之后形成源极金属209后的结构如图13所示。采用该方法可以省略掉对半导体衬底的刻蚀，但是会增加一步光刻工艺。
第二种掺杂类型的沟道掺杂区202还可在硬掩膜层301被刻蚀掉后，采用离子注入方法形成，即刻蚀掉硬掩膜层301后，以第二层绝缘薄膜206为掩膜进行离子注入，在半导体衬底内形成第二种掺杂类型的沟道掺杂区。
本发明的具体实施方式中凡未涉到的说明属于本领域的公知技术，可参考公知技术加以实施。
以上具体实施方式及实施例是对本发明提出的一种沟槽型MOS晶体管的制造方法技术思想的具体支持，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在本技术方案基础上所做的任何等同变化或等效的改动，均仍属于本发明技术方案保护的范围。
Claims (7)
1.一种沟槽型MOS晶体管的制造方法，包括以下步骤：
（1）在第一种掺杂类型的半导体衬底内进行沟道离子注入，形成第二种掺杂类型的沟道掺杂区；
（2）在所述半导体衬底的表面形成硬掩膜层；
（3）采用光刻和刻蚀方法，在所述半导体衬底内形成U形凹槽；
其特征在于还包括：
（4）通过倾斜的离子注入方法在暴露出的沟道掺杂区表面进行氮离子掺杂；
（5）在所述U形凹槽的表面氧化形成第一层绝缘薄膜；
（6）淀积第一层导电薄膜并对该第一层导电薄膜进行刻蚀，刻蚀后的第一层导电薄膜低于所述半导体衬底的表面；
（7）淀积第二层绝缘薄膜并对该第二层绝缘薄膜进行刻蚀，刻蚀后的第二层绝缘薄膜低于所述硬掩膜层的表面；
（8）刻蚀掉硬掩膜层；
（9）进行离子注入，在所述半导体衬底内所述沟道掺杂区的顶部形成第一种掺杂类型的源区；
（10）进行光刻，暴露出部分所述第一种掺杂类型的源区；
（11）以光刻胶为掩模对暴露出的部分所述第一种掺杂类型的源区进行刻蚀，之后沿着该暴露处进行第二种掺杂类型的离子注入，在所述半导体衬底内形成与外部金属接触的沟道掺杂区的高掺杂浓度的掺杂区；
（12）去除光刻胶后淀积金属层，形成与所述源区和沟道掺杂区接触的源极金属。
2.根据权利要求1所述的沟槽型MOS晶体管的制造方法，其特征在于步骤（1）和步骤（10）所述第一种掺杂类型为n型掺杂，则步骤（1）和步骤（11）所述第二种掺杂类型为p型掺杂。
3.根据权利要求1所述的沟槽型MOS晶体管的制造方法，其特征在于步骤（1）和步骤（10）所述第一种掺杂类型为p型掺杂，则步骤（1）和步骤（11）所述第二种掺杂类型为n型掺杂。
4.根据权利要求1所述的沟槽型MOS晶体管的制造方法，其特征在于步骤（5）所述第一层绝缘薄膜的材质为氧化硅。
5.根据权利要求1所述的沟槽型MOS晶体管的制造方法，其特征在于步骤（7）所述第二层绝缘薄膜的材质为氧化硅或氮化硅，其厚度为50～500纳米。
6.根据权利要求1所述的沟槽型MOS晶体管的制造方法，其特征在于步骤(6)所述第一层导电薄膜的材质为掺杂的多晶硅或金属导电材料。
7.根据权利要求1所述的沟槽型MOS晶体管的制造方法，其特征在于步骤（1）所述第二种掺杂类型的沟道掺杂区可在步骤（8）所述硬掩膜层被刻蚀掉后，通过离子注入方法在所述半导体衬底内形成。
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- 2014-06-09 CN CN201410252719.4A patent/CN104022041A/zh active Pending
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20140903 |