CN104103523A - 一种带u形沟槽的功率器件的制造方法 - Google Patents
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Abstract
本发明属于半导体功率器件制造技术领域，特别是涉及一种带U形沟槽的功率器件的制造方法。本发明是在半导体衬底内先形成第一U型沟槽,然后以第一U型沟槽侧壁上的绝缘介质层为掩膜刻蚀半导体衬底,在第一U型沟槽下方的半导体衬底内形成第二U型沟槽,之后在第二U型沟槽的表面氧化形成厚的场氧化层,再在第一U型沟槽的侧壁表面氧化形成薄的栅氧化层,最后再进行多晶硅栅极的淀积以及沟道区和源区的掺杂。本发明具有工艺过程简单可靠、易于控制等优点，可降低U形沟槽的功率器件的生产成本和提高其成品率。
Description
技术领域
本发明属于半导体功率器件制造技术领域，特别是涉及一种带U形沟槽的功率器件的制造方法。
背景技术
随着现代微电子技术的不断深入发展，功率MOS晶体管以其输入阻抗高、低损耗、开关速度快、无二次击穿、安全工作区宽、动态性能好、易与前极耦合实现大电流化、转换效率高等优点，逐渐替代双极型器件成为当今功率器件发展的主流。公知的功率器件主要有平面扩散型MOS晶体管和U形沟槽的功率器件等类型。以U形沟槽的功率器件为例，该器件因采用了垂直沟道型结构，其面积比平面扩散型MOS晶体管要小很多，所以其电流密度有很大的提高。
美国专利5637898提出的一种“U形沟槽的功率器件的制造方法”一直被沿用至今，其制造工艺步骤如图1所示，首先在该器件内形成U形沟槽，然后在该U形沟槽的表面形成厚场氧化层101，接着淀积多晶硅牺牲介质层102并对多晶硅牺牲介质层进行刻蚀，使得刻蚀后的多晶硅牺牲介质层102仅保留在U形沟槽的特定深度内，之后刻蚀掉外露的厚场氧化层，再在刻蚀掉的厚场氧化层处氧化形成一层薄栅氧化层103，在形成薄栅氧化层103过程中，会同时在多晶硅牺牲介质层的表面形成新氧化层；接下来，再如图2所示，通过各向异性的刻蚀方法，刻蚀掉多晶硅牺牲介质层102表面的新氧化层，并继续刻蚀掉多晶硅牺牲介质层102，然后刻蚀掉薄栅氧化层103，再重新进行栅氧化层104的氧化和多晶硅栅极105的淀积；最后形成源区并与源极金属接触。
上述U形沟槽的功率器件的制造方法，在进行薄栅氧化层103氧化的同时，会在多晶硅牺牲介质层表面形成新氧化层，从而阻断了多晶硅牺牲介质层102与外部电极的连接，为不影响这种连接，需要通过刻蚀掉多晶硅牺牲介质层表面的新氧化层，但在进行该刻蚀时又会对薄栅氧化层103造成损伤，因此需要同时刻蚀掉多晶硅牺牲介质层102和栅氧化层103，再重新进行栅氧化层的氧化和多晶硅栅极的淀积，这就使得该器件的制造工艺十分复杂，不仅制造成本高，而且成品质量受到明显影响，降低了该器件的成品率。
发明内容
本发明的目的是为克服现有技术的不足而提供一种带U形沟槽的功率器件的制造方法，本发明通过两次刻蚀工艺在半导体衬底内形成上下两个U形沟槽，在下方U形沟槽的表面形成场氧化层，在上方U形沟槽的两个侧壁上形成栅氧化层，由此可简化U形沟槽的功率器件的制造工艺，降低U形沟槽的功率器件的制造成本和提高其成品率。
根据本发明提出的一种带U形沟槽的功率器件的制造方法，它包括起始步骤：
（1）在第一种掺杂类型的漏区之上外延形成第二种掺杂类型的硅外延层；
（2）在所述硅外延层的表面形成硬掩膜层，然后进行光刻和刻蚀在硅外延层内形成第一U型沟槽；
（3）在所述第一U型沟槽的表面形成第一层绝缘薄膜，然后在该第一层绝缘薄膜的表面形成第二层绝缘薄膜；
其特征在于还包括以下继续步骤：
（4）采用各向异性的刻蚀方法，刻蚀掉所述第一U型沟槽底部的第二层绝缘薄膜和第一层绝缘薄膜；
（5）以所述第一U型沟槽侧壁上的第二层绝缘薄膜和第一层绝缘薄膜为掩膜刻蚀硅外延层，在该第一U型沟槽底部的硅外延层内形成第二U型沟槽；
（6）在所述第二U型沟槽的表面氧化形成场氧化层；
（7）刻蚀掉所述第一U型沟槽侧壁上的第二层绝缘薄膜和第一层绝缘薄膜；
（8）在所述第一U型沟槽的侧壁表面氧化形成栅氧化层；
（9）在所述第一U型沟槽和第二U型沟槽内形成覆盖栅氧化层和场氧化层的多晶硅栅极，该多晶硅栅极的顶部低于硅外延层的上表面；
（10）在所述多晶硅栅极的顶部形成绝缘介质层；
（11）刻蚀掉所述硬掩膜层，然后进行离子注入在所述硅外延层内形成第二种掺杂类型的沟道区；
（12）继续进行离子注入，在所述沟道区的顶部形成和第一种掺杂类型的源区。
本发明提出的一种带U形沟槽的功率器件的制造方法的进一步优化方案是：
本发明所述第一种掺杂类型为n型掺杂，则所述第二种掺杂类型为p型掺杂；或所述第一种掺杂类型为p型掺杂，则所述第二种掺杂类型为n型掺杂。
本发明所述第一层绝缘薄膜的材质为氧化硅。
本发明所述第二层绝缘薄膜的材质为氮化硅或氮氧化硅。
本发明所述步骤（11）可在所述步骤（1）的硅外延层形成后，直接进行离子注入，在硅外延层的顶部形成第二种掺杂类型的沟道区。
本发明步骤（12）所述的源区可通过一次光刻工艺定义其位置。
本发明所述场氧化层的厚度大于所述栅氧化层的厚度。
本发明与现有技术相比其显著优点在于：
本发明是在硅外延层内先形成第一U型沟槽，并在第一U型沟槽的表面形成绝缘介质层，之后刻蚀掉第一U型沟槽底部的绝缘介质层，然后以绝缘介质层为掩膜刻蚀硅外延层，使其在硅外延层内形成第二U型沟槽，然后在第二U型沟槽的表面氧化形成栅氧化层，在刻蚀掉第一U型沟槽表面的绝缘介质层后，再在第一U型沟槽的两个侧壁上氧化形成栅氧化层。表1是本发明与现有技术的栅氧化层和场氧化层的制造工艺的主要区别的对比表，由表1可知，本发明在整体上大大地简化和优化了带U形沟槽的功率器件的制造工艺，从而可提高带U形沟槽的功率器件的成品质量、降低生产成本和提高其成品率。
表1：本发明与现有技术制造工艺的主要区别的对比表
| 主要步骤 | 现有技术 | 本发明 |
| 1 | 形成U形沟槽 | 形成第一U型沟槽 |
| 2 | 场氧氧化 | 氧化&氮化 |
| 3 | 淀积多晶硅 | 氮化硅/氧化硅回刻 |
| 4 | 多晶硅回刻 | 形成第二U型沟槽 |
| 5 | 场氧化层刻蚀 | 场氧化层氧化 |
| 6 | 栅氧化层预氧化 | 氮化硅/氧化硅刻蚀 |
| 7 | 各向异性刻蚀氧化层 | / |
| 8 | 多晶硅刻蚀 | / |
| 9 | 氧化层刻蚀 | / |
| 10 | 栅氧化层氧化 | 栅氧化层氧化 |
附图说明
图1和图2是现有公知的U形沟槽的功率器件的制造方法中的部分工艺流程示意图。
图3至图14是本发明提出的一种带U形沟槽的功率器件的制造方法的一个实施例的工艺流程示意图。
具体实施方式
为清楚地说明本发明的具体实施方式，说明书附图中所列示图，放大了本发明所述的层和区域的厚度，且所示图形大小并不代表实际尺寸；附图是示意性的，不应限定本发明的范围。说明书中所列实施例不应仅限于附图中所示区域的特定形状，而是包括所得到的形状如制造引起的偏差等、再如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例中均以矩形表示；同时在下面的描述中，所使用的术语半导体衬底可理解为包括正在工艺加工中的半导体晶片，还包括在其上所制备的其它薄膜层。
下面结合附图和实施例对本发明的具体实施方式作进一步的详细说明。
图3至图11是应用本发明提出的一种带U形沟槽的功率器件的制造方法同时制造三个并联结构的U形沟槽的功率器件的一个实施例的工艺流程示意图，其具体实施步骤依次如下：
结合图3，首先在第一种掺杂类型的漏区200之上外延一层第一种掺杂类型的硅外延层201，然后在该硅外延层201的表面形成硬掩膜层301，该硬掩膜层301包括包含一层衬垫氧化层和一层厚氮化硅层，衬垫氧化层用于改善氮化硅层与半导体衬底之间的应力，然后采用光刻工艺和刻蚀工艺，在硅外延层内形成第一U型沟槽；所述第一种掺杂类型可为n型掺杂，也可为p型掺杂。
接下来，结合图4，在所述第一U型沟槽的表面形成第一层绝缘薄膜501，并在该第一层绝缘薄膜501的表面形成第二层绝缘薄膜502，之后通过各向异性的刻蚀方法依次刻蚀掉第一U型沟槽底部的第二层绝缘薄膜502和第一层绝缘薄膜501；所述第一层绝缘薄膜的材质优选为氧化硅，其厚度范围为3-20纳米第二绝缘薄膜502的材质优选为氮化硅或氮氧化硅，其厚度范围为5-50纳米。
接下来，结合图5，以所述第二层绝缘薄膜502和第一层绝缘薄膜501为掩膜继续刻蚀硅外延层201，在第一U型沟槽的下方刻蚀形成第二U型沟槽。
接下来，结合图6a，在所述第二U型沟槽的表面氧化形成一层场氧化层203，之后刻蚀掉第一U型沟槽表面的第二层绝缘薄膜502和第一层绝缘薄膜501，然后在第一U型沟槽的表面氧化形成一层栅氧化层204，所述场氧化层203的厚度大于栅氧化层204的厚度。
根据需要，在氧化形成栅氧化层204时，既可在场氧化层203和栅氧化层204之间形成三角形状的氧化层过渡区，如图6b所示；也可形成鸟嘴形状的氧化层过渡区，该结构为业界所公知，在本实施例中不再详细描述。
接下来，结合图7，淀积第一层多晶硅薄膜并对该多晶硅薄膜进行回刻，在所述第一U型沟槽和第二U型沟槽内形成覆盖栅氧化层204和场氧化层203的多晶硅栅极205，该多晶硅栅极205的底部低于硅外延层201的上表面。
接下来，结合图8，淀积绝缘介质层并对该绝缘介质层进行回刻，在第一U型沟槽内、多晶硅栅极205的顶部形成绝缘介质层206；绝缘介质层206用于将多晶硅栅极205与外部电极绝缘、其材质为氧化硅或氮化硅，其厚度范围为50～800纳米。
接下来，结合图9，刻蚀掉硬掩膜层301，然后以绝缘介质层206为掩膜进行离子注入，在硅外延层内形成第二种掺杂类型的沟道区202，并继续进行离子注入，在沟道区202的顶部形成第一种掺杂类型的源区207；所述第二种掺杂类型与第一种掺杂类型为相反的掺杂类型，若第一种掺杂类型为n型掺杂，则第二种掺杂类型为p型掺杂；若第一种掺杂类型为p型掺杂，则第二种掺杂类型为n型掺杂。
接下来，结合图10，淀积一层光刻胶303并曝光、显影，以暴露出部分第一种掺杂类型的源区207，然后以光刻胶为掩模对暴露出的源区207部分进行刻蚀从而将沟道掺杂区202暴露出来，之后沿着该暴露处进行离子注入，在硅外延层内形成与外部金属接触的沟道区202的高掺杂浓度的沟道区接触区208。
最后，结合图11，去除光刻胶303，然后淀积金属层以形成与源区207和沟道区202接触的源极金属209。
本发明的具体实施方式需要进一步说明的是：
通过光刻工艺暴露出部分源区207后，对源区207进行刻蚀时可不刻蚀至沟道区202的表面，然后进行第二种掺杂类型的离子注入，在硅外延层内形成与外部金属接触的沟道202的高掺杂浓度的沟道区接触区208，之后形成源极金属209后的结构，如图12所示；采用该方法可减少刻蚀源区207的刻蚀深度，并用高掺杂浓度的沟道区接触区208的掺杂离子把未刻蚀至沟道区202表面的源区207部分反型掉，从而使得高掺杂浓度的沟道区接触区208与沟道区202接触。
本发明在形成源区时，也可不选择以绝缘介质层206为掩膜，而先通过一步光刻工艺定义出源区的位置，然后以光刻胶为掩膜进行第一种掺杂类型的离子注入在半导体衬底内形成源区207，然后再通过一步光刻工艺定义出衬底接触的位置，并以光刻胶为掩膜进行第二种掺杂类型的离子注入在硅外延层衬底内形成与外部金属接触的沟道区202的高掺杂浓度的沟道区接触区208；之后形成源极金属209后的结构，如图13所示。
根据需要，本发明的第二种掺杂类型的沟道区202还可在漏区200上外延硅外延层201后，直接通过离子注入的方法在硅外延层的顶部形成掺杂区，后续形成第一U型沟槽将所形成的掺杂区进行分割从而形成沟道区202。
图14展示了在栅氧化层204和场氧化层203之间形成有三角形状的氧化层过渡区的本发明的U形沟槽的功率器件的一种结构。
以上具体实施方式及实施例是对本发明提出的一种U形沟槽的功率器件的制造方法技术思想的具体支持，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在本技术方案基础上所做的任何等同变化或等效的改动，均仍属于本发明技术方案保护的范围。
Claims (7)
1.一种带U形沟槽的功率器件的制造方法，它包括起始步骤：
（1）在第一种掺杂类型的漏区之上外延形成第二种掺杂类型的硅外延层；
（2）在所述硅外延层的表面形成硬掩膜层，然后进行光刻和刻蚀，在硅外延层内形成第一U型沟槽；
（3）在所述第一U型沟槽的表面形成第一层绝缘薄膜，然后在该第一层绝缘薄膜的表面形成第二层绝缘薄膜；
其特征在于还包括以下继续步骤：
（4）采用各向异性的刻蚀方法，刻蚀掉所述第一U型沟槽底部的第二层绝缘薄膜和第一层绝缘薄膜；
（5）以所述第一U型沟槽侧壁上的第二层绝缘薄膜和第一层绝缘薄膜为掩膜刻蚀硅外延层，在该第一U型沟槽底部的硅外延层内形成第二U型沟槽；
（6）在所述第二U型沟槽的表面氧化形成场氧化层；
（7）刻蚀掉所述第一U型沟槽侧壁上的第二层绝缘薄膜和第一层绝缘薄膜；
（8）在所述第一U型沟槽的侧壁表面氧化形成栅氧化层；
（9）在所述第一U型沟槽和第二U型沟槽内形成覆盖栅氧化层和场氧化层的多晶硅栅极，该多晶硅栅极的顶部低于硅外延层的上表面；
（10）在所述多晶硅栅极的顶部形成绝缘介质层；
（11）刻蚀掉所述硬掩膜层，然后进行离子注入，在所述硅外延层内形成第二种掺杂类型的沟道区；
（12）继续进行离子注入，在所述沟道区的顶部形成和第一种掺杂类型的源区。
2.根据权利要求1所述的一种带U形沟槽的功率器件的制造方法，其特征在于所述第一种掺杂类型为n型掺杂，则所述第二种掺杂类型为p型掺杂；或所述第一种掺杂类型为p型掺杂，则所述第二种掺杂类型为n型掺杂。
3.根据权利要求1所述的一种带U形沟槽的功率器件的制造方法，其特征在于所述第一层绝缘薄膜的材质为氧化硅。
4.根据权利要求1所述的一种带U形沟槽的功率器件的制造方法，其特征在于所述第二层绝缘薄膜的材质为氮化硅或氮氧化硅。
5.根据权利要求1所述的一种带U形沟槽的功率器件的制造方法，其特征在于所述步骤（11）可在所述步骤（1）的硅外延层形成后，直接进行离子注入，在硅外延层的顶部形成第二种掺杂类型的沟道区。
6.根据权利要求1所述的一种带U形沟槽的功率器件的制造方法，其特征在于步骤（12）所述的源区可通过一次光刻工艺定义其位置。
7.根据权利要求1所述的一种带U形沟槽的功率器件的制造方法，其特征在于所述场氧化层厚度大于所述栅氧化层厚度。
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105789329A (zh) * | 2014-12-16 | 2016-07-20 | 中航（重庆）微电子有限公司 | 优化结构的空腔型沟槽肖特基功率器件及其制造方法 |
| CN107658341A (zh) * | 2017-09-27 | 2018-02-02 | 上海朕芯微电子科技有限公司 | 一种沟槽型功率mosfet及其制备方法 |
| CN109103180A (zh) * | 2018-08-15 | 2018-12-28 | 深圳市金誉半导体有限公司 | 一种功率器件芯片及其制造方法 |
| CN109891597A (zh) * | 2016-11-15 | 2019-06-14 | 株式会社电装 | 半导体装置 |
| CN112309975A (zh) * | 2020-10-27 | 2021-02-02 | 杭州士兰微电子股份有限公司 | 双向功率器件的制造方法 |
| CN112490283A (zh) * | 2019-09-11 | 2021-03-12 | 珠海格力电器股份有限公司 | 一种绝缘栅结构及其制造方法以及功率器件 |
| CN113628968A (zh) * | 2020-05-06 | 2021-11-09 | 苏州东微半导体股份有限公司 | 半导体超结器件的制造方法 |
| CN114496795A (zh) * | 2021-12-30 | 2022-05-13 | 广东芯粤能半导体有限公司 | 半导体结构及其形成方法 |
-
2014
- 2014-07-25 CN CN201410357033.1A patent/CN104103523A/zh active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105789329B (zh) * | 2014-12-16 | 2019-03-19 | 华润微电子（重庆）有限公司 | 优化结构的空腔型沟槽肖特基功率器件及其制造方法 |
| CN105789329A (zh) * | 2014-12-16 | 2016-07-20 | 中航（重庆）微电子有限公司 | 优化结构的空腔型沟槽肖特基功率器件及其制造方法 |
| CN109891597A (zh) * | 2016-11-15 | 2019-06-14 | 株式会社电装 | 半导体装置 |
| CN107658341A (zh) * | 2017-09-27 | 2018-02-02 | 上海朕芯微电子科技有限公司 | 一种沟槽型功率mosfet及其制备方法 |
| CN107658341B (zh) * | 2017-09-27 | 2020-09-15 | 上海朕芯微电子科技有限公司 | 一种沟槽型功率mosfet及其制备方法 |
| CN109103180A (zh) * | 2018-08-15 | 2018-12-28 | 深圳市金誉半导体有限公司 | 一种功率器件芯片及其制造方法 |
| CN109103180B (zh) * | 2018-08-15 | 2023-09-05 | 深圳市金誉半导体股份有限公司 | 一种功率器件芯片及其制造方法 |
| CN112490283A (zh) * | 2019-09-11 | 2021-03-12 | 珠海格力电器股份有限公司 | 一种绝缘栅结构及其制造方法以及功率器件 |
| CN113628968B (zh) * | 2020-05-06 | 2022-06-24 | 苏州东微半导体股份有限公司 | 半导体超结器件的制造方法 |
| CN113628968A (zh) * | 2020-05-06 | 2021-11-09 | 苏州东微半导体股份有限公司 | 半导体超结器件的制造方法 |
| CN112309975A (zh) * | 2020-10-27 | 2021-02-02 | 杭州士兰微电子股份有限公司 | 双向功率器件的制造方法 |
| CN112309975B (zh) * | 2020-10-27 | 2024-02-02 | 杭州士兰微电子股份有限公司 | 双向功率器件的制造方法 |
| CN114496795A (zh) * | 2021-12-30 | 2022-05-13 | 广东芯粤能半导体有限公司 | 半导体结构及其形成方法 |
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