KR20010098183A - 반도체 소자용 산화막 제조 방법 - Google Patents

반도체 소자용 산화막 제조 방법 Download PDF

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KR20010098183A
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Abstract

본 발명은 얇은 두께를 갖는 게이트 산화막 형성 방법에 관한 것이다. 게이트 산화막의 특성 개선을 위해 실리콘 기판에 질소 이온을 주입한다. 이후, 얇은 산화막을 형성하고 열처리 과정을 진행하여 기판 내부에 주입된 질소 이온들이 기판과 산화막의 계면에 모이도록 유도한다. 따라서, 게이트 산화막을 형성하기 위해 얇은 산화막을 추가 성장시키면 질소 이온에 의해 성장 속도가 저하되므로, 얇은 게이트 산화막을 형성할 수 있을 뿐만 아니라 두께 조절도 용이하게 할 수 있다. 또한, 열처리에 의해 질소 이온 주입시 발생된 기판 결함도 치유할 수 있다.

Description

반도체 소자용 산화막 제조 방법{METHOD OF FORMING OXIDE FILM FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 좀더 구체적으로는 고집적 반도체 소자에 사용될 수 있는 얇은 게이트 산화막을 형성하는 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 단위 소자의 면적이 감소하고 있으며, 이로 인해 게이트 산화막의 두께도 점점 감소하고 있는 추세이다.
한편, P형의 MOS 트랜지스터를 표면 채널(surface channel) 방식으로 제조하기 위하여 게이트 전극인 폴리 실리콘을 증착한 후 P형 불순물 이온을 주입하게 된다. 이때, 게이트 산화막의 두께가 수십 Å 이하로 축소됨에 따라 게이트 전극에 도핑된 P형 불순물 이온, 즉 붕소 이온이 게이트 산화막을 투과하여 채널 영역으로 이동하는 문제가 발생한다. 그 결과, 채널 영역에 의도하지 않은 양의 붕소 이온이 포함되므로 문턱 전압(threshold voltage)이 불안정해지게 된다.
이와 같은 붕소 이온의 채널 침투 문제를 해결하기 위하여 게이트 산화막에 질소를 함유시키는 방법이 사용되고 있다. 산화막에 질소가 포함되면, 붕소 투과가 감소될 뿐만 아니라 열전자(hot electron)들에 의한 산화막의 손상이 감소된다. 또한, 산화막의 성장 속도를 감소시켜 산화막의 두께 조절이 용이해지므로 얇은 산화막을 형성할 수 있는 장점이 있다. 따라서, 산화막에 질소를 함유하는 여러 방법이 제안되고 있으며, 주로 N2O 또는 NO 분위기 하에서 열산화막을 성장시킴으로써 산화막 내에 질소를 포함시키는 방법이 사용되고 있다.
이러한 방법을 사용한 게이트 산화막의 성장 기술은 로(LO) 등이 1992년IEEE Electron Device Letters 제13권 제111쪽에 발표한 논문에 상세히 개시되어 있다. 그러나, 전술한 종래 기술에 따른 질소 함유 방법은 로관(furnace tube)에서 산화막을 성장시키는 과정에서 질소를 함유시키게 되므로, 질소의 함유량을 정확히 조절하는데 어려움이 있다.
최근에 게이트 산화막 내의 질소 함유량을 조절할 수 있는 방법으로 질소 이온 주입 방법이 소개되었다. 질소 이온 주입을 이용한 게이트 산화막 성장 기술은 미국 특허 제5,908,312호에 개시되어 있다. 미국 특허 제5,908,312호에는 게이트 산화막을 형성하기 전에 질소 이온을 주입하고 게이트 산화막을 열성장(thermal oxidation)시킴으로써, 게이트 전극인 폴리실리콘에 도핑된 불순물이 기판으로 침투하는 것을 방지하는 기술이 개시되어 있다.
이와 같은 종래 기술에 의하면, 이온 주입된 질소의 대부분이 실리콘 기판 내부에 존재하고 기판 표면에는 상대적으로 적은 양의 질소가 존재하게 된다. 이때, 산화막을 성장시키는 공정을 진행하면, 기판 내부에 존재하는 질소 이온들이 외확산하여 산화막과 기판의 계면에 모이게 된다. 이로 인해 기판과 산화막의 계면에는 많은 질소 이온들이 존재하게 되므로 기판으로의 붕소 침투를 막아주게 된다.
그러나, 산화막이 성장하기 시작할 때 성장이 시작되는 기판 표면에 질소 이온들이 거의 존재하지 않으므로 산화막의 성장 속도를 제어할 수 없다는 문제가 발생한다. 특히, 수십 Å 이하의 산화막을 성장시킬 경우에는 기판 내부의 질소 이온들이 산화막과 기판의 계면으로 확산하기 전에 산화막 성장이 종료되므로 질소 이온 주입에 의한 성장률 저하 효과를 거둘 수 없게 된다.
더욱이, 질소 이온 주입 공정을 실시할 경우 실리콘 기판에 결정 결함이 발생하면, 게이트 산화막의 특성을 오히려 저하시키게 되는 문제점이 발생한다.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, 본 발명의 제 1 목적은 양호한 특성의 게이트 산화막을 형성하는 방법을 제공하는 데 있다.
본 발명은 제 2 목적은 상기 제 1 목적에 부가하여, 얇은 두께의 게이트 산화막을 형성하는 방법을 제공하는 데 있다.
본 발명의 제 3 목적은 상기 제 1 목적에 부가하여, 게이트 전극에 도핑된 불순물이 기판으로 침투하는 것을 방지하는 게이트 산화막을 형성하는 방법을 제공하는 데 있다.
본 발명의 제 4 목적은 상기 제 1 목적에 부가하여, 게이트 산화막의 두께 조절을 용이하게 하는 산화막 형성 방법을 제공하는 데 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 산화막 제조 방법을 나타내는 단면도들이다.
도 2는 본 발명의 실시예에 따른 산화막 제조 방법을 적용한 CMOS 트랜지스터를 나타내는 단면도이다.
도 3은 본 발명의 실시예에 따른 산화막 성장 속도를 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 질소 이온 분포를 나타내는 SIMS 결과 도면이다.
*도면의 주요 부분에 대한 부호의 설명
100 : 실리콘 기판 110 : P형 웰
120 : N형 웰 140 : 소자분리막
150 : 버퍼층 160 : 제 1 산화막
170 : 게이트 산화막 180 : 게이트 전극막
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 산화막 제조 방법은, 실리콘 기판 상에 버퍼층을 형성하는 단계; 상기 버퍼층 전면에 질소 이온을 주입하는 단계; 상기 버퍼층을 제거하는 단계; 상기 질소 이온을 반도체 기판의 표면 쪽으로 확산시키기 위하여 열처리하는 단계; 및 상기 열처리된 실리콘 기판 상에 산화막을 형성하는 단계를 포함한다. 바람직하게는 상기 버퍼층을 제거한 후에 상기 실리콘 기판 상에 얇은 산화막을 형성하는 단계를 더 포함한다.
본 발명의 또 다른 실시예에 의하면, 산화막 제조 방법은, 실리콘 기판 전면에 질소 이온을 주입하는 단계; 상기 질소 이온을 반도체 기판의 표면 쪽으로 확산시키기 위하여 열처리하는 단계; 및 상기 열처리된 실리콘 기판 상에 산화막을 형성하는 단계를 포함한다. 상기 질소 이온 주입은 상기 실리콘 기판 상에 1.5 ㎚ 이하의 두께를 갖는 자연 산화막이 존재하는 조건 하에서 수행하는 것이 바람직하다.
(실시예)
이하, 도 1a 내지 도 1d를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1a 내지 도 1d는 본 발명의 실시예에 의한 게이트 산화막 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 저농도로 도핑된 P형의 실리콘 기판(100)의 소정 영역에 N형의 MOS 트랜지스터를 형성하기 위한 P형의 웰(110)과 P형의 MOS 트랜지스터를 형성하기 위한 N형의 웰(120)을 형성한다. P형의 웰(110)과 N형의 웰(120)이 형성된 실리콘 기판(100)의 소정 영역을 활성 영역(111,112)으로 한정하기 위한 소자 분리막(140)을 형성한다.
도 1b를 참조하면, 소자 분리막(140)이 형성된 실리콘 기판(100) 전면에 버퍼층(150)을 형성한다. 버퍼층(150)은 후속 공정으로 진행되는 질소 이온 주입시 이온 충돌로 인해 실리콘 기판(100)에서 발생할 수 있는 손상(damage)를 감소시키고, 채널 효과에 의해 질소 이온들이 적정 입사 범위보다 더 깊이 주입되는 것을 방지하기 위해 형성된다. 버퍼층(150)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막으로 형성하고, 10 내지 30 ㎚ 두께로 형성한다.
이어서, 버퍼층(150) 전면에 질소 이온을 주입한다. 질소 이온은 1.0 ×1013내지 5 ×1014㎝-2정도의 도우즈로 주입하고, 이온 주입 에너지는 30 keV 이하로 하는 것이 바람직하다. 질소 이온 주입 공정이 완료되면, 버퍼층(150)을 HF 완충 수용액을 사용한 습식 식각으로 제거한다.
도 1c를 참조하면, 버퍼층(150)이 완전히 제거된 실리콘 기판(100) 전면에 제 1 산화막(160)을 형성한다. 제 1 산화막(160)은 예를 들어, 로관 내에 미량의 산소 기체를 주입한 후 700 내지 800 ℃ 온도에서 열처리하여 형성한다. 또는, 급속 열처리 방법인 RTP(Rapid Thermal Process)를 사용하여 형성할 수도 있다. 제 1 산화막(160)의 두께는 0.5 내지 1.5 ㎚ 로 형성하는 것이 바람직하다.
제 1 산화막(160)이 형성된 다음, 질소 이온을 실리콘 기판(100)과 제 1 산화막(160)의 계면으로 외확산시키기 위한 열처리 공정을 수행한다. 열처리 공정은 질소 분위기에서 수행하며, 700 내지 900 ℃의 온도 하에서 20 내지 120 분 동안 진행한다. 또는, RTP 시스템을 사용하여 900 내지 1000 ℃의 온도 하에서 10 내지 60 초동안 진행할 수도 있다.
열처리를 진행하면, 실리콘 기판(100)에 주입된 질소 이온들이 실리콘 기판(100)과 제 1 산화막(160)의 계면으로 이동하게 된다. 이로 인해, 후속 공정에서 제 1 산화막(160)을 추가로 성장시켜 게이트 산화막을 형성하고자 할때, 제 1 산화막(160)과 기판(100)의 계면에 존재하는 질소 이온들에 의해 산화막의 성장 속도가 저하된다. 따라서, 산화막의 성장 속도 조절이 용이해지므로 원하는 두께의게이트 산화막을 형성할 수 있게 된다.
도 1d를 참조하면, 게이트 산화막(170)을 형성하기 위해 제 1 산화막(160)을 추가로 성장시킨다. 추가 성장 공정은 초기 제 1 산화막(160)의 형성시와 동일한 온도, 즉 700 내지 800 ℃ 의 온도 하에서 열처리하여 진행한다. 제 1 산화막(160)의 추가 성장은 산화막(160)의 표면 및 실리콘 기판(100)과의 계면 상에서 진행되는데, 기판(100)과의 계면에 질소 이온들이 존재하고 있으므로 기판(100) 쪽으로의 산화막 성장은 억제된다. 특히, 얇은 산화막을 형성하지 않고 열처리한 후 실리콘 기판 상에서 산화막을 성장시킬 때에 비해서, 본 발명에 개시된 바와 같이 얇은 산화막을 형성하고 열처리 한 후 산화막을 추가 성장시킬 경우 산화막의 성장률 감소가 극대화된다. 최종 게이트 산화막(170)의 두께는 40 Å 이하로 하는 것이 바람직하다.
종래 기술에서는 질소 이온을 주입한 후 열처리 공정을 거치지 않고 게이트 산화막을 형성한다. 이와 같은 경우에는 주입된 질소의 대부분은 기판의 내부에 분포하게 된다. 예를 들어, 30 keV 의 에너지로 질소 이온을 주입하면 기판으로부터 50 ㎚ 정도의 깊이에 분포하게 된다. 이로 인해 기판 표면에서 성장하기 시작하는 산화막의 성장 속도에는 거의 영향을 주지 못하게 된다.
본 발명에 의하면, 게이트 산화막을 형성하기 전에 질소 이온들을 기판 표면 쪽으로 외확산시키기 위한 열처리 공정을 수행하므로 질소 이온들이 기판의 표면에 분포하게 된다. 특히, 얇은 산화막을 성장시킨 후 열처리 공정을 진행하여 실제 산화막이 성장하기 시작하는 기판과 산화막의 계면 상에 질소 이온들을 집중적으로분포시키게 된다. 따라서, 질소 이온들에 의한 산화막의 성장률 저하 효과를 극대화할 수 있다. 또한, 열처리 공정 동안 질소 이온 주입으로 인해 발생한 반도체 기판의 손상을 치유할 수 있게 되므로 이온 주입시 발생하는 결정 결함으로 인해 게이트 산화막의 특성이 저하되는 것을 방지할 수 있다.
도 2는 본 발명의 실시예에 따라 제조한 CMOS 트랜지스터를 나타내는 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따라 게이트 산화막(170)을 형성하고, 게이트 산화막(170) 상에 게이트 전극막(180)을 형성한다. 게이트 전극막(180)은 도우핑된 폴리실리콘막으로 하고, 200㎚ 의 두께로 형성한다. 게이트 전극막(180) 및 게이트 산화막(170)을 패터닝하여 게이트 패턴을 형성한다. 게이트 패턴이 형성된 결과물 전면에 실리콘 질화막을 형성하고 이방성 식각하여 게이트 패턴의 측벽에 스페이서(190)를 형성한다. 스페이서(190)가 형성된 게이트 패턴의 양옆에 불순물 이온을 주입하여 소오스/드레인 영역(200)을 형성한다. P형의 웰(110) 상에 형성된 게이트 패턴 양옆에는 N형의 불순물 이온을 주입하여 N형의 소오스/드레인 영역을 형성하고, N형의 웰(120) 상에 형성된 게이트 패턴의 양옆에는 P형의 불순물 이온을 주입하여 P형의 소오스/드레인 영역을 형성한다. 이후 통상의 방법에 의하여 소오스/드레인 영역과 전기적으로 접속되는 금속 배선들을 형성한다.
도 3은 본 발명의 실시예에 따른 산화막의 성장 속도를 나타내는 도면이다.
도 3을 참조하면, 실리콘 기판 상에 주입된 질소 이온의 농도와 초기 산소 주입 여부에 따라 산화막 성장 속도가 달라짐을 알 수 있다. 초기 산소 주입은 제1 산화막의 형성을 의미한다. 도 3에 도시된 바와 같이, 질소 이온의 농도가 높을수록 산화막의 성장 속도가 감소한다. 또한, 초기 산소를 주입한 경우가 산소를 미주입한 경우에 비해 산화막의 성장 속도가 감소했음을 보여준다. 이와 같은 결과를 통해, 본 발명에서 개시된 바와 같이 질소 이온을 주입한 후 제 1 산화막을 형성하고 열처리하면 산화막의 성장 속도 저하를 극대화시킬 수 있음을 확인할 수 있다.
도 4는 본 발명의 실시예에 따라 실리콘 기판 상에 주입된 질소 이온의 분포에 대한 SIMS(secondary ion mass spectroscope) 측정 결과를 보여주는 도면이다.
도 4를 참조하면, 초기 산소를 주입한 후 열처리한 경우(210)와 산소를 주입하지 않고 질소 분위기 하에서만 열처리한 경우(200) 질소 이온의 분포가 달라짐을 알 수 있다. 초기 산소를 주입한 경우(210), 실리콘 기판의 표면 부근에 더 많은 질소 이온들이 분포하고 있다. 따라서, 초기 산소를 주입하여 제 1 산화막을 형성한후 열처리시키는 본 발명이 질소 이온들을 기판과 제 1 산화막의 계면에 집중적으로 분포시키는데 효과적임을 확인할 수 있다.
본 발명의 또 다른 실시예에 의하면, 실리콘 기판 상에 1.5 ㎚ 이하 자연 산화막이 존재하는 경우는 별도의 버퍼층을 형성하지 않고 질소 이온 주입 공정을 실시한다. 실리콘 기판 상에 형성된 자연 산화막이 버퍼층의 역할을 대신하게 된다. 이때, 자연 산화막의 두께는 통상적으로 1.5 ㎚ 이하로 형성되므로, 질소 이온 주입은 1.0 ×1013내지 5.0 ×1014㎝-2의 도우즈량과 10 keV 이하의 낮은 이온 에너지로 실시하는 것이 바람직하다.
전술한 내용은 후술한 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로써 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행가히 위하여 다른 구조로 수정하거나 설계하기 위한 기초로써 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.
본 발명에 의하면 질소 이온을 주입한 후 열처리하여 질소 이온을 실리콘 기판과 산화막의 계면으로 모은 후 산화막을 성장시키게 되므로, 산화막의 성장 속도를 저하시켜 얇은 두께의 산화막을 형성할 수 있다.
또한, 열처리 과정 동안 질소 이온 주입으로 인해 발생된 기판의 결함이 치유되므로, 게이트 산화막의 특성을 개선하는 효과가 있다.

Claims (13)

  1. 실리콘 기판 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 전면에 질소 이온을 주입하는 단계;
    상기 버퍼층을 제거하는 단계;
    상기 질소 이온을 반도체 기판의 표면 쪽으로 확산시키기 위하여 열처리하는 단계; 및
    상기 열처리된 실리콘 기판 상에 산화막을 형성하는 단계를 포함하는 산화막 제조 방법.
  2. 제 1 항에 있어서,
    상기 버퍼층을 제거한 후에 상기 실리콘 기판 상에 얇은 산화막을 형성하는 단계를 더 포함하는 산화막 제조 방법.
  3. 제 2 항에 있어서,
    상기 얇은 산화막은 미량의 산소를 주입하여 700 내지 800 ℃의 온도에서 2 ㎚ 이하의 두께로 형성하는 산화막 제조 방법.
  4. 제 2 항에 있어서,
    상기 얇은 산화막은 급속 열처리 방법(rapid thermal process; RTP)을 사용하여 2 ㎚ 이하의 두께로 형성하는 산화막 제조 방법.
  5. 제 1 항에 있어서,
    상기 버퍼층은 실리콘 산화막 또는 실리콘 질화막으로 형성하는 산화막 제조 방법.
  6. 제 1 항에 있어서,
    상기 질소 이온 주입은 1.0 ×1013내지 5.0 ×1014㎝-2의 도우즈량과 30 keV 이하의 에너지로 수행하는 산화막 제조 방법.
  7. 제 1 항에 있어서,
    상기 열처리는 질소 분위기에서 700 내지 900 ℃의 온도로 20 내지 120분 동안 수행하는 산화막 제조 방법.
  8. 제 1 항에 있어서,
    상기 열처리는 질소 분위기에서 900 내지 1100 ℃의 온도로 5 내지 10초 동안 수행하는 산화막 제조 방법.
  9. 제 1 항에 있어서,
    상기 산화막은 산소를 주입하여 700 내지 800 ℃의 온도로 형성하는 산화막 제조 방법.
  10. 제 1 항에 있어서,
    상기 산화막은 급속 열처리 방법(Rapid Thermal Process; RTP)을 사용하여 형성하는 산화막 제조 방법.
  11. 실리콘 기판 전면에 질소 이온을 주입하는 단계;
    상기 질소 이온을 반도체 기판의 표면 쪽으로 확산시키기 위하여 열처리하는 단계; 및
    상기 열처리된 실리콘 기판 상에 산화막을 형성하는 단계를 포함하는 산화막 제조 방법.
  12. 제 11 항에 있어서,
    상기 질소 이온 주입은 상기 실리콘 기판 상에 1.5 ㎚ 이하의 두께를 갖는 자연 산화막이 존재하는 조건 하에서 수행하는 산화막 제조 방법.
  13. 제 11 항에 있어서,
    상기 질소 이온 주입은 1.0 ×1013내지 5.0 ×1014㎝-2의 도우즈량과 10 keV이하의 에너지로 수행하는 산화막 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20030054854A (ko) * 2001-12-26 2003-07-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100707580B1 (ko) * 2005-06-27 2007-04-13 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100923762B1 (ko) * 2002-12-28 2009-10-27 매그나칩 반도체 유한회사 반도체 소자의 게이트 산화막 형성 방법

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