JP4500598B2 - 絶縁ゲート型半導体装置の製造方法 - Google Patents

絶縁ゲート型半導体装置の製造方法 Download PDF

Info

Publication number
JP4500598B2
JP4500598B2 JP2004185773A JP2004185773A JP4500598B2 JP 4500598 B2 JP4500598 B2 JP 4500598B2 JP 2004185773 A JP2004185773 A JP 2004185773A JP 2004185773 A JP2004185773 A JP 2004185773A JP 4500598 B2 JP4500598 B2 JP 4500598B2
Authority
JP
Japan
Prior art keywords
trench
insulating layer
oxide film
semiconductor device
deposited insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004185773A
Other languages
English (en)
Other versions
JP2006013017A (ja
Inventor
恭輔 宮城
知治 池田
秀史 高谷
康嗣 大倉
規仁 戸倉
晃 黒柳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Original Assignee
Denso Corp
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp filed Critical Denso Corp
Priority to JP2004185773A priority Critical patent/JP4500598B2/ja
Publication of JP2006013017A publication Critical patent/JP2006013017A/ja
Application granted granted Critical
Publication of JP4500598B2 publication Critical patent/JP4500598B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Formation Of Insulating Films (AREA)

Description

本発明は，トレンチ型電極構造を有する絶縁ゲート型半導体装置の製造方法に関する。さらに詳細には，半導体層にかかる電界を緩和することにより，高耐圧化と低オン抵抗化との両立を図った絶縁ゲート型半導体装置の製造方法に関するものである。
従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。このトレンチゲート型半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。
そこで，本出願人は，トレードオフの問題を解決したトレンチゲート型半導体装置として，図１１に示すような絶縁ゲート型半導体装置９００を提案している（特願２００３−３４９８０６号）。この絶縁ゲート型半導体装置９００では，Ｐ- ボディ領域４１を貫通してなるゲートトレンチ２１が設けられている。そして，ゲートトレンチ２１の底部から不純物（ボロン等）を注入することによって形成されるＰ- フローティング領域５１が設けられている。絶縁ゲート型半導体装置９００では，このＰ- フローティング領域５１により電界強度のピーク値を低減することができる。
この絶縁ゲート型半導体装置９００では，ゲートトレンチ２１のようにトレンチ内部の所定の深さまで絶縁物を埋め込んだトレンチを有している。このようなトレンチを形成するためには，一旦全てのトレンチに対して絶縁物を充填し，その後にゲートトレンチ２１内に充填した絶縁物の一部を除去する工程（エッチバック）が必要となる。
この絶縁物のエッチバックの際，堆積絶縁層２３の中央部分に図１２に示すようなくさび状の溝８１が形成されることがある。このくさび状の溝８１が形成されてしまう主な理由は次のとおりである。すなわち，ゲートトレンチ２１内の堆積絶縁層２３は，ＣＶＤ法にてゲートトレンチ２１の壁面に絶縁物を堆積させることにより形成される。そのため，堆積絶縁層２３の中央部分にはシームやボイドが生じる。そして，ボイドが生じている堆積絶縁膜２３に対してエッチバックを行うと，中央部分にてエッチングが急速に進行する。これにより，堆積絶縁層２３の中央部分にくさび状の溝８１が形成されてしまうのである。このくさび状の溝８１は，たとえドライエッチングにてエッチバックと行ったとしても，ボイドがたとえ微小でも存在すると形成されてしまう。
さらに，くさび状の溝８１が形成された堆積絶縁層２３上にゲート電極２２を形成すると，そのくさび状の溝８１内にゲート材が進入することとなる。そして，くさび状の溝８１内にゲート材が進入すると，半導体層内の空乏層の伸び方が設計と異なってしまう。その結果，所望の電界分布が形成されず，ドレイン−ソース間の耐圧の低下を招いてしまう。
そこで，堆積絶縁層内に発生するボイドの影響を回避する技術が幾つか提案されている。例えば，一般的な方法として，リン添加ガラス（ＰＳＧ），ボロン・リン添加ガラス（ＢＰＳＧ）等の不純物をドープした材料を堆積絶縁層の主原料として利用する方法（例えば，特許文献１）がある。この方法は，埋め込み後の熱処理（リフロー）により，埋め込まれた酸化膜が溶融する性質を利用している。
また，不純物をドープしない，いわゆるノンドープの酸化膜を形成する方法には，例えばＯ3 ＴＥＯＳ（テトラエチルオルソシリケート）等の自己流動性が高い材料を利用する方法がある。この方法では，成膜過程で生じるＴＥＯＳ重合体の擬似液体的性質を利用している。その他，例えば特許文献２に開示されている技術として，Ｏ3 ＴＥＯＳに代表されるＴＥＯＳ系酸化膜を水蒸気雰囲気で形成する方法がある。これは，ＴＥＯＳ系酸化膜の膜質改善方法の１つであって，ＴＥＯＳ酸化膜中に残留する炭化水素系不純物の離脱や，酸化膜中に存在するシリコン原子の未結合手をＳｉＯ2 結合に置換することを目的としている。この他，例えば特許文献３に開示されている技術として，Ｏ3 ＴＥＯＳによる酸化膜とシリコン層との界面の改善方法であって，酸素または水蒸気雰囲気中の酸化によりシリコン層と絶縁膜との界面に酸化層を形成する方法がある。
特開平８−２２７９３５号公報 特開２００１−７７１０５号公報 特開平１１−２７４２８６号公報
しかしながら，前記した絶縁物の埋め込み方法には，次のような問題があった。すなわち，絶縁ゲート型半導体装置９００では，その埋め込み酸化膜がチャネル領域に隣接することとなる。そのため，ＢＰＳＧ等の不純物をドープした酸化膜を絶縁ゲート型半導体装置９００に適用する場合，リフロー時にボロン，リン等の不純物がチャネル領域となるシリコン層へ拡散し，素子特性に悪影響を与えることが懸念される。
また，Ｏ3 ＴＥＯＳ系酸化膜を適用する場合，ある程度の埋め込み性は得られるが，深さが２μｍ以上のトレンチあるいはアスペクト比が４以上のトレンチでは，ボイドの抑制効果が十分に発揮されない。この他，特許文献２に開示された技術は，あくまで膜質の改善を目的とする技術であり，絶縁ゲート型半導体装置９００に必要とされる高アスペクト比のトレンチ内のボイドを消滅させるというものではない。そのため，ボイド発生の問題が解消するまでには至らない。また，ＴＥＯＳ系の材料に起因する炭化水素系不純物の離脱によって膜質を改善しており，埋め込み材料がＴＥＯＳ系に限定される。また，特許文献３に開示された技術は，酸化膜とシリコン層との界面の改善を目的とする技術であり，トレンチ内に発生するボイドを消滅させるというものではない。そのため，特許文献２の技術と同様に，ボイド発生の問題が解消するまでには至らない。
本発明は，前記した従来の技術が有する問題点を解決するためになされたものである。すなわちその課題とするところは，堆積絶縁層内のボイドを消滅させ，ボイドの影響による素子特性の劣化を抑制した絶縁ゲート型半導体装置の製造方法を提供することにある。
この課題の解決を目的としてなされた絶縁ゲート型半導体装置の製造方法は，トレンチ型電極構造を有する絶縁ゲート型半導体装置の製造方法であって，半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，トレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部内にノンドープの絶縁物の堆積による堆積絶縁層を形成する絶縁物堆積工程と，絶縁物堆積工程にて堆積絶縁層を形成した後に，酸化性雰囲気にてアニール処理を行って堆積絶縁層中のボイドを消滅させるアニール工程と，アニール工程にてアニール処理を行った後に，堆積絶縁層の一部を除去するエッチバック工程と，エッチバック工程にて堆積絶縁層の一部を除去した後に，トレンチ部の壁面に絶縁膜を形成する絶縁膜形成工程と，絶縁膜形成工程にて絶縁膜を形成した後に，堆積絶縁層の上面上に電極層を形成する電極層形成工程と含むことを特徴としている。
本発明の絶縁ゲート型半導体装置の製造方法では，トレンチ部形成工程にてトレンチ部を形成した後に，絶縁物堆積工程にてそのトレンチ部内にノンドープの絶縁物を堆積している。ここで，ノンドープの絶縁物とは，ボロンやリン等の不純物が添加されていない絶縁物，あるいは添加されているもののそのドープ量が極めて少ない絶縁物のことである。このノンドープの絶縁物による堆積絶縁層は，例えばシランガスやＴＥＯＳを主原料としてＣＶＤ法によって形成することが可能である。
さらに，堆積絶縁層を形成した後，酸化性雰囲気にてアニール処理を行う。例えば，Ｈ2 とＯ2 との混合気の雰囲気中で酸化アニール処理を行う。このアニール処理によって，シリコン層の表面に酸化膜が成長し，堆積絶縁層中のボイドが消滅する。そのため，その後のエッチバック工程にて，堆積絶縁層中にくさび状の溝は形成されない。よって，電極形成工程にて形成される電極層の形状は安定している。従って，素子特性にばらつきは生じない。また，絶縁物堆積工程にて形成された堆積絶縁層がノンドープの絶縁膜であるため，トレンチ部の壁面，特にチャネル領域への不純物の拡散が少ない。よって，素子特性は良好である。
具体的に絶縁物堆積工程では，例えばシランガスを主原料とし，ＣＶＤ法によって堆積絶縁層を形成する。シランガスを主原料とする酸化膜（以下，「シラン系酸化膜」とする）は，酸化膜中のカーボンの含有量が少ない。そのため，酸化膜中のカーボンに起因する問題，例えばカーボンがチャネル領域中に拡散することによる素子特性の劣化が生じない。また，シラン系酸化膜は，酸化膜中の水分の含有量も少ない。そのため，絶縁耐圧の劣化等の問題が生じない。
この他，例えばＴＥＯＳを主原料とし，ＣＶＤ法によって堆積絶縁層を形成するとしてもよい。ＴＥＯＳを主原料とする酸化膜（以下，「ＴＥＯＳ系酸化膜」とする）は，トレンチ部の埋め込み性が良好である。そのため，トレンチ部内に生じるボイドのサイズが小さい。よって，くさび状の溝の発生をより確実に抑制することができる。
また，トレンチ部形成工程では，トレンチ部の開口部でそのトレンチ部の幅が最も狭くなるトレンチ部が設けられ，トレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部の底部から不純物を注入する不純物注入工程を含むこととするとよりよい。すなわち，トレンチ部の底部から不純物を注入することにより，半導体基板の厚さ方向の所望の位置にフローティング領域を設けることができる。このフローティング領域によって，電界集中を緩和し，耐圧を向上させることができる。
また，トレンチ部について，その開口部で幅が最も狭くなる形状，例えば，トレンチ部をボーイング形状や逆テーパ形状とすることにより，トレンチ部の壁面へのイオン注入を回避することができる。また，通常，このような形状のトレンチ部に絶縁膜を形成すると，絶縁膜中にボイドが不可避的に発生する。しかしながら，絶縁膜形成後の，酸化性雰囲気でのアニール処理によってボイドを消滅させることができ，くさび状の溝の発生等の問題を解消することができている。よって，この製造方法は，トレンチ部の壁面にチャネル領域が形成される半導体装置の製造方法に特に有効である。
本発明によれば，ノンドープの堆積絶縁層を形成することにより，チャネル領域への不純物の拡散を抑制している。また，堆積絶縁層の形成後，酸化性雰囲気中でアニール処理を行うことにより，堆積絶縁層中のボイドを確実に消滅させている。従って，堆積絶縁層内のボイドを消滅させ，ボイドの影響による素子特性の劣化を抑制した絶縁ゲート型半導体装置の製造方法が実現されている。
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間（ＤＳ間）の導通をコントロールするパワーＭＯＳに本発明を適用したものである。
実施の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１の断面図に示す構造を有している。なお，本明細書においては，Ｎ+ 基板１１（Ｎ+ ドレイン領域１１）と，Ｎ+ 基板１１上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。
半導体装置１００では，半導体基板内における図１中の上面側に，Ｎ+ ソース領域３１が設けられている。一方，下面側にはＮ+ ドレイン領域１１が設けられている。それらの間には上面側から順に，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。なお，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２を合わせた領域（以下，「エピタキシャル層」とする）の厚さは，およそ５．５μｍ（そのうち，Ｐ- ボディ領域４１の厚さは，およそ１．０μｍ）である。
また，半導体基板の上面側の一部を掘り込むことによりトレンチ部が形成されている。具体的には，セルエリアにゲートトレンチ２１が，終端エリアに終端トレンチ６１がそれぞれ設けられている。各トレンチの深さはおよそ２．３μｍであり，Ｐ- ボディ領域４１を貫通している。
また，ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。具体的に本形態の堆積絶縁層２３では，ゲートトレンチ２１の底部からおよそ１．１μｍの高さの位置まで酸化シリコンを堆積させている。また，終端トレンチ６１には，絶縁物の堆積による堆積絶縁層６３が形成されている。終端トレンチ６１の内部は，堆積絶縁層６３によって充填されている。この堆積絶縁層２３および堆積絶縁層６３は，シランガスあるいはＴＥＯＳを主原料としてＣＶＤ法による酸化シリコンの堆積によって形成されたものである。なお，詳細については後述する。
さらに，堆積絶縁層２３上には，ポリシリコンの堆積によるゲート電極２２が形成されている。また，ゲートトレンチ２１の壁面の形状は，堆積絶縁層２３とゲート電極２２との界面の位置で段状となっている。そして，ゲートトレンチ２１の壁面には，その段差より上方の位置にゲート酸化膜２４が，下方の位置に熱酸化膜８３がそれぞれ形成されている。また，ゲート電極２２は，ゲート絶縁膜２４を介して半導体基板のＮ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。
このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ+ ドレイン領域１１との間の導通をコントロールしている。
さらに，半導体装置１００には，Ｎ- ドリフト領域１２に囲まれたフローティング領域が形成されている。具体的には，セルエリアにＰフローティング領域５１が，終端エリアにＰフローティング領域５３がそれぞれ設けられている。これらのＰフローティング領域は，ゲートトレンチ２１あるいは終端トレンチ６１の底部からボロン等をイオン注入することにより形成された領域であり，各Ｐフローティング領域は，図１中の正面から見てゲートトレンチ２１あるいは終端トレンチ６１の底部を中心とした略円形形状となっている。また，隣り合うＰフローティング領域間には，十分なスペースがある。よって，オン状態において，Ｐフローティング領域５１の存在がドレイン電流に対する妨げとなることはない。また，堆積絶縁層２３の上端は，Ｐフローティング領域５１の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰフローティング領域５１とは対面していない。
本形態の半導体装置１００は，Ｎー ドリフト領域１２内にＰフローティング領域５１が設けられていることにより，それを有しない絶縁ゲート型半導体装置と比較して，次のような特性を有する。すなわち，ＤＳ間への印加電圧によって，Ｎ- ドリフト領域１２とＰ- ボディ領域４１との間のＰＮ接合箇所からドレイン電極に向けて空乏層が広がる。このとき，そのＰＮ接合箇所の近傍が電界強度のピークとなる。そして，空乏層の先端がＰフローティング領域５１に到達すると，Ｐフローティング領域５１がパンチスルー状態となってその電位が固定される。さらに，ＤＳ間の印加電圧が高い場合には，Ｐフローティング領域５１の下端部からも空乏層が形成される。そして，Ｎ- ドリフト領域１２とＰ- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５１の下端部の近傍も電界強度のピークとなる。すなわち，電界のピークを２箇所に形成でき，最大ピーク値を低減することで高耐圧化を図ることができる。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。
また，半導体装置１００では，トレンチ２１内に所定の厚みを有する堆積絶縁層２３を設けることが必要となる。すなわち，Ｐフローティング領域５１は，後述するようにトレンチ２１の底部からのイオン注入等により形成される。そのため，ゲートトレンチ２１の底部には少なからず損傷が生じている。そこで，堆積絶縁層２３を設けることにより，ゲートトレンチ２１の底部の損傷による影響を回避し，素子特性の劣化や信頼性の低下を防止するのである。また，堆積絶縁層２３にてゲート電極２２とＰフローティング領域５１との対面による影響を緩和し，Ｐー ボディ領域４１内のオン抵抗を低減している。
続いて，図１に示した半導体装置１００の製造プロセスについて説明する。本製造プロセスでは，Ｎ+ ドレイン領域１１となるＮ+ 基板上にＮ- 型シリコン層をエピタキシャル成長により形成し，その後のイオン注入や熱拡散処理等によりＰ- ボディ領域４１およびＮ+ ソース領域３１が形成された半導体基板を出発基板とする。なお，本明細書では，エピタキシャル成長によって形成されたシリコン層を「エピタキシャル層」とする。
まず，所望のパターンを転写したマスク材９１を半導体基板上に形成し，図２に示すようにドライエッチングによりＰ- ボディ領域４１を貫通してその底部がＮ- ドリフト領域１２にまで到達するゲートトレンチ２１および終端トレンチ６１を形成する。次に，ＣＤＥ（ケミカルドライエッチング）等の等方的なエッチング法を利用して各トレンチの壁面を平滑化し，その後に適当な厚さの犠牲酸化膜を形成する。
次に，各トレンチの底面から不純物のイオン注入を行う。これにより，図３に示すようにＮ- ドリフト領域１２に囲まれたＰフローティング領域５１，５３が形成される。犠牲酸化膜の形成後にイオン注入を行うのは，ゲートトレンチ２１の側壁に不純物を注入しないようにするためである。イオン注入後は，犠牲酸化膜を除去する。
次に，図４に示すように各トレンチに対して不純物がドープしていない，いわゆるノンドープの絶縁膜の埋め込みを行う。これにより，半導体基板上に６００ｎｍ程度の膜厚の絶縁膜が堆積するとともに堆積絶縁層２３，６３が形成される。具体的には，ＣＶＤ法にて，シラン系酸化膜あるいはＴＥＯＳ系酸化膜を形成する。シラン系酸化膜の成膜条件としては，例えば反応ガスをＳｉＨ4 とＮ2 Ｏとを含む混合ガスとし，成膜温度を７５０℃〜８２５℃とする。そして，減圧ＣＶＤ法によって酸化膜を形成する。一方，ＴＥＯＳ系酸化膜の成膜条件としては，例えば反応ガスをＴＥＯＳとＯ2 とを含む混合ガスとし，成膜温度を６００℃〜６８０℃とする。そして，減圧ＣＶＤ法によって酸化膜を形成する，あるいは反応ガスをＴＥＯＳとＯ2 ／Ｏ3 とを含む混合ガスとし，成膜温度を４００℃〜５００℃とする。そして，常圧ＣＶＤ法によって酸化膜を形成する。なお，酸化膜を埋め込む前に，界面準位の影響を無くすために埋め込み前酸化処理を行ってもよい。
この堆積絶縁層２３，６３の形成の際，シラン系酸化膜，ＴＥＯＳ系酸化膜のいずれを選択したとしても，堆積絶縁層２３，６３の中央部分にはボイド８２が生じる。なお，シラン系酸化膜を選択した場合，その埋め込み性の悪さからＴＥＯＳ系酸化膜と比較してボイドのサイズが大きい。一方，埋め込み性が良いＴＥＯＳ系酸化膜であっても，トレンチの垂直性を高める，その深さを深くする，アスペクト比を上げるなどとした場合，ボイドの発生を完全に回避することはできず，微小なサイズのボイドは生じる。
次に，堆積絶縁層２３，６３が形成された半導体基板に対し，酸化性雰囲気にてアニール処理を行う。具体的には，Ｈ2 とＯ2 との混合気の雰囲気中，９００℃〜１０００℃の範囲内の温度により，３０分〜６０分の範囲内の時間，酸化アニール処理を行う。このアニール処理によって各堆積絶縁層の緻密化が図られる。さらに，酸化性雰囲気にてアニール処理を行うと，図５に示すように堆積絶縁層２３，６３とエピタキシャル層との界面に熱酸化膜８３が形成される。この熱酸化膜８３の成長により，各トレンチ中の壁面の絶縁膜がそのトレンチの中央部分に向けて押し出される。これにより，各トレンチ中のボイド８２が消滅する。なお，酸化アニール処理の方法としては，例えば水素燃焼酸化法やドライ酸化法がある。また，ボイドを消失させるための温度は，１０００℃以上であってもかまわない。
このアニール処理では，ボイドを消滅させるために適切な酸素量の雰囲気とする。すなわち，シラン系酸化膜のように大きなサイズのボイドが生じていた場合には，膜厚が厚い熱酸化膜８３が形成されるように酸素量を調節する。また，このアニール処理については，ドライ酸化法よりも酸化レートが速い水蒸気酸化法を選択することが好ましい。また，酸化力が高いラジカル酸化法，オゾン酸化法等を選択してもよい。
次に，半導体基板のうちの終端エリアにレジスト８４を形成した後，図６に示すように堆積絶縁層２３に対してドライエッチングを行う。これにより，堆積絶縁層２３の一部が除去（エッチバック）され，ゲート電極２２を形成するためのスペースが確保される。エッチングの手段としては，例えば高選択比エッチングが可能なＲＩＥ（反応性イオンエッチング）法が用いられる。ここで，ＲＩＥ法によりエッチバックを行うと，絶縁膜の疎密性やシリコン−酸素の結合力の強弱に関わらず酸化膜（堆積絶縁層２３および熱酸化膜８３）が除去される。また，エッチバックに利用するエッチングガスは，エッチングされる材料により適宜選択される。例えば，本形態のようにシリコン酸化膜を除去するには，Ｃ4Ｆ8が使用される。また、エッチングガスにはＯ2 ，Ａｒ等のその他のガスを添加してもよい。
なお，先のアニール処理によって堆積絶縁層２３内のボイドは消滅している。そのため，堆積絶縁層２３に対してエッチングを行ったとしても，堆積絶縁膜２３にくさび状の溝（図１２参照）は形成されない。
次に，不要なレジストを除去した後，エピタキシャル層の表面に洗浄処理を行う。この洗浄処理には，例えば硫酸系の薬液やアンモニア系の薬液を利用する。その後，熱酸化処理を行い，図７に示すようにエピタキシャル層の表面に膜厚が１００ｎｍ程度の酸化膜２４を形成する。この酸化膜２４がゲート酸化膜２４となる。具体的には，Ｈ2 とＯ2 との混合気の雰囲気中，９００℃〜１１００℃の範囲内の温度にて熱酸化処理を行う。なお，酸化性ガスとしては，例えばドライＯ2 であってもよい。
次に，エッチバックにて確保したスペースに対し，図８に示すようにゲート材２２を堆積する。具体的にゲート材２２の成膜条件としては，例えば反応ガスをＳｉＨ4 を含む混合ガスとし，成膜温度を５８０℃〜６４０℃とし，減圧ＣＶＤ法によって８００ｎｍ程度の膜厚のポリシリコン膜を形成する。このポリシリコン膜がゲート電極２２となる。なお，ゲート電極２２を形成する方法としては，導体を直接ゲートトレンチ２１内に堆積する方法の他，一旦高抵抗の半導体を堆積させた後にその絶縁層に対して不純物を拡散させる方法がある。最後に，ゲート材２２に対してエッチングを行い，その後にソース電極，ドレイン電極等を形成することにより，図１に示したような半導体装置１００が作製される。
なお，ゲートトレンチ２１内に埋め込まれる絶縁膜には主としてシラン系酸化膜とＴＥＯＳ系酸化膜とがあるが，シラン系酸化膜はＴＥＯＳ系酸化膜と比較して，次のような特性を有する。すなわち，ＴＥＯＳ系酸化膜ではカーボンが膜中に残留する。これは，原料のＴＥＯＳ（分子式：Ｓｉ(ＯＣ2Ｈ5)4 ）が有機系化合物であることに起因する。図９および図１０は，表面に１００ｎｍの酸化膜が形成されたシリコン基板のカーボン濃度の分布を示している。なお，図９がシラン系酸化膜を，図１０がＴＥＯＳ系酸化膜をそれぞれ形成した場合のカーボン濃度を示している。これらの図により，ＴＥＯＳ系酸化膜の方がカーボン濃度が高い，特にシリコン基板との界面でのカーボン濃度が高いことがわかる。そして，堆積絶縁層２３とシリコン層との界面付近に存在するカーボンが素子特性を変動させる要因となる。この問題を解決するためには，堆積絶縁層２３とシリコン層との界面にバッファ層となる熱酸化膜が必要となり，工程数の増加および熱履歴の増加を招く。また，シリコン中におけるカーボン拡散係数は比較的大きく，シリコン層中に拡散すると洗浄処理では除去できない。また，ゲート酸化膜２４を形成する際，特に薄膜化した場合においては，ＴＥＯＳ酸化膜中からのカーボンの離脱により，ゲート酸化膜の膜厚が変動する等の特性変動が懸念される。
また，ＴＥＯＳ系酸化膜では，成膜直後に水分を多く含んでいる。特に吸湿性が高いＯ3 ＴＥＯＳ系酸化膜では，成膜後であっても水分を吸収する性質がある。このように水分を含む酸化膜では，絶縁耐圧が低下するおそれがある。また，ＴＥＯＳ系酸化膜の成膜温度は，シラン系酸化膜の成膜温度よりも低いため，高温熱処理における熱収縮率が大きい。そのため，トレンチの曲率を有する部位（コーナー部等）にストレス集中が生じ，結晶欠陥を誘発するおそれがある。一方，シラン系酸化膜では，カーボンや水分の含有量が少なく，また熱収縮率も小さいため，これらの問題は生じない。
以上詳細に説明したように，本形態の製造方法にて製造される半導体装置１００は，従来の半導体装置の製造方法と比較して，次のような特性を有する。すなわち，堆積絶縁層２３を形成した後に，ゲートトレンチ２１の壁面沿いに熱酸化膜８３を形成することによって堆積絶縁層２３中のボイドを消滅させている。そのため，エッチバック後，堆積絶縁層２３中にくさび状の溝は形成されない。この製造方法によると，不可避的にボイドが発生してしまう場合，例えばアスペクト比が高いトレンチ部内に絶縁物を充填するときや埋め込み性が悪い酸化膜でトレンチ部内を充填するときであっても確実にボイドを消滅させることができる。また，ノンドープの堆積絶縁層２３を形成していることから，チャネル領域への不純物の拡散が抑制される。よって，ゲート電極２２の形状は安定しており，素子特性にばらつきは生じない。よって，堆積絶縁層内のボイドを消滅させ，ボイドの影響による素子特性の劣化を抑制した絶縁ゲート型半導体装置の製造方法が実現されている。
また，本形態の製造方法では，堆積絶縁層２３の原料として，埋め込み性が良好なＴＥＯＳ系酸化膜に限定されない。すなわち，埋め込み性が悪いシラン系酸化膜であっても，ボイドを消滅させることで良質な堆積絶縁層２３が得られる。そのため，各デバイスの要求に応じた材料を選択することが可能である。つまり，材料の選択自由度が高い。
また，トレンチ内の絶縁物の埋め込み性は，トレンチの傾斜角に大きく依存する。すなわち，トレンチの傾斜が緩やかであればあるほど埋め込み性は向上し，垂直に近いほど埋め込み性は低下する。特にトレンチがボーイング形状や逆テーパ形状となった場合，埋め込み性は著しく低下し，ボイドの抑制は極めて困難となる。このような形状のトレンチに対しては，ＴＥＯＳ系酸化膜であってもボイドなく埋め込むことは困難である。つまり，埋め込み性の観点からは，トレンチの傾斜が緩やかであることが望まれる。
一方，本形態の半導体装置１００では，ゲートトレンチ２１の底部から不純物のイオン注入を行うことでＰフローティング領域５１が形成される。そこで，ゲートトレンチ２１の壁面へ不純物が注入されると，素子特性に悪影響を与えてしまう。従って，ゲートトレンチ２１の壁面への不純物の注入を抑制するためには，トレンチ部の傾斜は垂直に近いことが望まれる。さらに，より確実に不純物の注入を抑制するためには，トレンチ部をボーイング形状あるいは逆テーパ形状にすることが望まれる。
すなわち，トレンチ部の埋め込み性から要求されるトレンチ部の傾斜と，トレンチ部の壁面への不純物注入の抑制から要求されるトレンチの傾斜とは相反する。つまり，両者はトレードオフの関係にある。これに対し，本形態の製造方法による半導体装置１００では，ゲートトレンチ２１の形状をボーイング形状あるいは逆テーパ形状とした上で，堆積絶縁層中のボイドを消滅させることができる。すなわち，トレンチの埋め込み性とトレンチの壁面への不純物注入の抑制とを両立させることができる。
この他，Ｐフローティング領域５１，５３を形成しない，すなわち各トレンチの底部から不純物のイオン注入を行わない半導体装置にあっては，次の点で有利である。すなわち，トレンチ形成時のドライエッチングにおいて，トレンチの壁面に生じる付着物やダメージ層の除去は，一般的にＣＤＥ（ケミカルドライエッチング）や，犠牲酸化膜の形成後のウェットエッチングや，これらの併用によって行われる。しかしながら，本形態の製造方法によると，堆積絶縁層２３の埋め込み後，酸化性雰囲気でのアニール処理によってエピタキシャル層と堆積絶縁層２３との界面に熱酸化膜８３を成長させている。そして，この熱酸化膜８３に付着物やダメージ層が取り込まれる。そのため，堆積絶縁層２３および熱酸化膜８３のエッチバック時に，付着物やダメージ層の除去を兼ねることが可能である。よって，製造工程が簡素化される。
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。また，実施の形態の絶縁ゲート型半導体装置は，Ｐ型基板を用いた伝導度変調型パワーＭＯＳに対しても適用可能である。
また，本実施の形態では，トレンチ内に絶縁膜を充填しているが，これに限るものではない。すなわち，トレンチの間口が閉塞しないように絶縁膜を堆積し，その後の熱酸化処理によってトレンチ内を絶縁膜で充填するとしてもよい。この場合でもボイドがない堆積絶縁層を形成することができる。
また，本実施の形態では，イオン注入直後にＰフローティング領域５１，５３を形成しているが，これに限るものではない。すなわち，Ｐフローティング領域５１，５３の形成を後の酸化アニール工程で兼用してもよい。
また，半導体基板の主表面の酸化を抑制する必要がある場合には，トレンチ形成時のエッチングマスク材として酸化膜あるいは窒化膜を積層しておくとよい。これにより，酸化性雰囲気でのアニール処理時に，半導体基板の主表面における酸化の進行を抑制することができる。
実施の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。 実施の形態の製造工程に係るトレンチ形成後の半導体基板の状態を示す図である。 実施の形態の製造工程に係るイオン注入後の半導体基板の状態を示す図である。 実施の形態の製造工程に係る絶縁膜形成後の半導体基板の状態を示す図である。 実施の形態の製造工程に係るアニール処理後の半導体基板の状態を示す図である。 実施の形態の製造工程に係るエッチバック処理後の半導体基板の状態を示す図である。 実施の形態の製造工程に係るゲート絶縁膜形成後の半導体基板の状態を示す図である。 実施の形態の製造工程に係るゲート材堆積後の半導体基板の状態を示す図である。 シラン系酸化膜のカーボン濃度を示す図である。 ＴＥＯＳ系酸化膜のカーボン濃度を示す図である。 従来の絶縁ゲート型半導体装置の構造を示す断面図である。 くさび状の溝が形成された堆積絶縁層を示す断面図である。
符号の説明
１１ Ｎ+ ドレイン領域
１２ Ｎ- ドリフト領域
２１ トレンチ（トレンチ部）
２２ ゲート電極（電極層）
２３ 堆積絶縁層（堆積絶縁層）
２４ ゲート絶縁膜（絶縁膜）
３１ Ｎ+ ソース領域
４１ Ｐ- ボディ領域
５１ Ｐフローティング領域
８１ くさび状の溝
８２ ボイド
８３ 熱酸化膜
１００ 絶縁ゲート型半導体装置

Claims (3)

  1. トレンチ型電極構造を有する絶縁ゲート型半導体装置の製造方法において，
    半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，
    前記トレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部内にノンドープの絶縁物の堆積による堆積絶縁層を形成する絶縁物堆積工程と，
    前記絶縁物堆積工程にて堆積絶縁層を形成した後に，酸化性雰囲気にてアニール処理を行って前記堆積絶縁層中のボイドを消滅させるアニール工程と，
    前記アニール工程にてアニール処理を行った後に，堆積絶縁層の一部を除去するエッチバック工程と，
    前記エッチバック工程にて堆積絶縁層の一部を除去した後に，トレンチ部の壁面に絶縁膜を形成する絶縁膜形成工程と，
    前記絶縁膜形成工程にて絶縁膜を形成した後に，堆積絶縁層の上面上に電極層を形成する電極層形成工程と含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
  2. 請求項１に記載する絶縁ゲート型半導体装置の製造方法において，
    前記絶縁物堆積工程では，シランガスを主原料とし，ＣＶＤ法によって堆積絶縁層を形成することを特徴とする絶縁ゲート型半導体装置の製造方法。
  3. 請求項１に記載する絶縁ゲート型半導体装置の製造方法において，
    前記絶縁物堆積工程では，ＴＥＯＳ（テトラエチルオルソシリケート）を主原料とし，ＣＶＤ法によって堆積絶縁層を形成することを特徴とする絶縁ゲート型半導体装置の製造方法。
JP2004185773A 2004-06-24 2004-06-24 絶縁ゲート型半導体装置の製造方法 Expired - Fee Related JP4500598B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004185773A JP4500598B2 (ja) 2004-06-24 2004-06-24 絶縁ゲート型半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004185773A JP4500598B2 (ja) 2004-06-24 2004-06-24 絶縁ゲート型半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006013017A JP2006013017A (ja) 2006-01-12
JP4500598B2 true JP4500598B2 (ja) 2010-07-14

Family

ID=35779907

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004185773A Expired - Fee Related JP4500598B2 (ja) 2004-06-24 2004-06-24 絶縁ゲート型半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4500598B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5520432B2 (ja) 2006-10-03 2014-06-11 古河電気工業株式会社 半導体トランジスタの製造方法
KR100825796B1 (ko) 2006-12-14 2008-04-28 삼성전자주식회사 매몰 게이트를 구비한 반도체 소자의 제조 방법
KR100914285B1 (ko) 2006-12-29 2009-08-27 주식회사 하이닉스반도체 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법
JP2008270365A (ja) * 2007-04-17 2008-11-06 Toyota Motor Corp 半導体装置とその製造方法
JP2010098141A (ja) * 2008-10-16 2010-04-30 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
JP6231377B2 (ja) * 2013-12-25 2017-11-15 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP7073872B2 (ja) * 2018-04-13 2022-05-24 株式会社デンソー スイッチング素子とその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003069010A (ja) * 2001-08-24 2003-03-07 Sharp Corp 半導体装置およびその製造方法
JP2005510087A (ja) * 2001-11-15 2005-04-14 ゼネラル セミコンダクター，インク． ゲート電荷が低いトレンチ金属酸化膜半導体電界効果トランジスタ

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05335582A (ja) * 1992-05-27 1993-12-17 Omron Corp 縦型ｍｏｓｆｅｔ装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003069010A (ja) * 2001-08-24 2003-03-07 Sharp Corp 半導体装置およびその製造方法
JP2005510087A (ja) * 2001-11-15 2005-04-14 ゼネラル セミコンダクター，インク． ゲート電荷が低いトレンチ金属酸化膜半導体電界効果トランジスタ

Also Published As

Publication number Publication date
JP2006013017A (ja) 2006-01-12

Similar Documents

Publication Publication Date Title
TWI580052B (zh) 具有豎直電荷補償結構和次級表面連接層的半導體裝置以及方法
US9818845B2 (en) MOS-driven semiconductor device and method for manufacturing MOS-driven semiconductor device
KR101632938B1 (ko) 밀봉 플러그를 구비한 반도체 트렌치 구조와 방법
US8253204B2 (en) Semiconductor device with strained channel and method of fabricating the same
US7374986B2 (en) Method of fabricating field effect transistor (FET) having wire channels
JP4068597B2 (ja) 半導体装置
JP4632639B2 (ja) 選択的酸化物付着形成によるトレンチ底部における厚い酸化物の形成
US20130175548A1 (en) Semiconductor device and fabrication method for the same
JP4735414B2 (ja) 絶縁ゲート型半導体装置
JP4500558B2 (ja) 絶縁ゲート型半導体装置の製造方法
US7391077B2 (en) Vertical type semiconductor device
JP4500598B2 (ja) 絶縁ゲート型半導体装置の製造方法
JP4595345B2 (ja) 半導体装置の製造方法
JP4447377B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
KR100634260B1 (ko) 박막 형성 방법 및 이를 이용하는 반도체 소자 형성 방법
JP4622905B2 (ja) 絶縁ゲート型半導体装置の製造方法
JP2005252204A (ja) 絶縁ゲート型半導体装置およびその製造方法
JP2005252203A (ja) 絶縁ゲート型半導体装置およびその製造方法
CN113270320B (zh) 一种半导体元件的制备方法及半导体元件
JP2003209252A (ja) 高耐圧縦型ｍｏｓトランジスタとその製造方法
JP2005303253A (ja) 半導体装置の製造方法
JP2023116996A (ja) 半導体装置および半導体装置の製造方法
CN113745313A (zh) 电流泄露减少的功率mosfet以及制造功率mosfet的方法
CN116130510A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061026

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091117

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091223

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100413

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100419

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130423

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4500598

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130423

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140423

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees