CN113745313A - 电流泄露减少的功率mosfet以及制造功率mosfet的方法 - Google Patents
电流泄露减少的功率mosfet以及制造功率mosfet的方法 Download PDFInfo
- Publication number
- CN113745313A CN113745313A CN202110580631.5A CN202110580631A CN113745313A CN 113745313 A CN113745313 A CN 113745313A CN 202110580631 A CN202110580631 A CN 202110580631A CN 113745313 A CN113745313 A CN 113745313A
- Authority
- CN
- China
- Prior art keywords
- layer
- region
- sacvd
- teos layer
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 73
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 64
- 229920005591 polysilicon Polymers 0.000 claims abstract description 64
- 239000002019 doping agent Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 21
- 150000002500 ions Chemical class 0.000 claims abstract description 17
- 238000002230 thermal chemical vapour deposition Methods 0.000 claims abstract description 12
- 238000010943 off-gassing Methods 0.000 claims abstract description 7
- 230000006698 induction Effects 0.000 claims abstract description 5
- 230000005012 migration Effects 0.000 claims abstract description 5
- 238000013508 migration Methods 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims description 60
- 239000000463 material Substances 0.000 claims description 41
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 28
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 229910052757 nitrogen Inorganic materials 0.000 claims description 14
- 229910052698 phosphorus Inorganic materials 0.000 claims description 12
- 239000011574 phosphorus Substances 0.000 claims description 12
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 11
- -1 phosphorus ions Chemical class 0.000 claims description 11
- 238000000137 annealing Methods 0.000 claims description 9
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 8
- 239000001257 hydrogen Substances 0.000 claims description 8
- 229910052739 hydrogen Inorganic materials 0.000 claims description 8
- 125000004429 atom Chemical group 0.000 claims description 6
- 125000004435 hydrogen atom Chemical group [H]* 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 5
- 239000002210 silicon-based material Substances 0.000 claims 2
- 239000002184 metal Substances 0.000 description 36
- 210000000746 body region Anatomy 0.000 description 23
- 239000004065 semiconductor Substances 0.000 description 8
- 230000005684 electric field Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 230000005669 field effect Effects 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- 238000001878 scanning electron micrograph Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000003795 desorption Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910006283 Si—O—H Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 125000000524 functional group Chemical group 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 125000004437 phosphorous atom Chemical group 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 125000005372 silanol group Chemical group 0.000 description 1
- 238000010408 sweeping Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
- H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本公开的实施例涉及电流泄露减少的功率MOSFET以及制造功率MOSFET的方法。一种集成电路包括掺杂有掺杂剂的多晶硅区域。多晶硅区域的一部分转化为包括未氧化的掺杂剂离子的多晶氧化物区域。层的堆叠在多晶氧化物区域上。层的堆叠包括第一臭氧辅助次常压热化学气相沉积(O3SACVD)TEOS层和第二O3SACVD TEOS层；其中，第一和第二O3SACVD TEOS层通过电介质区域彼此分离。在诱发钝化原子从第一和第二O3SACVD TEOS层迁移的脱气的温度处执行热退火，从而钝化由于多晶氧化物区域中存在未氧化的掺杂剂离子而产生的界面电荷。
Description
相关申请的交叉引用
本申请要求于2020年5月27日提交的美国临时专利申请第63/030,642号的优先权，其公开通过引用并入本文。
技术领域
本发明总的来说涉及金属氧化物半导体场效应晶体管(MOSFET)器件，具体地，涉及漏极电流泄露减少的功率MOSFET。
背景技术
参考图1，图1示出了功率金属氧化物半导体场效应晶体管(MOSFET)器件10的截面。在该示例中，MOSFET是n沟道(nMOS)型器件，其形成在提供晶体管10的漏极的、掺杂有n型掺杂剂的半导体衬底12中和其上。衬底12具有前侧14和背侧16。多个沟槽18从前侧14开始纵深延伸到衬底12中。沟槽18在垂直于截面的方向上彼此平行地纵向延伸(即，进出所示页面)并形成条带(这种类型的晶体管器件在本领域通常称为条带FET型晶体管)。
掺杂有p型掺杂剂的区域24在相对于前侧14偏移的深度(例如，在前侧14下方)埋置入衬底12中，并定位为在每个沟槽18的相对侧平行于前侧14延伸。掺杂区域24形成晶体管的本体(沟道)区域，其中沟槽18完全穿过掺杂本体区域24并进入在掺杂本体区域24下方的衬底12。重掺杂有n型掺杂剂的区域26设置在衬底12的前侧14处，并且定位为在每个沟槽18的相对侧平行于前侧14延伸，并与掺杂本体区域24的顶部接触。掺杂区域26形成晶体管的源极，沟槽18完全穿过掺杂源极区域26，并且如上所述，进一步完全穿过掺杂本体区域24延伸到在掺杂本体区域24下方的衬底12中。
每个沟槽18的侧壁和底部衬有绝缘层20。例如，绝缘层20可以包括氧化物层(在一个实施例中，氧化物层从每个沟槽18中衬底12的暴露表面热生长)。每个沟槽18填充有多晶硅材料22，其中绝缘层20将多晶硅材料22与衬底12绝缘。多晶硅材料22形成晶体管10的栅极，并且绝缘层20是栅极氧化物层。
层的堆叠30形成在每个沟槽18上方，并且在用于源极的掺杂区域26的至少一部分上方在每个沟槽18的相对侧上横向延伸。每个堆叠30都包括氮化物层32以及由未掺杂氧化物(例如，正硅酸乙酯(TEOS))层34和玻璃(例如，硼磷硅酸盐玻璃(BPSG))层36形成的电介质区域。
源极金属接触40在相邻沟槽18之间的位置延伸穿过堆叠30，以与掺杂源极区域26形成电接触。每个源极金属接触40纵深延伸到衬底中，以穿过掺杂源极区域26并进入掺杂本体区域24(由此为晶体管10提供与源极相关的本体接触)。源极金属层42在堆叠30和源极金属接触40上方延伸，以提供到所有源极金属接触40并且在所有源极金属接触40之间的金属连接。层的堆叠30使源极金属层42和源极金属接触40与栅极(多晶硅区域22)绝缘。漏极金属层44在衬底12的背侧16上方延伸，以提供与漏极的金属连接。栅极金属层(未明确示出，因为其在垂直于截面的方向上偏移)与每个沟槽18中的栅极(多晶硅区域22)形成电连接，该栅极金属层和电连接由虚线46示意性地示出。
晶体管10可替代地为pMOS型晶体管，其中，衬底12和掺杂源极区域16都是p型掺杂，而本体区域14是n型掺杂。
现在参考图2，图2示出了功率金属氧化物半导体场效应晶体管(MOSFET)器件50的截面。在该示例中，MOSFET是n沟道(nMOS)型器件，其形成在提供晶体管50的漏极的、掺杂有n型掺杂剂的半导体衬底52中和其上。衬底52具有前侧54和背侧56。多个沟槽58从前侧54开始纵深延伸到衬底52中。沟槽58在垂直于截面的方向上彼此平行地纵向延伸(即，进出所示页面)并形成条带(这种类型的晶体管器件在本领域通常称为条带FET型晶体管)。
掺杂有p型掺杂剂的区域64在相对于前侧54偏移的深度(即，在前侧54下方)埋置入衬底52中，并定位为在每个沟槽58的相对侧平行于前侧54延伸。掺杂区域64形成晶体管的本体(沟道)区域，其中沟槽58完全穿过掺杂本体区域64并进入在掺杂本体区域64下方的衬底52。掺杂有n型掺杂剂的区域66设置在衬底52的前侧54处，并且定位为在每个沟槽58的相对侧平行于前侧54延伸并与掺杂本体区域64的顶部接触。掺杂区域66形成晶体管的源极，沟槽58完全穿过掺杂源极区域66，并且如上所述，进一步完全穿过掺杂本体区域64延伸到掺杂本体区域64下方的衬底52中。
每个沟槽58的侧壁和底部衬有第一绝缘层60a。例如，绝缘层60a可包括厚的氧化物层。然后，用第一多晶硅材料62a填充沟槽58，其中绝缘层60a使第一多晶硅材料62a与衬底52绝缘。多晶硅材料62a是重n型掺杂多晶硅材料(例如，掺杂有掺杂浓度为5×1020at/cm3的磷)。在用于制造晶体管50的工艺期间，从沟槽58移除绝缘层60a的上部(其将与掺杂本体区域64和掺杂区域66二者相邻)，以暴露多晶硅材料62a的相应上部61(参见图3A)。然后，多晶硅材料62a的该暴露上部61被转化(例如，使用热氧化工艺)，以形成在沟槽58中与多晶硅材料62a的剩余(下部)部分63竖直对齐的多晶氧化物(polyoxide)区域68(参见图3B)。多晶硅材料62a的该剩余下部63形成晶体管50的场板电极(也称为多源极区域)。然后，每个沟槽58的上部的侧壁和底部衬有第二绝缘层60b(参见图3C)。例如，绝缘层60b可包括热生长的氧化物层。然后，用第二多晶硅材料62b填充每个沟槽58的上部，其中绝缘层60b使第二多晶硅材料62b与衬底52(包括区域64和66)绝缘。第二多晶硅材料62b形成晶体管50的栅极，其包括在多晶氧化物区域68的相对侧上延伸的两部分以及电耦合这两部分并在多晶氧化物区域68上方延伸的又一部分。绝缘层60b形成栅极氧化物层。
层的堆叠70形成在衬底52上方，并且在用于源极的掺杂区域66的至少一部分上方在每个沟槽58的相对侧上横向延伸。每个堆叠70都包括氮化物层72、由未掺杂氧化物(例如，正硅酸乙酯(TEOS))层74和玻璃(例如，硼磷硅酸盐玻璃(BPSG))层76形成的电介质区域。
源极金属接触80延伸穿过堆叠70，以与每个掺杂源极区域66进行电接触。每个源极金属接触80纵深延伸到衬底中，以穿过掺杂源极区域66并进入掺杂本体区域64(由此为晶体管50提供与源极相关的本体接触)。源极金属层82在堆叠70和源极金属接触80上方延伸，以提供到所有源极金属接触80并且在所有源极金属接触80之间的金属连接，其中堆叠70使源极金属层82和源极金属接触80与栅极(第二多晶硅区域62b)绝缘。漏极金属层84在衬底52的背侧56上方延伸，以提供与漏极的金属连接。栅极金属层(未示出，因为其在垂直于截面的方向上偏移)与每个沟槽中的栅极(第二多晶硅区域62b)形成电连接，该栅极金属层和电连接由虚线86示意性地示出。在源极和多晶硅材料62a的剩余下部之间提供电场连接(未明确示出)，其形成与栅极电绝缘的场板(多源极区域)电极。
晶体管50可替代地为pMOS型晶体管，其中，多晶硅材料62a是重p型掺杂多晶硅材料，衬底52和掺杂源极区域56都是p型掺杂，而本体区域54为n型掺杂。
在图4中示出了晶体管50的单个单元的扫描电子显微图(SEM)截面图像。
由于多晶氧化物区域68是由重n型掺杂多晶硅材料62a热生长的，因此该氧化物将重掺杂有被用于掺杂多晶硅材料62a的n型掺杂剂。例如，在上述实施方式中，氧化物将重掺杂有磷原子，并且多晶氧化物区域68随后可包括未氧化(或缺氧)磷离子。在使用高温的晶体管制造工艺期间，这些离子充当从硅-硅氧化物界面(位于绝缘层60a与衬底52接触的每个沟槽的边缘处)释放的氧原子的接收器(sink)。因此，导致界面电荷密度不可接受的增加。这是不利的，因为界面电荷密度对于控制IDSS(即，源极-栅极短路时的接近本体-漏极击穿电压下的漏极电流)电流泄漏水平至关重要。界面电荷的密度破坏晶体管50结构的网格区域53中的电场，该网格区域至少包括衬底52的一部分以及掺杂区域64位于相邻沟槽之间的部分。图5A-图5D中通过界面电荷密度对电场的模拟示出了这种破坏。图5D示出了从Qf:1x1010cm-2、Qf:3.5x1011cm-2、Qf:1x1012cm-2的不同界面电荷密度的漏极泄露，而这些界面电荷密度的电场分布分别如图5A、图5B和图5C所示。图5A-图5C示出了当界面电荷增加到1x1010以上并且相应的漏极泄露电流增加时，电场中断。这里的模拟利用TCAD软件通过扫描0-120V的漏极电压、保持栅极和源极接地来执行。
因此，本领域需要解决功率MOSFET器件中的IDSS电流泄漏的问题。
发明内容
在一个实施例中，一种集成电路MOSFET器件包括：衬底，提供漏极；第一掺杂区域，埋置在衬底中，提供本体；第二掺杂区域，在衬底中提供源极，其中第二掺杂区域与第一掺杂区域相邻；沟槽，延伸到衬底中并穿过第一和第二掺杂区域；多晶氧化物区域，位于沟槽内；第一导电区域，在沟槽内提供栅极，其中第一导电区域与多晶氧化物区域相邻；以及层的堆叠，在沟槽内的第一导电区域和多晶氧化物区域上方延伸。层的堆叠包括第一臭氧辅助次常压热化学气相沉积(O3 SACVD)TEOS层和第二O3 SACVD TEOS层，其中，第一和第二O3SACVD TEOS层通过电介质区域彼此分离。
在一个实施例中，一种制造集成电路器件的方法包括：在包括掺杂有掺杂剂的第一多晶硅材料的衬底中形成沟槽；氧化第一多晶硅材料的一部分，以在沟槽内形成多晶氧化物区域，所述多晶氧化物区域包括未氧化的掺杂剂离子；制造在沟槽上方延伸的层的堆叠，其中堆叠包括第一臭氧辅助次常压热化学气相沉积(O3 SACVD)TEOS层和第二O3 SACVDTEOS层，其中第一和第二O3 SACVD TEOS层通过电介质区域彼此分离；在诱发钝化原子从第一和第二O3 SACVD TEOS层迁移的脱气的温度处执行热退火，从而钝化由于多晶氧化物区域中存在未氧化的掺杂剂离子而产生的界面电荷。
在一个实施例中，一种制造集成电路的方法包括：形成掺杂有掺杂剂的多晶硅区域；将多晶硅区域的一部分转化为包括未氧化的掺杂剂离子的多晶氧化物区域；在多晶氧化物区域上施加层的堆叠，其中层的堆叠包括第一臭氧辅助次常压热化学气相沉积(O3SACVD)TEOS层和第二O3 SACVD TEOS层，其中第一和第二O3 SACVD TEOS层通过电介质区域彼此分离；在诱发钝化原子从第一和第二O3 SACVD TEOS层迁移的脱气的温度处执行热退火，从而钝化由于多晶氧化物区域中存在未氧化的掺杂剂离子而产生的界面电荷。
在一个实施例中，一种集成电路包括：衬底，包括多晶氧化物区域；以及层的堆叠，在衬底中的多晶氧化物区域上方延伸，其中层的堆叠包括第一臭氧辅助次常压热化学气相沉积(O3 SACVD)TEOS层和第二O3 SACVD TEOS层，其中第一和第二O3 SACVD TEOS层通过电介质区域彼此分离。
附图说明
为了更好地理解实施例，现在将仅通过示例的方式参考附图，其中：
图1是功率金属氧化物半导体场效应晶体管(MOSFET)器件的截面；
图2是功率MOSFET器件的截面；
图3A-图3C示出了图2的功率MOSFET器件的制造的工艺步骤；
图4是图2的功率MOSFET器件的截面的扫描电子显微图像；
图5A-图5D示出了图2的功率MOSFET器件的界面电荷密度与电场分布的模拟结果；
图6是功率MOSFET器件的截面；
图7是图6的功率MOSFET器件的截面的扫描电子显微图像；
图8是示出层的堆叠的制造的工艺步骤的流程图；以及
图9是示出图2的晶体管和图6的晶体管的根据击穿电压BV而变化的漏极电流IDSS的曲线。
具体实施方式
现在参考图6，图6示出了功率金属氧化物半导体场效应晶体管(MOSFET)器件100的截面。在该示例中，MOSFET是n沟道(nMOS)型器件，其形成在提供晶体管100的漏极的、掺杂有n型掺杂剂的半导体衬底102中和其上。衬底102具有前侧104和背侧106。多个沟槽108从前侧104开始纵深地延伸到衬底102中。沟槽108在垂直于截面的方向上彼此平行地纵向延伸(即，进出所示页面)并形成条带(这种类型的晶体管器件在本领域通常称为条带FET型晶体管)。
掺杂有p型掺杂剂的区域114在相对于前侧104偏移的深度(即，在前侧104下方)埋置入衬底102中，并定位为在每个沟槽108的相对侧平行于前侧104延伸。掺杂区域114形成晶体管的本体(沟道)区域，其中沟槽108完全穿过掺杂本体区域114并进入掺杂本体区域114下方的衬底12。掺杂有n型掺杂剂的区域116设置在衬底102的前侧104处，并且定位为在每个沟槽108的相对侧平行于前侧104延伸并与掺杂本体区域114的顶部接触。掺杂区域116形成晶体管的源极，沟槽18完全穿过掺杂源极区域116，并且如上所述，进一步完全穿过掺杂本体区域114延伸到掺杂本体区域114下方的衬底102中。
每个沟槽108的侧壁和底部衬有第一绝缘层110a。例如，绝缘层110a可包括厚的氧化物层。然后，用第一多晶硅材料112a填充沟槽108，绝缘层110a使第一多晶硅材料112a与衬底102绝缘。多晶硅材料112a是重n型掺杂多晶硅材料(例如，掺杂有掺杂浓度为5x1020at/cm3的磷)。在用于制造晶体管100的工艺期间(例如，参见图3A-图3C)，从沟槽108移除绝缘层110a的上部(其将与掺杂本体区域114和掺杂源极区域116二者相邻)，以暴露多晶硅材料112a的相应上部。然后，将多晶硅材料112a的该暴露上部转化(例如，使用热氧化工艺)以形成在沟槽108中与多晶硅材料112a的剩余(下部)部分竖直对齐的多晶氧化物区域118。多晶硅材料112a的该剩余下部形成晶体管100的场板(多源极区域)电极。然后，每个沟槽108的上部的侧壁和底部衬有第二绝缘层110b。例如，绝缘层110b可包括热生长的氧化物层。然后，用第二多晶硅材料112b填充每个沟槽108的上部，绝缘层110b使第二多晶硅材料112b与衬底102(包括区域114和116)绝缘。第二多晶硅材料112b形成晶体管100的栅极，该栅极包括在多晶氧化物区域118的相对侧延伸的第一部分和第二部分以及电耦合第一和第二部分并在多晶氧化物区域118上方延伸的又一部分。绝缘层110b形成栅极氧化物层。
层的堆叠120形成在衬底上方，并且在每个沟槽108的相对侧在用于源极的掺杂区域116的至少一部分上方横向延伸。堆叠120的层包括：第一臭氧辅助次常压热化学气相沉积(O3 SACVD)TEOS层121、氮化物层122、未掺杂氧化物(例如，TEOS)层124、玻璃(例如，BPSG)层126和第二O3 SACVD TEOS层127。未掺杂氧化物层124和玻璃层126形成堆叠120的电介质区域。第一和第二O3 SACVD层121和127是厚度在10-100000埃的级别的薄层。在一个实施例中，第一O3 SACVD层121可具有约200埃的厚度，并且第二O3 SACVD层127可具有约3000埃的厚度。出于比较目的，氮化物层122例如可具有约700埃的级别的厚度，未掺杂氧化物层124可具有约2000埃的厚度，并且玻璃层126可具有约5000埃的厚度。
源极金属接触130在用于与掺杂源极区域116电接触的位置处延伸穿过堆叠120的层。每个源极金属接触130纵深延伸到衬底中，以穿过掺杂源极区域116并进入掺杂本体区域114(由此为晶体管100提供与源极相关的本体接触)。源极金属层132在堆叠120和源极金属接触130上方延伸，以提供到所有源极金属接触130并且在所有源极金属接触130之间的金属连接，其中层的堆叠120使源极金属层132和源极金属接触130二者与栅极(第二多晶硅区域112b)绝缘。漏极金属层134在衬底102的背侧106上方延伸以提供与漏极的金属连接。栅极金属层(未示出，因为其在垂直于截面的方向上偏移)与每个沟槽中的栅极(第二多晶硅区域112b)形成电连接，该栅极金属层和电连接由虚线136示意性地示出。在源极和形成场板(多源极区域)电极的多晶硅材料112a的剩余下部之间提供电场连接(未明确示出)。
在图7中示出了晶体管100的单个单元的扫描电子显微(SEM)截面图像，其聚焦于栅极和堆叠的区域。
图8是示出层的堆叠120的制造的工艺步骤的流程图。使用臭氧辅助次常压热化学气相沉积(O3 SACVD)，在每个沟槽108的位置上方，在衬底102之上沉积第一TEOS层121。接下来，在第一TEOS层121之上沉积氮化物层122。然后，在氮化物层122之上沉积未掺杂的硅酸盐玻璃氧化物层124。然后，在未掺杂的硅酸盐玻璃氧化物层124之上沉积BPSG层126。然后，使用臭氧辅助次常压热化学气相沉积(O3 SACVD)，在BPSG层126之上沉积第二TEOS层121。然后，在超过900℃的环境退火(高)温度(例如，温度约为940℃)处，在干氮(N2)或湿氮加干氮(N2)中执行热退火。第一和第二O3 SACVD层121和127各自用作热退火期间脱气的氢原子的源。响应于在环境退火温度处的处理，由于沟槽108内的多晶氧化物区域118中存在未氧化的掺杂剂原子离子(例如，在该示例实施例中为磷离子)，所以这些脱气的氢原子从堆叠120朝向衬底扩散以钝化界面电荷。该钝化与在氮气存在下执行的退火组合用于减少界面电荷。尽管优选超过900℃的退火温度，但应理解，对退火温度的要求是其足以产生氮的脱气并且进一步高于随后用于制造晶体管的任何工艺温度。
将注意，层121和127中使用的O3 TEOS属于硅烷醇基，其属于硅化学中具有Si-O-H连接性的官能团。当进行高温退火时，水和氢的解吸现象发生，提供氢原子的脱气。参见Li等人的“Hydrogen outgassing induced liner/barrier reliability degradation inthrough silicon via’s”(应用物理快报，104,142906(2014))以及Hirashita等人的“Thermal Desorption and Infrared Studies of Plasma-Enhanced Chemical VaporDeposited SiO Films with Tetraethylorthosilicate”(日本应用物理杂志，第32卷，第1部分，第4期(1993))。这种脱气的氢有利地用于晶体管100中由于磷离子的存在而产生的界面电荷的钝化。
现在参考图9，该图示出了图2的晶体管50和图6的晶体管100的根据击穿电压BV而变化的漏极电流IDSS的曲线。例如，对于BV＝100V时的IDSS小于0.8μA的规格要求，将注意，图2的晶体管50将提供IDSS～0.1μA。然而，图6的晶体管100将提供IDSS～40nA，因此与晶体管50相比，晶体管100的泄露水平降低了2.5倍。
还应注意，为了实现图9所示的泄漏水平的有益降低，需要在堆叠120中同时存在第一和第二O3 SACVD层121和127。实验表明，与图2的晶体管50相比，仅存在两个O3 SACVD层121和127中的一者不会对泄漏水平的改善产生实质性的影响。O3 SACVD层121和127的同时使用以及与在高环境退火温度(例如，约940℃)处的干氮(N2)或湿氮加干氮(N2)中的热退火一起引发氢从层121和127的脱气，这有助于钝化由多晶氧化物区域118中的高磷离子浓度造成的Si/SiO2界面中的界面电荷。
尽管图6的示例是针对nMOS晶体管的，但是可以理解，所公开的实施方式同样适用于pMOS晶体管(即，多晶硅材料112a是重p型掺杂多晶硅材料，衬底102和掺杂源极区域116都是p型掺杂，并且本体区域114是n型掺杂)。
虽然本发明已在附图和前述说明书中进行了详细说明和描述，但这种说明和描述被认为是说明性或示例性的，而不是限制性的；本发明不限于公开的实施例。本领域技术人员通过根据附图、公开和所附权利要求书的研究实践本发明，可以理解并实现对所公开实施例的其他变型。
Claims (34)
1.一种集成电路MOSFET器件，包括：
衬底，提供漏极；
第一掺杂区域，埋置在所述衬底中，提供本体；
第二掺杂区域，在所述衬底中，提供源极，其中所述第二掺杂区域与所述第一掺杂区域相邻；
沟槽，延伸到所述衬底中，并且穿过所述第一掺杂区域和所述第二掺杂区域；
多晶氧化物区域，位于所述沟槽内；
第一导电区域，位于所述沟槽内，提供栅极，其中所述第一导电区域与所述多晶氧化物区域相邻；
层的堆叠，在所述沟槽内的所述第一导电区域和所述多晶氧化物区域上方延伸，其中层的所述堆叠包括：
第一臭氧辅助次常压热化学气相沉积O3 SACVD TEOS层；和
第二O3 SACVD TEOS层；
其中所述第一O3 SACVD TEOS层和所述第二O3 SACVD TEOS层通过电介质区域彼此分离。
2.根据权利要求1所述的集成电路MOSFET器件，其中所述第一O3 SACVD TEOS层被定位在层的所述堆叠内，与所述沟槽的顶部相邻，并且其中层的所述堆叠还包括与所述第一O3SACVD TEOS层接触的氮化物层。
3.根据权利要求1所述的集成电路MOSFET器件，其中所述第二O3 SACVD TEOS层被定位在层的所述堆叠内，通过所述电介质区域与所述沟槽的顶部分离，并且其中所述电介质区域包括与所述第二O3 SACVD TEOS层接触的BPSG层。
4.根据权利要求1所述的集成电路MOSFET器件，其中层的所述堆叠包括在所述沟槽的顶部上方并且以以下顺序从所述沟槽的所述顶部堆叠的：
所述第一O3 SACVD TEOS层；
氮化物层，与所述第一O3 SACVD TEOS层接触；
未掺杂氧化物层，与所述氮化物层接触；
BPSG层，与所述未掺杂氧化物层接触；以及
所述第二O3 SACVD TEOS层，与所述BPSG层接触。
5.根据权利要求1所述的集成电路MOSFET器件，其中所述多晶氧化物区域包括掺杂剂离子，并且其中所述第一O3 SACVD TEOS层和所述第二O3 SACVD TEOS层提供氢的源，以用于钝化由于所述多晶氧化物区域中存在所述掺杂剂离子而产生的界面电荷。
6.根据权利要求1所述的集成电路MOSFET器件，其中所述第一导电区域由多晶硅材料制成。
7.根据权利要求1所述的集成电路MOSFET器件，其中所述沟槽还包括与所述第一导电区域电绝缘的第二导电区域。
8.根据权利要求7所述的集成电路MOSFET器件，其中所述第二导电区域由多晶硅材料制成。
9.根据权利要求8所述的集成电路MOSFET器件，其中所述多晶氧化物区域由所述第二导电区域的多晶硅材料的氧化部分形成。
10.根据权利要求9所述的集成电路MOSFET器件，其中所述第二导电区域的多晶硅材料掺杂有磷，并且其中所述第二导电区域的形成所述多晶氧化物区域的所述氧化部分包括未氧化的磷离子。
11.根据权利要求10所述的集成电路MOSFET器件，其中所述第一O3 SACVD TEOS层和所述第二O3 SACVD TEOS层提供氢的源，以用于钝化由于所述多晶氧化物区域中存在所述未氧化的磷离子而产生的界面电荷。
12.一种制造集成电路器件的方法，包括：
在衬底中形成沟槽，所述沟槽包括掺杂有掺杂剂的第一多晶硅材料；
氧化所述第一多晶硅材料的一部分，以在所述沟槽内形成多晶氧化物区域，所述多晶氧化物区域包括未氧化的掺杂剂离子；
制作在所述沟槽上方延伸的层的堆叠，其中，所述堆叠包括：
第一臭氧辅助次常压热化学气相沉积O3 SACVD TEOS层；和
第二O3 SACVD TEOS层；
其中所述第一O3 SACVD TEOS层和所述第二O3 SACVD TEOS层通过电介质区域彼此分离；
在诱发钝化原子从所述第一O3 SACVD TEOS层和所述第二O3SACVD TEOS层迁移的脱气的温度处执行热退火，从而钝化由于所述多晶氧化物区域中存在未氧化的掺杂剂离子而产生的界面电荷。
13.根据权利要求12所述的方法，其中所述钝化原子是氢原子。
14.根据权利要求12所述的方法，其中所述未氧化的掺杂剂离子是磷离子。
15.根据权利要求12所述的方法，其中制作层的所述堆叠包括：
在所述沟槽上方沉积所述第一O3 SACVD TEOS层；
沉积与所述第一O3 SACVD TEOS层接触的氮化物层；
沉积与所述氮化物层接触的未掺杂氧化物层；
沉积与所述未掺杂氧化物层接触的BPSG层；以及
沉积与所述BPSG层接触的所述第二O3 SACVD TEOS层。
16.根据权利要求12所述的方法，其中执行所述热退火包括：在干氮中在所述温度处进行热退火。
17.根据权利要求12所述的方法，其中执行所述热退火包括：在湿氮加干氮中在所述温度处进行热退火。
18.根据权利要求12所述的方法，其中，所述温度超过900℃。
19.一种制造集成电路的方法，包括：
形成掺杂有掺杂剂的多晶硅区域；
将所述多晶硅区域的一部分转化为多晶氧化物区域，所述多晶氧化物区域包括未氧化的掺杂剂离子；
在所述多晶氧化物区域上方施加层的堆叠，其中层的所述堆叠包括：
第一臭氧辅助次常压热化学气相沉积O3 SACVD TEOS层；和
第二O3 SACVD TEOS层；
其中所述第一O3 SACVD TEOS层和所述第二O3 SACVD TEOS层通过电介质区域彼此分离；
在诱发钝化原子从所述第一O3 SACVD TEOS层和所述第二O3SACVD TEOS层迁移的脱气的温度处进行热退火，从而钝化由于所述多晶氧化物区域中存在未氧化的掺杂剂离子而产生的界面电荷。
20.根据权利要求19所述的方法，其中所述钝化原子是氢原子。
21.根据权利要求19所述的方法，其中所述未氧化的掺杂剂离子是磷离子。
22.根据权利要求19所述的方法，其中执行所述热退火包括：在干氮中在所述温度处进行热退火。
23.根据权利要求19所述的方法，其中执行所述热退火包括：在湿氮加干氮中在所述温度处进行热退火。
24.根据权利要求19所述的方法，其中所述温度超过900℃。
25.一种集成电路，包括：
衬底，包括多晶氧化物区域；以及
层的堆叠，在所述衬底中的所述多晶氧化物区域上方延伸，其中层的所述堆叠包括：
第一臭氧辅助次常压热化学气相沉积O3 SACVD TEOS层；和
第二O3 SACVD TEOS层；
其中，所述第一O3 SACVD TEOS层和所述第二O3 SACVD TEOS层通过电介质区域彼此分离。
26.根据权利要求25所述的集成电路，其中所述第一O3 SACVD TEOS层被定位在层的所述堆叠内，与所述衬底的顶部相邻，并且其中层的所述堆叠还包括与所述第一O3 SACVDTEOS层接触的氮化物层。
27.根据权利要求25所述的集成电路，其中所述第二O3 SACVD TEOS层被定位在层的所述堆叠内，通过所述电介质区域与所述衬底的顶部分离，并且其中所述电介质区域包括与所述第二O3 SACVD TEOS层接触的BPSG层。
28.根据权利要求25所述的集成电路，其中从所述衬底的顶部，层的所述堆叠按顺序包括：
所述第一O3 SACVD TEOS层；
氮化物层，与所述第一O3 SACVD TEOS层接触；
未掺杂氧化物层，与所述氮化物层接触；
BPSG层，与所述未掺杂氧化物层接触；以及
所述第二O3 SACVD TEOS层，与所述BPSG层接触。
29.根据权利要求25所述的集成电路，其中所述多晶氧化物区域包括掺杂剂离子，并且其中所述第一O3 SACVD TEOS层和第二O3 SACVD TEOS层提供氢的源，以用于钝化由于所述多晶氧化物区域中存在所述掺杂剂离子而产生的界面电荷。
30.根据权利要求25所述的集成电路，其中所述多晶氧化物区域由所述衬底内的多晶硅材料的氧化部分形成。
31.根据权利要求30所述的集成电路，其中所述多晶硅材料掺杂有磷，并且其中所述氧化部分包括未氧化的磷离子。
32.根据权利要求31所述的集成电路，其中所述第一O3 SACVD TEOS层和所述第二O3SACVD TEOS层提供氢的源，以用于钝化由于所述多晶氧化物区域中存在所述未氧化的磷离子而产生的界面电荷。
33.根据权利要求25所述的集成电路，其中所述衬底包括沟槽，所述多晶氧化物区域位于所述沟槽内。
34.根据权利要求33所述的集成电路，其中所述沟槽还包括与所述多晶氧化物区域相邻的导电区域，所述导电区域形成晶体管的栅极。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202063030642P | 2020-05-27 | 2020-05-27 | |
| US63/030,642 | 2020-05-27 | ||
| US17/236,149 US20210376061A1 (en) | 2020-05-27 | 2021-04-21 | Power mosfet with reduced current leakage and method of fabricating the power mosfet |
| US17/236,149 | 2021-04-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113745313A true CN113745313A (zh) | 2021-12-03 |
Family
ID=76011704
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110580631.5A Pending CN113745313A (zh) | 2020-05-27 | 2021-05-26 | 电流泄露减少的功率mosfet以及制造功率mosfet的方法 |
| CN202121146098.3U Active CN215377418U (zh) | 2020-05-27 | 2021-05-26 | 集成电路mosfet器件以及集成电路 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202121146098.3U Active CN215377418U (zh) | 2020-05-27 | 2021-05-26 | 集成电路mosfet器件以及集成电路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20210376061A1 (zh) |
| EP (1) | EP3916800A1 (zh) |
| CN (2) | CN113745313A (zh) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006055885B4 (de) * | 2006-11-27 | 2018-02-15 | Infineon Technologies Austria Ag | Verfahren zum Dotieren eines Halbleiterkörpers |
| US20120037983A1 (en) * | 2010-08-10 | 2012-02-16 | Force Mos Technology Co., Ltd. | Trench mosfet with integrated schottky rectifier in same cell |
| JP5774921B2 (ja) * | 2011-06-28 | 2015-09-09 | ルネサスエレクトロニクス株式会社 | 半導体装置、半導体装置の製造方法、及び電子装置 |
| US20130001678A1 (en) * | 2011-06-29 | 2013-01-03 | Stmicroelectronics S.R.L. | High breakdown voltage semiconductor device with an insulated gate formed in a trench, and manufacturing process thereof |
| US20140273374A1 (en) * | 2013-03-15 | 2014-09-18 | Joseph Yedinak | Vertical Doping and Capacitive Balancing for Power Semiconductor Devices |
| US8871593B1 (en) * | 2013-07-15 | 2014-10-28 | Infineon Technologies Austria Ag | Semiconductor device with buried gate electrode and gate contacts |
| US20220320332A1 (en) * | 2021-04-06 | 2022-10-06 | Stmicroelectronics Pte Ltd | Gate contact structure for a trench power mosfet with a split gate configuration |
| US20230135000A1 (en) * | 2021-10-31 | 2023-05-04 | Stmicroelectronics Pte Ltd | Oxide field trench power mosfet with a multi epitaxial layer substrate configuration |
-
2021
- 2021-04-21 US US17/236,149 patent/US20210376061A1/en active Pending
- 2021-05-18 EP EP21174461.0A patent/EP3916800A1/en active Pending
- 2021-05-26 CN CN202110580631.5A patent/CN113745313A/zh active Pending
- 2021-05-26 CN CN202121146098.3U patent/CN215377418U/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN215377418U (zh) | 2021-12-31 |
| EP3916800A1 (en) | 2021-12-01 |
| US20210376061A1 (en) | 2021-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10355125B2 (en) | Electrode contact structure for semiconductor device | |
| US10553717B2 (en) | Medium voltage MOSFET device | |
| US9245963B2 (en) | Insulated gate semiconductor device structure | |
| US8642425B2 (en) | Method of making an insulated gate semiconductor device and structure | |
| US20090108343A1 (en) | Semiconductor component and method of manufacture | |
| CN103151377A (zh) | 横向晶体管组件及其制造方法 | |
| US7494876B1 (en) | Trench-gated MIS device having thick polysilicon insulation layer at trench bottom and method of fabricating the same | |
| US8921184B2 (en) | Method of making an electrode contact structure and structure therefor | |
| CN108604552B (zh) | 半导体装置以及用于制造这种半导体装置的方法 | |
| US6846706B2 (en) | Power MOSFET with ultra-deep base and reduced on resistance | |
| US20230139853A1 (en) | Method of manufacturing semiconductor device | |
| US8264040B2 (en) | Lateral power transistor and method for producing same | |
| US10141415B2 (en) | Combined gate and source trench formation and related structure | |
| US10978559B1 (en) | MOS transistor with folded channel and folded drift region | |
| CN103337518B (zh) | 包括带电结构的半导体器件及用于制造半导体器件的方法 | |
| US20230231020A1 (en) | Field plating at source side of gate bias mosfets to prevent vt shift | |
| CN215377418U (zh) | 集成电路mosfet器件以及集成电路 | |
| CN113809162B (zh) | 功率元件 | |
| CN113809148B (zh) | 功率元件及其制造方法 | |
| CN113270320B (zh) | 一种半导体元件的制备方法及半导体元件 | |
| US20240136411A1 (en) | Transistor device and method of fabricating contacts to a semiconductor substrate | |
| CN111295765A (zh) | 半导体装置 | |
| JPH06204474A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |