JP2020047715A - 半導体装置 - Google Patents

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泰徳 岩津
川井　博文
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Abstract

【課題】小型化が可能な半導体装置を提供する。【解決手段】半導体装置は、第１導電形の半導体基板と、少なくとも一部が前記半導体基板の上層部分に形成され、第２導電形の第１埋込層を含む第１素子と、少なくとも一部が前記半導体基板の上層部分に形成され、前記第２導電形の第２埋込層を含む第２素子と、前記半導体基板における前記第１素子と前記第２素子との間に配置され、上端が前記半導体基板の上面に露出し、下端が前記第１埋込層の下端及び前記第２埋込層の下端よりも下方に位置した第１導電性部材と、前記半導体基板内に設けられ、前記第１導電部材に接した前記第２導電形の第１半導体領域と、を備える。【選択図】図１

Description

実施形態は、半導体装置に関する。
従来より、半導体基板に複数の素子を形成した半導体装置が開発されている。半導体装置においては、小型化が要求されている。
特開２０１７−１８３３９６号公報
実施形態の目的は、小型化が可能な半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形の半導体基板と、少なくとも一部が前記半導体基板の上層部分に形成され、第２導電形の第１埋込層を含む第１素子と、少なくとも一部が前記半導体基板の上層部分に形成され、前記第２導電形の第２埋込層を含む第２素子と、前記半導体基板における前記第１素子と前記第２素子との間に配置され、上端が前記半導体基板の上面に露出し、下端が前記第１埋込層の下端及び前記第２埋込層の下端よりも下方に位置した第１導電性部材と、前記半導体基板内に設けられ、前記第１導電部材に接した前記第２導電形の第１半導体領域と、を備える。
（ａ）は第１の実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。 （ａ）は比較例に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による断面図である。 （ａ）〜（ｄ）は、試験例のシミュレーション結果を示す図である。 第２の実施形態に係る半導体装置を示す断面図である。 （ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。 第３の実施形態に係る半導体装置を示す断面図である。 第４の実施形態に係る半導体装置を示す平面図である。 第４の実施形態に係る半導体装置を示す断面図である。 第５の実施形態に係る半導体装置を示す断面図である。 （ａ）〜（ｄ）は、第５の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、第５の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、第５の実施形態に係る半導体装置の製造方法を示す断面図である。 第６の実施形態に係る半導体装置を示す平面図である。 第６の実施形態に係る半導体装置の製造方法を示す平面図である。
（第１の実施形態）
以下、第１の実施形態について説明する。
図１（ａ）は本実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
なお、各図は模式的なものであり、構成要素は適宜省略又は強調されている。また、図間において、構成要素の寸法比等は必ずしも整合していない。後述する他の図についても、同様である。
図１（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置１においては、導電形がｐ形のシリコン基板１０が設けられている。シリコン基板１０の上層部分及びシリコン基板１０上には、素子１１及び素子１２が形成されている。素子１１及び素子１２は、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）であってもよく、例えば、ＤＭＯＳ（Double-Diffused MOSFET：二重拡散ＭＯＳＦＥＴ）であってもよい。素子１１と素子１２は、同じ種類の素子でもよく、異なる種類の素子でもよい。素子１２は例えばアナログ素子であってもよい。
素子１１においては、シリコン基板１０の上層部分に、導電形がｎ＋形のｎ＋形埋込層２１が設けられており、ｎ＋形埋込層２１上には導電形がｐ形のｐ形層２２が設けられており、ｐ形層２２上には、導電形がｎ形のｎ形層２３が設けられている。ｎ形層２３の少なくとも一部はシリコン基板１０の上面に露出している。なお、「ｎ＋形」との表記は、導電形がｎ形であってドナーとなる不純物（以下、「ｎ形不純物」という）の濃度が「ｎ形」よりも高いことを示す。同様に、「ｐ＋形」との表記は、導電形がｐ形であってアクセプタとなる不純物（以下、「ｐ形不純物」という）の濃度が「ｐ形」よりも高いことを示す。
同様に、素子１２においては、シリコン基板１０の上層部分にｎ＋形埋込層２６が設けられており、ｎ＋形埋込層２６上にはｐ形層２７が設けられており、ｐ形層２７上にはｎ形層２８が設けられている。ｎ形層２８の少なくとも一部はシリコン基板１０の上面に露出している。
上方から見て、素子１１の周囲には導電性部材３１が設けられている。導電性部材３１は、導電性材料、例えば、ｎ形不純物を含むポリシリコン又は金属により形成されている。導電性部材３１の上端３１ａはシリコン基板１０の上面において露出し、下端３１ｂはシリコン基板１０内であってｎ＋形埋込層２１の下端及びｎ＋形埋込層２６の下端よりも下方に位置している。
導電性部材３１の側面３１ｃとシリコン基板１０との間には、絶縁膜３２及び３３が設けられている。但し、絶縁膜３２及び３３は導電性部材３１の下端３１ｂは覆っていない。絶縁膜３２及び３３の厚さは、導電性部材３１と素子１１との間で耐圧を確保できる厚さである。
また、シリコン基板１０内であって、導電性部材３１の直下には、ｎ＋形領域３４が設けられている。ｎ＋形領域３４は導電性部材３１の下端３１ｂに接している。これにより、シリコン基板１０はｎ＋形領域３４を介して導電性部材３１に接続され得る。
上方から見て、導電性部材３１、絶縁膜３２、絶縁膜３３及びｎ＋形領域３４の形状は、それぞれ、素子１１を囲む枠状である。したがって、導電性部材３１、絶縁膜３２、絶縁膜３３及びｎ＋形領域３４のそれぞれの一部は、素子１１と素子１２の間に配置されている。
同様に、上方から見て、素子１２の周囲には、導電性部材３６が設けられている。導電性部材３６も、導電性材料、例えば、ｎ形不純物を含むポリシリコン又は金属により形成されている。導電性部材３６の上端３６ａはシリコン基板１０の上面において露出し、下端３６ｂはシリコン基板１０内であってｎ＋形埋込層２１の下端及びｎ＋形埋込層２６の下端よりも下方に位置している。
導電性部材３６の側面３６ｃとシリコン基板１０との間には、絶縁膜３７及び３８が設けられている。但し、絶縁膜３７及び３８は導電性部材３６の下端３６ｂは覆っていない。また、シリコン基板１０内であって、導電性部材３６の直下には、ｎ＋形領域３９が設けられている。ｎ＋形領域３９は導電性部材３６の下端３６ｂに接している。これにより、シリコン基板１０はｎ＋形領域３９を介して導電性部材３６に接続され得る。
上方から見て、導電性部材３６、絶縁膜３７、絶縁膜３８及びｎ＋形領域３９の形状は、それぞれ、素子１２を囲む枠状である。したがって、導電性部材３６、絶縁膜３７、絶縁膜３８及びｎ＋形領域３９のそれぞれの一部は、素子１１と素子１２の間に配置されている。
次に、本実施形態に係る半導体装置１の動作について説明する。
シリコン基板１０は、例えば、接地電位ＧＮＤに接続されている。また、導電性部材３１の上端３１ａ及び導電性部材３６の上端３６ａも接地電位ＧＮＤに接続されている。更に、素子１１のｎ形層２３にはインピーダンス素子が接続されており、負回生電流が流入する。
素子１１のｎ形層２３に負回生電流が入力されると、ｎ形層２３、ｐ形層２２及びｎ＋形埋込層２１からなる寄生ｎｐｎトランジスタが導通し、これにより、ｐ形層２２、ｎ＋形埋込層２１及びシリコン基板１０からなる寄生ｐｎｐトランジスタが導通する。この結果、電子が素子１１からシリコン基板１０内に導入される。なお、図１（ｂ）において、電子は、「−」（マイナス）を円で囲んだ記号で示している。後述する図２（ｂ）についても同様である。
素子１１の周囲には導電性部材３１及びｎ＋形領域３４が設けられており、接地電位ＧＮＤが印加されているため、シリコン基板１０内に導入された電子の大部分は、ｎ＋形領域３４及び導電性部材３１を介して、接地電位ＧＮＤに排出される。また、ｎ＋形領域３４に吸収されなかった電子の大部分は、ｎ＋形領域３９及び導電性部材３６を介して、接地電位ＧＮＤに排出される。
次に、本実施形態の効果について説明する。
上述の如く、半導体装置１においては、素子１１からシリコン基板１０内に導入された電子の大部分が、ｎ＋形領域３４及び導電性部材３１を介して、接地電位ＧＮＤに排出される。また、ｎ＋形領域３４に吸収されなかった電子の大部分は、ｎ＋形領域３９及び導電性部材３６を介して、接地電位ＧＮＤに排出される。このため、素子１１からシリコン基板１０内に導入された電子が素子１２に到達することを抑制でき、素子１２の動作に影響を及ぼすことを抑制できる。この結果、素子１１と素子１２の距離を短くすることができ、半導体装置１を小型化できる。
なお、導電性部材３１の上端３１ａ及び導電性部材３６の上端３６ａには、正電位が印加されてもよい。これにより、シリコン基板１０中の電子をより確実に吸収することができる。
（比較例）
以下、比較例について説明する。
図２（ａ）は本比較例に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による断面図である。
図２（ａ）及び（ｂ）に示すように、本比較例に係る半導体装置１０１においては、素子１１の周囲には、導電性部材３１、絶縁膜３２及び３３、ｎ＋形領域３４は設けられておらず、その替わりに、例えば、シリコン酸化物等の絶縁性材料からなる絶縁性部材１１１が設けられている。絶縁性部材１１１の直下にはｐ＋形領域１１２が設けられている。ｐ＋形領域１１２は絶縁性部材１１１の下端に接している。
同様に、素子１２の周囲には、導電性部材３６、絶縁膜３７及び３８、ｎ＋形領域３９は設けられておらず、その替わりに、絶縁性材料からなる絶縁性部材１１３が設けられている。絶縁性部材１１３の直下にはｐ＋形領域１１４が設けられている。ｐ＋形領域１１４は絶縁性部材１１３の下端に接している。シリコン基板１０は接地電位ＧＮＤに接続されている。
半導体装置１０１においては、素子１１のｎ形層２３に負回生電流が入力されて、シリコン基板１０内に電子が導入されたときに、電子の一部はシリコン基板１０を介して接地電位ＧＮＤに排出されるものの、残りは素子１２内に流入し、ｎ＋形埋込層２６の電位を変動させる。この結果、素子１２の動作が不安定になり、誤動作する可能性がある。
（試験例）
次に、第１の実施形態の効果を示す試験例について説明する。
図３（ａ）〜（ｄ）は、本試験例のシミュレーション結果を示す図である。
図３（ａ）は比較例に係る半導体装置１０１におけるｎ形不純物の濃度分布を示し、（ｂ）は第１の実施形態に係る半導体装置１におけるｎ形不純物の濃度分布を示し、（ｃ）は比較例に係る半導体装置１０１における電子の濃度分布を示し、（ｄ）は第１の実施形態に係る半導体装置１における電子の濃度分布を示す。
なお、本試験例においては、比較例に係る半導体装置１０１において、シリコン基板１０における素子１１と素子１２の間にｐ形不純物の濃度が周囲よりも高い部分が設けられている。このため、この部分のｎ形不純物の濃度は周囲よりも低くなっている。
本試験例においては、シリコン基板１０、導電性部材３１及び３６に接地電位ＧＮＤを印加した状態で、素子１１に負回生電流が入力された場合を想定し、電子濃度分布を計算した。
図３（ｃ）に示すように、比較例に係る半導体装置１０１においては、素子１１に流入した電子の一部は、シリコン基板１０における素子１１と素子１２の間の部分から接地電位ＧＮＤに排出されているが、電子の大部分は、素子１２のｎ＋形埋込層２６に流入した。このため、素子１１に入力された負回生電流に起因して、素子１２の動作が不安定になることが推定される。
これに対して、図３（ｄ）に示すように、第１の実施形態に係る半導体装置１においては、素子１１に流入した電子の大部分はｎ＋形領域３４に吸収され、一部はｎ＋形領域３９に吸収されて、素子１２のｎ＋形埋込層２６には殆ど到達しなかった。このため、素子１１に入力された負回生電流は、素子１２の動作には実質的な影響を与えないことが推定される。半導体装置１において、素子１１に負回生電流が流入したときに素子１２に到達する電流は、半導体装置１０１における同電流の１００００分の１程度であった。
（第２の実施形態）
次に、第２の実施形態について説明する。
図４は、本実施形態に係る半導体装置を示す断面図である。
図４に示すように、本実施形態に係る半導体装置２においては、素子１１及び素子１２として、ｐチャネル形のＤＭＯＳが設けられている。半導体装置２は、例えば、ＤＭＯＳを混載したＬＳＩ（large scale integrated circuit：大規模集積回路）である。
素子１１においては、ｎ＋形埋込層２１上にディープｎウェル４１が設けられている。ディープｎウェル４１はｎ＋形埋込層２１及びｐ形層２２に接している。また、ｐ形層２２上にはｐウェル４２が設けられている。ｐウェル４２はｐ形層２２及びｎ形層２３に接している。ｎ形層２３はドリフト層である。ｐウェル４２上には、導電形がｎ＋形のソース領域４３及び導電形がｐ＋形のバックゲート領域４４が設けられている。また、ｎ形層２３上の一部には、ＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）４５が設けられている。
シリコン基板１０上には、例えばシリコン酸化物からなる層間絶縁膜５０が設けられている。層間絶縁膜５０内には、例えばポリシリコンからなるゲート電極５１が設けられている。ｎ形層２３及びｐウェル４２を含む半導体部分とゲート電極５１との間には、ゲート絶縁膜（図示せず）が設けられている。
また、層間絶縁膜５０内には、例えば金属からなるソースコンタクト５２、ドレインコンタクト５３、ゲートコンタクト５４、ボディコンタクト５５及びプラグ５６が設けられている。ソースコンタクト５２はソース領域４３及びバックゲート領域４４に接続されている。ドレインコンタクト５３はｎ形層２３に接続されている。ゲートコンタクト５４はゲート電極５１に接続されている。ボディコンタクト５５はディープｎウェル４１に接続されている。プラグ５６は導電性部材３１の上端３１ａに接続されている。
素子１２の構成も、素子１１と同様である。すなわち、素子１２においては、ｎ＋形埋込層２６上にディープｎウェル４１が設けられており、ｎ＋形埋込層２６及びｐ形層２７に接している。また、ｐ形層２７上にｐウェル４２が設けられており、ｐ形層２７及びｎ形層２８に接している。ｎ形層２８はドリフト層である。ｐウェル４２上には、ｎ＋形のソース領域４３及びｐ＋形のバックゲート領域４４が設けられている。また、ｎ形層２８上の一部には、ＳＴＩ４５が設けられている。
また、素子１２においても、層間絶縁膜５０内には、ゲート電極５１、ソースコンタクト５２、ドレインコンタクト５３、ゲートコンタクト５４、ボディコンタクト５５及びプラグ５６が設けられており、素子１１と同様に接続されている。
シリコン基板１０における素子１１と素子１２の間の部分の上層部分には、導電形がｐ形のｐウェル５８が設けられている。ｐウェル５８におけるｐ形不純物の濃度は、シリコン基板１０におけるｐ形不純物の濃度よりも高い。層間絶縁膜５０内にはプラグ５９が設けられており、ｐウェル５８に接続されている。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図５（ａ）〜（ｄ）及び図６（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
先ず、図５（ａ）に示すように、ｐ形のシリコン基板１０の上層部分に、ｎ＋形埋込層２１及び２６を形成する。ｎ＋形埋込層２１は素子１１を形成する予定の領域に形成し、ｎ＋形埋込層２６は素子１２を形成する予定の領域に形成する。
次に、図５（ｂ）に示すように、シリコン基板１０上にシリコンをエピタキシャル成長させて、ｐ形のエピタキシャル層９０を形成する。
次に、図５（ｃ）に示すように、エピタキシャル層９０上に、シリコン酸化層９１、シリコン窒化層９２、シリコン酸化層９３をこの順に堆積させることにより、マスク膜９４を形成する。次に、マスク膜９４をパターニングする。次に、パターニングされたマスク膜９４をマスクとして、シリコンに対するＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を施すことにより、ディープトレンチ９５を形成する。
ディープトレンチ９５は、素子１１を形成する予定の領域及び素子１２を形成する予定の領域をそれぞれ囲むように、枠状に形成する。また、ディープトレンチ９５は、エピタキシャル層９０を貫通させて、シリコン基板１０の上層部分まで到達させる。また、これらの工程に伴い、ｎ＋形埋込層２１及び２６に含まれるｎ形不純物がエピタキシャル層９０内に拡散し、ｎ＋形埋込層２１及び２６がエピタキシャル層９０内に伸張する。
次に、図５（ｄ）に示すように、熱酸化処理を施し、ディープトレンチ９５の内面上に薄いシリコン酸化層を形成する。次に、ＣＶＤ（Chemical Vapor Deposition：化学気相成長法）により、シリコン酸化物を堆積させる。次に、ＲＩＥを施すことにより、ディープトレンチ９５の底面上及びマスク膜９４の上面上からシリコン酸化物を除去する。これにより、ディープトレンチ９５の側面上に、側壁状の絶縁膜３２、３３、３７、３８が形成される。
次に、図６（ａ）に示すように、ＣＶＤにより、リン（Ｐ）又はヒ素（Ａｓ）等のｎ形不純物を添加したポリシリコンを堆積させる。次に、このポリシリコンをＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）又はＣＤＥ（Chemical Dry Etching)によってエッチバックする。これにより、ポリシリコンをディープトレンチ９５内のみに残留させて、導電性部材３１及び３６を形成する。
次に、図６（ｂ）に示すように、ＣＶＤによりシリコン酸化物を堆積させて、マスク膜９６を形成する。次に、熱処理を施す。これにより、導電性部材３１及び３６内に含まれるｎ形不純物がシリコン基板１０内に拡散し、ｎ＋形領域３４及び３９が自己整合的に形成される。
次に、図６（ｃ）に示すように、マスク膜９６をパターニングして、ＳＴＩ４５を形成する予定の領域を開口する。次に、パターニングしたマスク膜９６をマスクとして、シリコンに対するＲＩＥを施すことにより、エピタキシャル層９０の上面に凹部９７を形成する。
次に、図６（ｄ）に示すように、ＣＶＤによりシリコン酸化物を堆積させる。次に、シリコン窒化層９２をストッパとしたＣＭＰを施して、上面を平坦化する。次に、シリコン窒化層９２を除去する。これにより、凹部９７内にＳＴＩ４５が形成される。
次に、図４に示すように、リソグラフィ法及びイオン注入法により、ディープｎウェル４１、ｐウェル４２、ｎ形層２３、ソース領域４３、バックゲート領域４４、ｐウェル５８を形成する。このとき、エピタキシャル層９０の残部がｐ形層２２及び２７となる。なお、図４においては、素子１１と素子１２の間の領域のエピタキシャル層９０はシリコン基板１０の一部として表す。次に、シリコン酸化層９１を除去する。
次に、ゲート絶縁膜（図示せず）、ゲート電極５１、ソースコンタクト５２、ドレインコンタクト５３、ゲートコンタクト５４、ボディコンタクト５５、プラグ５６、プラグ５９を形成すると共に、層間絶縁膜５０を形成する。このようにして、本実施形態に係る半導体装置２が製造される。
本実施形態においては、素子１１を構成するｐチャネル形のＤＭＯＳに、ドレインコンタクト５３を介して負回生電流が入力されると、第１の実施形態と同様に、ｎ形層２３、ｐ形層２２及びｎ＋形埋込層２１からなる寄生ｎｐｎトランジスタが導通し、これにより、ｐ形層２２、ｎ＋形埋込層２１及びシリコン基板１０からなる寄生ｐｎｐトランジスタが導通し、シリコン基板１０内に電子が導入される。
この電子は、ｎ＋形領域３４及び導電性部材３１を介して接地電位に排出されると共に、ｎ＋形領域３９及び導電性部材３６を介して接地電位に排出される。このように、素子１１と素子１２の間に、ｎ＋形領域３４及び導電性部材３１、並びに、ｎ＋形領域３９及び導電性部材３６が設けられているため、素子１２内に電子が流入することを抑制でき、素子１２の動作が不安定になることを抑制できる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
（第３の実施形態）
次に、第３の実施形態について説明する。
図７は、本実施形態に係る半導体装置を示す断面図である。
図７に示すように、本実施形態に係る半導体装置３においては、素子１１と素子１２の間に、素子１３が設けられている。素子１３の種類は特に限定されない。図７においては、素子１３も素子１１及び１２と同様に、ｐチャネル形のＤＭＯＳである例を示している。素子１３は、例えば、ドライバのハイサイドを構成するｐチャネル形のＤＭＯＳである。
半導体装置３においては、素子１１の周囲には導電性部材３１及びｎ＋形領域３４が設けられているが、素子１２の周囲には導電性部材３６及びｎ＋形領域３９は設けられておらず、その替わりに、絶縁性部材６１が設けられている。また、素子１３の周囲にも、絶縁性部材６１が設けられている。絶縁性部材６１は、例えば、シリコン酸化物等の絶縁性材料からなる。絶縁性部材６１の形状は、上方から見て、素子１２又は素子１３を囲む枠状である。絶縁性部材６１の下端は、ｎ＋形埋込層２１の下端及びｎ＋形埋込層２６の下端よりも下方に位置している。
半導体装置３の回路構成は、素子１１には、第１及び第２の実施形態と同様に、負回生電流が流入する可能性があり、素子１２及び素子１３には負回生電流は流入しないような構成である。
本実施形態においては、外部から負回生電流が流入する素子１１の周囲には導電性部材３１及びｎ＋形領域３４が設けられているため、負回生電流によりシリコン基板１０内に流入した電子を、ｎ＋形領域３４及び導電性部材３１を介して排出することができる。一方、外部から負回生電流が流入しない素子１２及び素子１３の周囲には導電性部材を設けていないため、素子１２及び１３の素子面積が小さい。これにより、半導体装置３をより一層小型化することができる。
なお、素子１１に流入した電子の大部分はｎ＋形領域３４及び導電性部材３１によって排出されるため、素子１２及び素子１３の周囲にｎ＋形領域及び導電性部材が設けられていなくても、実用上は問題ない。
また、本実施形態においては、素子１２及び１３にｎ＋形領域を設けていないため、これらの素子をハイサイドのＤＭＯＳとして使用したときに、寄生ｐｎｐｎサイリスタがラッチアップすることを回避できる。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
（第４の実施形態）
次に、第４の実施形態について説明する。
図８は、本実施形態に係る半導体装置を示す平面図である。
図９は、本実施形態に係る半導体装置を示す断面図である。
図８及び図９に示すように、本実施形態に係る半導体装置４は、前述の第２の実施形態に係る半導体装置２（図４参照）と比較して、素子１１の周囲及び素子１２の周囲には導電性部材、絶縁膜及びｎ＋形領域が設けられておらず、絶縁性部材６１が設けられている点、並びに、素子１１と素子１２の間に導電性部材６２が設けられている点が異なっている。
導電性部材６２は、素子１１を囲む絶縁性部材６１と素子１２を囲む絶縁性部材６１との間に配置されている。導電性部材６２の形状は、素子１１から素子１２に向かう方向に対して直交した方向に拡がる平板状である。導電性部材６２は、例えば、３枚平行に配置されている。導電性部材６２の側面を覆うように、絶縁膜６３が設けられている。導電性部材６２の直下には、ｎ＋形領域６４が設けられており、導電性部材６２の下端６２ｂに接している。
絶縁性部材６１の構成は、第３の実施形態において説明したとおりである。導電性部材６２は、例えば、ｎ形不純物を含むポリシリコン又は金属等の導電性材料からなり、その上端６２ａはシリコン基板１０の上面に露出しており、下端６２ｂはｎ＋形埋込層２１の下端及びｎ＋形埋込層２６の下端よりも下方に位置している。
本実施形態によれば、素子１１の周囲及び素子１２の周囲には導電性部材、絶縁膜、ｎ＋形領域を設けておらず、その替わりに、絶縁性部材６１を設けているため、第２の実施形態と比較して、素子１１及び１２を小さくすることができる。一方、素子１１と素子１２との間には、導電性部材６２、絶縁膜６３、ｎ＋形領域６４を設けているため、第２の実施形態と同様な作用により、素子１１から素子１２への電子の移動を抑制することができる。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第２の実施形態と同様である。
なお、本実施形態においては、導電性部材６２が３枚平行に設けられている例を示しているが、これには限定されず、導電性部材６２の枚数は、２枚以下又は４枚以上でもよい。また、導電性部材６２の形状も平板状には限定されず、例えば、素子１１又は素子１２の外縁に沿って屈曲していてもよい。
（第５の実施形態）
次に、第５の実施形態について説明する。
図１０は、本実施形態に係る半導体装置を示す断面図である。
図１０に示すように、本実施形態に係る半導体装置５は、前述の第４の実施形態に係る半導体装置４（図８及び図９参照）と比較して、一部のｎ＋形領域６４がｐ＋形領域６５に置き換わっている点が異なっている。
ｐ＋形領域６５の導電形はｐ形であり、ｐ＋形領域６５におけるｐ形不純物濃度は、シリコン基板１０におけるｐ形不純物濃度よりも高い。ｐ＋形領域６５は、一部の導電性部材６２の直下に設けられており、この導電性部材６２の下端６２ｂに接している。ｐ＋形領域６５にも、導電性部材６２を介して接地電位が印加される。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図１１（ａ）〜（ｄ）、図１２（ａ）〜（ｃ）及び図１３（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
先ず、図１１（ａ）に示すように、ｐ形のシリコン基板１０の上層部分に、ｎ＋形埋込層２１及び２６を形成する。
次に、図１１（ｂ）に示すように、シリコン基板１０上にシリコンをエピタキシャル成長させて、ｐ形のエピタキシャル層９０を形成する。
次に、図１１（ｃ）に示すように、エピタキシャル層９０上に、シリコン酸化層９１、シリコン窒化層９２、シリコン酸化層９３をこの順に堆積させることにより、マスク膜９４を形成する。次に、マスク膜９４をパターニングする。次に、パターニングされたマスク膜９４をマスクとして、シリコンに対するＲＩＥを施すことにより、ディープトレンチ９８及び９９を形成する。
このとき、ディープトレンチ９８は、素子１１を形成する予定の領域及び素子１２を形成する予定の領域をそれぞれ囲むように、枠状に形成する。一方、ディープトレンチ９９は、素子１１を形成する予定の領域と素子１２を形成する予定の領域との間に、ライン状に形成する。ディープトレンチ９９は、例えば３本形成し、素子１１から素子１２に向かう方向に対して直交する方向に延びるように形成する。ディープトレンチ９９の幅はディープトレンチ９８の幅よりも広くし、例えば、第２の実施形態におけるディープトレンチ９５（図５（ｃ）参照）と同程度とする。
ディープトレンチ９８及び９９は、エピタキシャル層９０を貫通させて、シリコン基板１０の上層部分に進入させる。また、これらの工程に伴い、ｎ＋形埋込層２１及び２６に含まれるｎ形不純物がエピタキシャル層９０内に拡散し、ｎ＋形埋込層２１及び２６がエピタキシャル層９０内に伸張する。
次に、図１１（ｄ）に示すように、熱酸化処理を施し、ディープトレンチ９８及び９９の内面上に薄いシリコン酸化層を形成する。次に、ＣＶＤによりシリコン酸化物を堆積させる。このとき、ディープトレンチ９８の幅は狭いため、シリコン酸化物はディープトレンチ９８の内部全体に埋め込まれる。一方、ディープトレンチ９９の幅は広いため、シリコン酸化物はディープトレンチ９９の内面上に堆積されるが、ディープトレンチ９９の内部全体は埋め込まれない。
次に、ＲＩＥを施す。これにより、ディープトレンチ９９の底面上及びマスク膜９４の上面上からシリコン酸化物が除去される。一方、ディープトレンチ９８は内部までシリコン酸化物が埋め込まれているため、ディープトレンチ９８内のシリコン酸化物は殆ど除去されない。このようにして、ディープトレンチ９９の側面上に、側壁状の絶縁膜６３が形成される。一方、ディープトレンチ９８に残留したシリコン酸化物により、絶縁性部材６１が形成される。
次に、図１２（ａ）に示すように、ＣＶＤにより、不純物が添加されていないアンドープドポリシリコンを堆積させる。次に、このポリシリコンをＣＭＰ又はＣＤＥによってエッチバックする。これにより、ポリシリコンをディープトレンチ９９内のみに残留させて、導電性部材６２を形成する。
次に、図１２（ｂ）に示すように、ｎ＋形領域６４を形成したい領域を開口させたレジストマスク８８を形成する。次に、レジストマスク８８をマスクとして、リン又はヒ素等のｎ形不純物をイオン注入する。次に、レジストマスク８８を除去する。
次に、図１２（ｃ）に示すように、ｐ＋形領域６５を形成したい領域を開口させたレジストマスク８９を形成する。次に、レジストマスク８９をマスクとして、ボロン（Ｂ）等のｐ形不純物をイオン注入する。次に、レジストマスク８９を除去する。
次に、図１３（ａ）に示すように、ＣＶＤによりシリコン酸化物を堆積させて、マスク膜９６を形成する。次に、熱処理を施す。これにより、導電性部材６２内に含まれるｎ形不純物がシリコン基板１０内に拡散して、ｎ＋形領域６４が自己整合的に形成されると共に、導電性部材６２内に含まれるｐ形不純物がシリコン基板１０内に拡散して、ｐ＋形領域６５が自己整合的に形成される。
次に、図１３（ｂ）に示すように、マスク膜９６をパターニングして、ＳＴＩ４５を形成する予定の領域を開口する。次に、パターニングしたマスク膜９６をマスクとして、シリコンに対するＲＩＥを施すことにより、エピタキシャル層９０の上面に凹部９７を形成する。
次に、図１３（ｃ）に示すように、ＣＶＤによりシリコン酸化物を堆積させる。次に、シリコン窒化層９２をストッパとしたＣＭＰを施して、上面を平坦化する。次に、シリコン窒化層９２を除去する。これにより、凹部９７内にＳＴＩ４５が形成される。
以後の工程は、前述の第２の実施形態と同様である。このようにして、本実施形態に係る半導体装置５が製造される。本実施形態における上記以外の製造方法は、第２の実施形態（図５（ａ）〜図６（ｄ）参照）と同様である。
本実施形態によれば、導電性部材６２及びｐ＋形領域６５を介して、シリコン基板１０の内部に接地電位を印加することができる。これにより、シリコン基板１０と接地電位との間の寄生抵抗を低減し、シリコン基板１０内部の電位を安定させることができる。この結果、ラッチアップの耐量を向上させることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第４の実施形態と同様である。
（第６の実施形態）
次に、第６の実施形態について説明する。
図１４は、本実施形態に係る半導体装置を示す平面図である。
図１４においては、導電性部材３１の図示を省略し、ｎ＋形領域６４及びｐ＋形領域６５を示している。
図１４に示すように、本実施形態に係る半導体装置６においては、素子１１の周囲に配置された導電性部材３１（図４参照）の直下に、それぞれ複数のｎ＋形領域６４及びｐ＋形領域６５が設けられている。ｎ＋形領域６４及びｐ＋形領域６５は導電性部材３１の下端３１ｂに沿って交互に配列されている。一方、素子１２の周囲には導電性部材３６等（図４参照）が設けられていてもよく、絶縁性部材６１（図９参照）が設けられていてもよい。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図１５は、本実施形態に係る半導体装置の製造方法を示す平面図である。
先ず、図５（ａ）〜（ｄ）に示す工程を実施して、シリコン基板１０及びエピタキシャル層９０にディープトレンチ９５を形成する。そして、ディープトレンチ９５の側面上に、絶縁膜３２、３３、３７、３８を形成する。
次に、図１５に示すように、図６（ａ）に示す工程を実施して、ディープトレンチ９５内に導電性部材３１を形成する。但し、本実施形態においては、第２の実施形態とは異なり、不純物が添加されていないアンドープドポリシリコンを堆積させる。
次に、図１２（ｂ）及び（ｃ）に示す工程と同様に、アンドープドポリシリコンからなる導電性部材３１（図１５参照）に、ｎ形不純物及びｐ形不純物を選択的に注入する。このとき、図１４に示すように、ｎ形不純物を注入する領域とｐ形不純物を注入する領域を交互に配列させる。そして、熱処理を施すことにより、導電性部材３１内のｎ形不純物及びｐ形不純物をシリコン基板１０内に拡散させて、導電性部材３１の直下にｎ＋形領域６４及びｐ＋形領域６５を自己整合的に形成する。
以後の工程は、第２の実施形態と同様である。このようにして、本実施形態に係る半導体装置６が製造される。
本実施形態においても、第５の実施形態と同様に、負回生電流に起因してシリコン基板１０内に導入された電子をｎ＋形領域６４及び導電性部材３１を介して排出できると共に、導電性部材３１及びｐ＋形領域６５を介してシリコン基板１０の電位を安定させることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。
なお、前述の各実施形態においては、ｎ＋形領域が導電性部材の下端に接している例を示したが、これには限定されない。例えば、ｎ＋形領域は導電性部材の側面に接していてもよい。また、前述の各実施形態においては、ｎ＋形領域と素子との間に絶縁膜が設けられている例を示したが、これには限定されず、ｎ＋形領域と素子とは何らかの手段で絶縁されていればよい。
以上説明した実施形態によれば、小型化が可能な半導体装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。
１、２、３、４、５、６：半導体装置
１０：シリコン基板
１１、１２、１３：素子
２１：ｎ＋形埋込層
２２：ｐ形層
２３：ｎ形層
２６：ｎ＋形埋込層
２７：ｐ形層
２８：ｎ形層
３１：導電性部材
３１ａ：上端
３１ｂ：下端
３１ｃ：側面
３２、３３：絶縁膜
３４：ｎ＋形領域
３６：導電性部材
３６ａ：上端
３６ｂ：下端
３６ｃ：側面
３７、３８：絶縁膜
３９：ｎ＋形領域
４１：ディープｎウェル
４２：ｐウェル
４３：ソース領域
４４：バックゲート領域
４５：ＳＴＩ
５０：層間絶縁膜
５１：ゲート電極
５２：ソースコンタクト
５３：ドレインコンタクト
５４：ゲートコンタクト
５５：ボディコンタクト
５６：プラグ
５８：ｐウェル
５９：プラグ
６１：絶縁性部材
６２：導電性部材
６２ａ：上端
６２ｂ：下端
６３：絶縁膜
６４：ｎ＋形領域
６５：ｐ＋形領域
８８、８９：レジストマスク
９０：エピタキシャル層
９１：シリコン酸化層
９２：シリコン窒化層
９３：シリコン酸化層
９４：マスク膜
９５：ディープトレンチ
９６：マスク膜
９７：凹部
９８、９９：ディープトレンチ
１０１：半導体装置
１１１：絶縁性部材
１１２：ｐ＋形領域
１１３：絶縁性部材
１１４：ｐ＋形領域

Claims (18)

  1. 第１導電形の半導体基板と、
    少なくとも一部が前記半導体基板の上層部分に形成され、第２導電形の第１埋込層を含む第１素子と、
    少なくとも一部が前記半導体基板の上層部分に形成され、前記第２導電形の第２埋込層を含む第２素子と、
    前記半導体基板における前記第１素子と前記第２素子との間に配置され、上端が前記半導体基板の上面に露出し、下端が前記第１埋込層の下端及び前記第２埋込層の下端よりも下方に位置した第１導電性部材と、
    前記半導体基板内に設けられ、前記第１導電部材に接した前記第２導電形の第１半導体領域と、
    を備えた半導体装置。
  2. 前記第１導電形がｐ形であり、前記第２導電形がｎ形である請求項１記載の半導体装置。
  3. 前記第１導電性部材には０Ｖ又は正電位が印加される請求項２記載の半導体装置。
  4. 前記第１導電性部材は、ドナーとなる不純物を含むシリコンからなる請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１導電性部材は、金属からなる請求項１〜３のいずれか１つに記載の半導体装置。
  6. 前記第１素子は、二重拡散金属酸化物半導体電界効果トランジスタである請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記二重拡散金属酸化物半導体電界効果トランジスタのドレインに負回生電流が入力される請求項６記載の半導体装置。
  8. 前記第１半導体領域は前記第１導電性部材の下端に接した請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記第１導電性部材の側面と前記半導体基板との間に設けられた絶縁膜をさらに備えた請求項１〜８のいずれか１つに記載の半導体装置。
  10. 上方から見て、前記第１導電部材は前記第１素子を囲む請求項１〜９のいずれか１つに記載の半導体装置。
  11. 上方から見て、前記第２素子を囲み、上端が前記半導体基板の上面において露出し、下端が前記第１埋込層の下端及び前記第２埋込層の下端よりも下方に位置した第２導電性部材と、
    前記半導体基板内に設けられ、前記第２導電性部材に接し、前記第２導電形である第２半導体領域をさらに備えた請求項１０記載の半導体装置。
  12. 上方から見て、前記第２素子を囲み、上端が前記半導体基板の上面に露出し、下端が前記第１埋込層の下端及び前記第２埋込層の下端よりも下方に位置した第１絶縁性部材をさらに備えた請求項１０記載の半導体装置。
  13. 上方から見て、前記第１素子を囲み、上端が前記半導体基板の上面に露出し、下端が前記第１埋込層の下端及び前記第２埋込層の下端よりも下方に位置した第１絶縁性部材と、
    上方から見て、前記第２素子を囲み、上端が前記半導体基板の上面に露出し、下端が前記第１埋込層の下端及び前記第２埋込層の下端よりも下方に位置した第２絶縁性部材と、
    をさらに備え、
    前記第１導電性部材は、前記第１絶縁性部材と前記第２絶縁性部材の間に配置された請求項１〜９のいずれか１つに記載の半導体装置。
  14. 前記第１導電性部材の形状は、前記第１素子から前記第２素子に向かう方向に対して直交した方向に拡がる平板状である請求項１３記載の半導体装置。
  15. 前記半導体基板における前記第１素子と前記第２素子との間に配置され、上端が前記半導体基板の上面に露出し、下端が前記第１埋込層の下端及び前記第２埋込層の下端よりも下方に位置した第２導電性部材と、
    前記半導体基板内に設けられ、前記第２導電性部材に接し、前記第２導電形である第２半導体領域をさらに備えた請求項１３記載の半導体装置。
  16. 前記第１導電性部材及び前記第２導電性部材の形状は平板状であり、相互に平行に配置されている請求項１５記載の半導体装置。
  17. 前記半導体基板内に設けられ、前記第１導電部材に接し、前記第１導電形であり、不純物濃度が前記半導体基板の不純物濃度よりも高い第３半導体領域をさらに備えた請求項１〜１６のいずれか１つに記載の半導体装置。
  18. 前記第１導電部材の下端に沿って、前記第１半導体領域と前記第２半導体領域が交互に配列されている請求項１７記載の半導体装置。
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