CN110911489A - 半导体装置 - Google Patents

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buried layer
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岩津泰德
川井博文
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Toshiba Electronic Devices and Storage Corp
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Abstract

实施方式提供一种能够小型化的半导体装置。实施方式的半导体装置具备：第1导电型的半导体基板；第1元件，至少一部分形成在上述半导体基板的上层部分，包含第2导电型的第1埋入层；第2元件，至少一部分形成在上述半导体基板的上层部分，包含上述第2导电型的第2埋入层；第1导电性部件，配置在上述半导体基板中的上述第1元件与上述第2元件之间，上端在上述半导体基板的上表面露出，下端位于比上述第1埋入层的下端及上述第2埋入层的下端靠下方的位置；以及上述第2导电型的第1半导体区域，设置在上述半导体基板内，与上述第1导电性部件接触。

Description

半导体装置
关联申请
本申请主张以日本特许申请2018－173773号(申请日：2018年9月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及半导体装置。
背景技术
以往，开发了在半导体基板上形成有多个元件的半导体装置。对于半导体装置要求小型化。
发明内容
技术方案提供一种能够小型化的半导体装置。
技术方案的半导体装置具备：第1导电型的半导体基板；第1元件，至少一部分形成在上述半导体基板的上层部分，包含第2导电型的第1埋入层；第2元件，至少一部分形成在上述半导体基板的上层部分，包含上述第2导电型的第2埋入层；第1导电性部件，配置在上述半导体基板中的上述第1元件与上述第2元件之间，上端在上述半导体基板的上表面露出，下端位于比上述第1埋入层的下端及上述第2埋入层的下端靠下方的位置；以及上述第2导电型的第1半导体区域，设置在上述半导体基板内，与上述第1导电性部件接触。
附图说明
图1(a)是表示有关第1实施方式的半导体装置的俯视图，图1(b)是图1(a)所示的A－A’线的剖视图。
图2(a)是表示有关比较例的半导体装置的俯视图，图2(b)是图2(a)所示的B－B’线的剖视图。
图3(a)～图3(d)是表示试验例的模拟结果的图。
图4是表示有关第2实施方式的半导体装置的剖视图。
图5(a)～图5(d)是表示有关第2实施方式的半导体装置的制造方法的剖视图。
图6(a)～图6(d)是表示有关第2实施方式的半导体装置的制造方法的剖视图。
图7是表示有关第3实施方式的半导体装置的剖视图。
图8是表示有关第4实施方式的半导体装置的俯视图。
图9是表示有关第4实施方式的半导体装置的剖视图。
图10是表示有关第5实施方式的半导体装置的剖视图。
图11(a)～图11(d)是表示有关第5实施方式的半导体装置的制造方法的剖视图。
图12(a)～图12(c)是表示有关第5实施方式的半导体装置的制造方法的剖视图。
图13(a)～图13(c)是表示有关第5实施方式的半导体装置的制造方法的剖视图。
图14是表示有关第6实施方式的半导体装置的俯视图。
图15是表示有关第6实施方式的半导体装置的制造方法的俯视图。
具体实施方式
(第1实施方式)
以下，对第1实施方式进行说明。
图1(a)是表示有关本实施方式的半导体装置的俯视图，图1(b)是图1(a)所示的A－A’线的剖视图。
另外，各图是示意性的，将构成要素适当省略或强调。此外，在图间，构成要素的尺寸比等并不一定匹配。关于后述的其他的图也是同样的。
如图1(a)及图1(b)所示，在有关本实施方式的半导体装置1中，设置有导电型为p型的硅基板10。在硅基板10的上层部分及硅基板10上形成有元件11及元件12。元件11及元件12既可以是例如MOSFET(Metal－Oxide－Semiconductor Field－Effect Transistor：金属氧化物半导体场效应晶体管)，也可以是例如DMOS(Double－Diffused MOSFET：双扩散MOSFET)。元件11和元件12既可以是相同种类的元件，也可以是不同种类的元件。元件12例如也可以是模拟元件。
在元件11中，在硅基板10的上层部分，设置有导电型为n+型的n+型埋入层21，在n+型埋入层21上设置有导电型为p型的p型层22，在p型层22上设置有导电型为n型的n型层23。n型层23的至少一部分在硅基板10的上表面露出。另外，“n+型”的表述，表示导电型是n型且作为施主的杂质(以下称作“n型杂质”)的浓度比“n型”高。同样，“p+型”的表述，表示导电型是p型且作为受主的杂质(以下称作“p型杂质”)的浓度比“p型”高。
同样，在元件12中，在硅基板10的上层部分设置有n+型埋入层26，在n+型埋入层26上设置有p型层27，在p型层27上设置有n型层28。n型层28的至少一部分在硅基板10的上表面露出。
从上方观察，在元件11的周围设置有导电性部件31。导电性部件31由导电性材料、例如含有n型杂质的多晶硅或金属形成。导电性部件31的上端31a在硅基板10的上表面露出，下端31b位于硅基板10内且比n+型埋入层21的下端及n+型埋入层26的下端靠下方的位置。
在导电性部件31的侧面31c与硅基板10之间，设置有绝缘膜32及33。但是，绝缘膜32及33不将导电性部件31的下端31b覆盖。绝缘膜32及33的厚度是能够在导电性部件31与元件11之间确保耐压的厚度。
此外，在硅基板10内且导电性部件31的正下方，设置有n+型区域34。n+型区域34与导电性部件31的下端31b接触。由此，硅基板10能够经由n+型区域34来与导电性部件31连接。
从上方观察，导电性部件31、绝缘膜32、绝缘膜33及n+型区域34的形状分别是将元件11包围的框状。因而，导电性部件31、绝缘膜32、绝缘膜33及n+型区域34各自的一部分被配置在元件11与元件12之间。
同样，从上方观察，在元件12的周围设置有导电性部件36。导电性部件36也由导电性材料、例如含有n型杂质的多晶硅或金属形成。导电性部件36的上端36a在硅基板10的上表面露出，下端36b位于硅基板10内且比n+型埋入层21的下端及n+型埋入层26的下端靠下方的位置。
在导电性部件36的侧面36c与硅基板10之间，设置有绝缘膜37及38。但是，绝缘膜37及38没有将导电性部件36的下端36b覆盖。此外，在硅基板10内且导电性部件36的正下方设置有n+型区域39。n+型区域39与导电性部件36的下端36b接触。由此，硅基板10能够经由n+型区域39来与导电性部件36连接。
从上方观察，导电性部件36、绝缘膜37、绝缘膜38及n+型区域39的形状分别是将元件12包围的框状。因而，导电性部件36、绝缘膜37、绝缘膜38及n+型区域39各自的一部分被配置在元件11与元件12之间。
接着，对有关本实施方式的半导体装置1的动作进行说明。
硅基板10例如被连接到接地电位GND。此外，导电性部件31的上端31a及导电性部件36的上端36a也被连接到接地电位GND。进而，在元件11的n型层23上连接着阻抗元件，负再生电流流入。
如果在元件11的n型层23中被输入负再生电流，则由n型层23、p型层22及n+型埋入层21构成的寄生npn晶体管导通，由此，由p型层22、n+型埋入层21及硅基板10构成的寄生pnp晶体管导通。结果，将电子从元件11向硅基板10内导入。另外，在图1(b)中，电子由将“－”(负号)用圆包围的符号表示。关于后述的图2(b)也是同样的。
在元件11的周围设置有导电性部件31及n+型区域34，由于被施加接地电位GND，所以被导入到硅基板10内的电子的大部分经由n+型区域34及导电性部件31被向接地电位GND排出。此外，没有被n+型区域34吸收的电子的大部分经由n+型区域39及导电性部件36被向接地电位GND排出。
接着，对本实施方式的效果进行说明。
如上述那样，在半导体装置1中，从元件11导入到硅基板10内的电子的大部分经由n+型区域34及导电性部件31被向接地电位GND排出。此外，没有被n+型区域34吸收的电子的大部分经由n+型区域39及导电性部件36被向接地电位GND排出。因此，能够抑制从元件11导入到硅基板10内的电子到达元件12，能够抑制给元件12的动作带来影响。结果，能够缩短元件11与元件12的距离，能够使半导体装置1小型化。
另外，也可以对导电性部件31的上端31a及导电性部件36的上端36a施加正电位。由此，能够将硅基板10中的电子更可靠地吸收。
(比较例)
以下，对比较例进行说明。
图2(a)是表示有关本比较例的半导体装置的俯视图，图2(b)是图2(a)所示的B－B’线的剖视图。
如图2(a)及图2(b)所示，在有关本比较例的半导体装置101中，在元件11的周围，没有设置导电性部件31、绝缘膜32及33、n+型区域34，而代之设置了例如由硅氧化物等绝缘性材料构成的绝缘性部件111。在绝缘性部件111的正下方设置有p+型区域112。p+型区域112与绝缘性部件111的下端接触。
同样，在元件12的周围，没有设置导电性部件36、绝缘膜37及38、n+型区域39，而代之设置了由绝缘性材料构成的绝缘性部件113。在绝缘性部件113的正下方设置有p+型区域114。p+型区域114与绝缘性部件113的下端接触。硅基板10与接地电位GND连接。
在半导体装置101中，当元件11的n型层23被输入负再生电流、硅基板10内被导入电子时，虽然电子的一部分经由硅基板10被向接地电位GND排出，但其余向元件12内流入，使n+型埋入层26的电位变动。结果，元件12的动作变得不稳定，有可能误动作。
(试验例)
接着，对表示第1实施方式的效果的试验例进行说明。
图3(a)～图3(d)是表示本试验例的模拟结果的图。
图3(a)表示有关比较例的半导体装置101中的n型杂质的浓度分布，图3(b)表示有关第1实施方式的半导体装置1中的n型杂质的浓度分布，图3(c)表示有关比较例的半导体装置101中的电子的浓度分布，图3(d)表示有关第1实施方式的半导体装置1中的电子的浓度分布。
另外，本试验例中，在有关比较例的半导体装置101中，在硅基板10中的元件11与元件12之间设置有p型杂质的浓度比周围高的部分。因此，该部分的n型杂质的浓度变得比周围低。
本试验例中，设想在对硅基板10、导电性部件31及36施加了接地电位GND的状态下向元件11输入负再生电流的情况，并计算出电子浓度分布。
如图3(c)所示，在有关比较例的半导体装置101中，流入到元件11中的电子的一部分被从硅基板10中的元件11与元件12之间的部分向接地电位GND排出，但电子的大部分流入到元件12的n+型埋入层26中。因此，推测元件12的动作因输入到元件11中的负再生电流而变得不稳定。
相对于此，如图3(d)所示，在有关第1实施方式的半导体装置1中，流入到元件11中的电子的大部分被n+型区域34吸收，一部分被n+型区域39吸收，几乎没有到达元件12的n+型埋入层26。因此，推测流入到元件11中的负再生电流不给元件12的动作带来实质性的影响。在半导体装置1中，当负再生电流流入到元件11中时到达元件12的电流是半导体装置101中的该电流的10000分之1左右。
(第2实施方式)
接着，对第2实施方式进行说明。
图4是表示有关本实施方式的半导体装置的剖视图。
如图4所示，在有关本实施方式的半导体装置2中，作为元件11及元件12，设置有p沟道型的DMOS。半导体装置2例如是混载有DMOS的LSI(large scale integrated circuit：大规模集成电路)。
在元件11中，在n+型埋入层21上设置有深n阱41。深n阱41与n+型埋入层21及p型层22接触。此外，在p型层22上设置有p阱42。p阱42与p型层22及n型层23接触。n型层23是漂移层。在p阱42上，设置有导电型为n+型的源极区域43及导电型为p+型的背栅区域44。此外，在n型层23上的一部分处，设置有STI(Shallow Trench Isolation：元件分离绝缘膜)45。
在硅基板10上，设置有例如由硅氧化物构成的层间绝缘膜50。在层间绝缘膜50内，设置有例如由多晶硅构成的栅极电极51。在包括n型层23及p阱42的半导体部分与栅极电极51之间，设置有栅极绝缘膜(未图示)。
此外，在层间绝缘膜50内，设置有例如由金属构成的源极接触件52、漏极接触件53、栅极接触件54、体接触件55及插头56。源极接触件52与源极区域43及背栅区域44连接。漏极接触件53与n型层23连接。栅极接触件54与栅极电极51连接。体接触件55与深n阱41连接。插头56与导电性部件31的上端31a连接。
元件12的结构也与元件11是同样的。即，在元件12中，在n+型埋入层26上设置有深n阱41，与n+型埋入层26及p型层27接触。此外，在p型层27上设置有p阱42，与p型层27及n型层28接触。n型层28是漂移层。在p阱42上，设置有n+型的源极区域43及p+型的背栅区域44。此外，在n型层28上的一部分处设置有STI45。
此外，在元件12中，也在层间绝缘膜50内设置有栅极电极51、源极接触件52、漏极接触件53、栅极接触件54、体接触件55及插头56，与元件11同样地连接。
在硅基板10中的元件11与元件12之间的部分的上层部分，设置有导电型为p型的p阱58。p阱58中的p型杂质的浓度比硅基板10中的p型杂质的浓度高。在层间绝缘膜50内设置有插头59，与p阱58连接。
接着，对有关本实施方式的半导体装置的制造方法进行说明。
图5(a)～图5(d)及图6(a)～图6(d)是表示有关本实施方式的半导体装置的制造方法的剖视图。
首先，如图5(a)所示，在p型的硅基板10的上层部分，形成n+型埋入层21及26。n+型埋入层21形成在计划要形成元件11的区域，n+型埋入层26形成在计划要形成元件12的区域。
接着，如图5(b)所示，使硅在硅基板10上外延生长，形成p型的外延层90。
接着，如图5(c)所示，通过在外延层90上依次堆积硅氧化层91、硅氮化层92、硅氧化层93，形成掩模膜94。接着，将掩模膜94图案化。接着，以图案化的掩模膜94为掩模，通过实施对于硅的RIE(Reactive Ion Etching：反应性离子蚀刻)，形成深沟槽95。
深沟槽95以将计划要形成元件11的区域及计划要形成元件12的区域分别包围的方式形成为框状。此外，深沟槽95将外延层90贯通而到达硅基板10的上层部分。此外，随着这些工序，n+型埋入层21及26中包含的n型杂质扩散到外延层90内，n+型埋入层21及26延伸到外延层90内。
接着，如图5(d)所示，实施热氧化处理，在深沟槽95的内表面上形成薄的硅氧化层。接着，通过CVD(Chemical Vapor Deposition：化学气相生长法)使硅氧化物堆积。接着，通过实施RIE，从深沟槽95的底面上及掩模膜94的上表面上将硅氧化物除去。由此，在深沟槽95的侧面上形成侧壁状的绝缘膜32、33、37、38。
接着，如图6(a)所示，通过CVD，使添加了磷(P)或砷(As)等的n型杂质的多晶硅堆积。接着，将该多晶硅通过CMP(Chemical Mechanical Polishing：化学机械性研磨)或CDE(Chemical Dry Etching)蚀刻。由此，使多晶硅仅残留在深沟槽95内，形成导电性部件31及36。
接着，如图6(b)所示，通过CVD使硅氧化物堆积，形成掩模膜96。接着，实施热处理。由此，导电性部件31及36内含有的n型杂质向硅基板10内扩散，自对准地形成n+型区域34及39。
接着，如图6(c)所示，将掩模膜96图案化，开口出计划要形成STI45的区域。接着，以图案化的掩模膜96作为掩模，实施对于硅的RIE，从而在外延层90的上表面上形成凹部97。
接着，如图6(d)所示，通过CVD使硅氧化物堆积。接着，实施以硅氮化层92为阻挡层的CMP，将上表面平坦化。接着，将硅氮化层92除去。由此，在凹部97内形成STI45。
接着，如图4所示，通过光刻法及离子注入法，形成深n阱41、p阱42、n型层23、源极区域43、背栅区域44、p阱58。此时，外延层90的余部成为p型层22及27。另外，在图4中，元件11与元件12之间的区域的外延层90表示为硅基板10的一部分。接着，将硅氧化层91除去。
接着，形成栅极绝缘膜(未图示)、栅极电极51、源极接触件52、漏极接触件53、栅极接触件54、体接触件55、插头56、插头59，并形成层间绝缘膜50。这样，制造出有关本实施方式的半导体装置2。
在本实施方式中，如果经由漏极接触件53向构成元件11的p沟道型的DMOS输入负再生电流，则与第1实施方式同样，由n型层23、p型层22及n+型埋入层21构成的寄生npn晶体管导通，由此，由p型层22、n+型埋入层21及硅基板10构成的寄生pnp晶体管导通，电子被导入到硅基板10内。
该电子经由n+型区域34及导电性部件31被向接地电位排出，并且经由n+型区域39及导电性部件36被向接地电位排出。这样，由于在元件11与元件12之间设有n+型区域34及导电性部件31、以及n+型区域39及导电性部件36，所以能够抑制电子流入到元件12内，能够抑制元件12的动作变得不稳定。
本实施方式的上述以外的结构、动作及效果与上述第1实施方式是同样的。
(第3实施方式)
接着，对第3实施方式进行说明。
图7是表示有关本实施方式的半导体装置的剖视图。
如图7所示，在有关本实施方式的半导体装置3中，在元件11与元件12之间设置有元件13。元件13的种类没有被特别限定。在图7中，元件13也与元件11及12同样，表示了是p沟道型的DMOS的例子。元件13例如是构成驱动器的高压侧的p沟道型的DMOS。
在半导体装置3中，在元件11的周围设置有导电性部件31及n+型区域34，但在元件12的周围没有设置导电性部件36及n+型区域39，代之而设置有绝缘性部件61。此外，在元件13的周围也设置有绝缘性部件61。绝缘性部件61例如由硅氧化物等的绝缘性材料构成。绝缘性部件61的形状从上方观察是将元件12或元件13包围的框状。绝缘性部件61的下端位于比n+型埋入层21的下端及n+型埋入层26的下端靠下方的位置。
半导体装置3的电路结构是如下结构，即：在元件11中，与第1及第2实施方式同样，有可能流入负再生电流，在元件12及元件13中，不流入负再生电流。
在本实施方式中，由于在从外部流入负再生电流的元件11的周围，设置有导电性部件31及n+型区域34，所以能够将通过负再生电流流入到硅基板10内的电子经由n+型区域34及导电性部件31排出。另一方面，由于在不从外部流入负再生电流的元件12及元件13的周围没有设置导电性部件，所以元件12及13的元件面积较小。由此，能够使半导体装置3更加小型化。
另外，由于流入到元件11中的电子的大部分被n+型区域34及导电性部件31排出，所以即使在元件12及元件13的周围不设置n+型区域及导电性部件，在实用上也没有问题。
此外，在本实施方式中，由于在元件12及13处没有设置n+型区域，所以当使用这些元件作为高压侧的DMOS时，能够避免寄生pnpn晶闸管闩锁。
本实施方式的上述以外的结构、制造方法、动作及效果与上述第1实施方式是同样的。
(第4实施方式)
接着，对第4实施方式进行说明。
图8是表示有关本实施方式的半导体装置的俯视图。
图9是表示有关本实施方式的半导体装置的剖视图。
如图8及图9所示，本实施方式的半导体装置4与上述第2实施方式的半导体装置2(参照图4)相比，不同点在于：在元件11的周围及元件12的周围没有设置导电性部件、绝缘膜及n+型区域而设置有绝缘性部件61这一点，以及在元件11与元件12之间设置有导电性部件62这一点。
导电性部件62配置在将元件11包围的绝缘性部件61与将包围的元件12的绝缘性部件61之间。导电性部件62的形状是在与从元件11朝向元件12的方向正交的方向上展开的平板状。导电性部件62例如平行地配置有3片。以将导电性部件62的侧面覆盖的方式设置有绝缘膜63。在导电性部件62的正下方设置有n+型区域64，与导电性部件62的下端62b接触。
绝缘性部件61的结构是在第3实施方式中说明过的那样。导电性部件62例如由含有n型杂质的多晶硅或金属等导电性材料构成，其上端62a在硅基板10的上表面露出，下端62b位于比n+型埋入层21的下端及n+型埋入层26的下端靠下方的位置。
根据本实施方式，由于在元件11的周围及元件12的周围没有设置导电性部件、绝缘膜、n+型区域，而代之设置有绝缘性部件61，所以与第2实施方式相比能够减小元件11及12。另一方面，由于在元件11与元件12之间设置有导电性部件62、绝缘膜63、n+型区域64，所以通过与第2实施方式同样的作用，能够抑制从元件11向元件12的电子的移动。
本实施方式的上述以外的结构、制造方法、动作及效果与上述第2实施方式是同样的。
另外，在本实施方式中，表示了平行地设置有3片导电性部件62的例子，但并不限定于此，导电性部件62的片数也可以是2片以下或4片以上。此外，导电性部件62的形状也不限定于平板状，例如可以沿着元件11或元件12的外缘弯曲。
(第5实施方式)
接着，对第5实施方式进行说明。
图10是表示有关本实施方式的半导体装置的剖视图。
如图10所示，本实施方式的半导体装置5与上述的第4实施方式的半导体装置4(参照图8及图9)相比，不同点在于：一部分的n+型区域64被替换为p+型区域65这一点。
p+型区域65的导电型是p型，p+型区域65中的p型杂质浓度比硅基板10中的p型杂质浓度高。p+型区域65设置在一部分的导电性部件62的正下方，与该导电性部件62的下端62b接触。在p+型区域65中，也被经由导电性部件62施加接地电位。
接着，对有关本实施方式的半导体装置的制造方法进行说明。
图11(a)～图11(d)、图12(a)～图12(c)及图13(a)～图13(c)是表示有关本实施方式的半导体装置的制造方法的剖视图。
首先，如图11(a)所示，在p型的硅基板10的上层部分形成n+型埋入层21及26。
接着，如图11(b)所示，使硅在硅基板10上外延生长，形成p型的外延层90。
接着，如图11(c)所示，通过在外延层90上依次堆积硅氧化层91、硅氮化层92、硅氧化层93，形成掩模膜94。接着，将掩模膜94图案化。接着，通过以图案化的掩模膜94为掩模来实施对于硅的RIE，形成深沟槽98及99。
此时，深沟槽98以将计划要形成元件11的区域及计划要形成元件12的区域分别包围的方式形成为框状。另一方面，深沟槽99以线状形成在计划要形成元件11的区域与计划要形成元件12的区域之间。深沟槽99例如形成有3条，以在与从元件11朝向元件12的方向正交的方向上延伸的方式形成。使深沟槽99的宽度比深沟槽98的宽度宽，例如为与第2实施方式的深沟槽95(参照图5(c))相同的程度。
深沟槽98及99将外延层90贯通，进入到硅基板10的上层部分。此外，随着这些工序，n+型埋入层21及26中含有的n型杂质向外延层90内扩散，n+型埋入层21及26向外延层90内扩展。
接着，如图11(d)所示，实施热氧化处理，在深沟槽98及99的内表面上形成薄的硅氧化层。接着，通过CVD使硅氧化物堆积。此时，由于深沟槽98的宽度较窄，所以硅氧化物被埋入到深沟槽98的内部整体中。另一方面，由于深沟槽99的宽度较宽，所以硅氧化物被堆积到深沟槽99的内表面上，但不被埋入深沟槽99的内部整体。
接着，实施RIE。由此，从深沟槽99的底面上及掩模膜94的上表面上将硅氧化物除去。另一方面，由于深沟槽98的直到内部为止被埋入硅氧化物，所以深沟槽98内的硅氧化物几乎不被除去。这样，在深沟槽99的侧面上形成侧壁状的绝缘膜63。另一方面，通过残留在深沟槽98中的硅氧化物，形成绝缘性部件61。
接着，如图12(a)所示，通过CVD，使没有添加杂质的非掺杂多晶硅堆积。接着，将该多晶硅通过CMP或CDE进行蚀刻。由此，使多晶硅仅残留在深沟槽99内，形成导电性部件62。
接着，如图12(b)所示，形成使想要形成n+型区域64的区域开口的抗蚀剂掩模88。接着，以抗蚀剂掩模88为掩模，将磷或砷等的n型杂质进行离子注入。接着，将抗蚀剂掩模88除去。
接着，如图12(c)所示，形成使想要形成p+型区域65的区域开口的抗蚀剂掩模89。接着，以抗蚀剂掩模89为掩模，将硼(B)等的p型杂质进行离子注入。接着，将抗蚀剂掩模89除去。
接着，如图13(a)所示，通过CVD使硅氧化物堆积，形成掩模膜96。接着，实施热处理。由此，导电性部件62内含有的n型杂质扩散到硅基板10内，自对准地形成n+型区域64，并且导电性部件62内含有的p型杂质扩散到硅基板10内，自对准地形成p+型区域65。
接着，如图13(b)所示，将掩模膜96图案化，将计划要形成STI45的区域开口。接着，以图案化的掩模膜96为掩模，通过实施对于硅的RIE，在外延层90的上表面上形成凹部97。
接着，如图13(c)所示，通过CVD使硅氧化物堆积。接着，实施以硅氮化层92为阻挡层的CMP，将上表面平坦化。接着，将硅氮化层92除去。由此，在凹部97内形成STI45。
以后的工序与上述第2实施方式是同样的。这样，制造有关本实施方式的半导体装置5。本实施方式的上述以外的制造方法与第2实施方式(参照图5(a)～图6(d))是同样的。
根据本实施方式，能够经由导电性部件62及p+型区域65向硅基板10的内部施加接地电位。由此，能够减小硅基板10与接地电位之间的寄生电阻，使硅基板10内部的电位稳定。结果，能够使闩锁的耐量提高。
本实施方式的上述以外的结构、动作及效果与上述的第4实施方式是同样的。
(第6实施方式)
接着，对第6实施方式进行说明。
图14是表示有关本实施方式的半导体装置的俯视图。
在图14中，将导电性部件31的图示省略，表示了n+型区域64及p+型区域65。
如图14所示，在有关本实施方式的半导体装置6中，在配置于元件11的周围的导电性部件31(参照图4)的正下方，分别设置有多个n+型区域64及p+型区域65。n+型区域64及p+型区域65沿着导电性部件31的下端31b交替地排列。另一方面，也可以在元件12的周围设置导电性部件36等(参照图4)，也可以设置绝缘性部件61(参照图9)。
接着，对有关本实施方式的半导体装置的制造方法进行说明。
图15是表示有关本实施方式的半导体装置的制造方法的俯视图。
首先，实施图5(a)～(d)所示的工序，在硅基板10及外延层90上形成深沟槽95。接着，在深沟槽95的侧面上形成绝缘膜32、33、37、38。
接着，如图15所示，实施图6(a)所示的工序，在深沟槽95内形成导电性部件31。但是，在本实施方式中，与第2实施方式不同，使没有添加杂质的非掺杂多晶硅堆积。
接着，与图12(b)及图12(c)所示的工序同样，向由非掺杂多晶硅构成的导电性部件31(参照图15)有选择地注入n型杂质及p型杂质。此时，如图14所示，使注入n型杂质的区域和注入p型杂质的区域交替地排列。接着，通过实施热处理，使导电性部件31内的n型杂质及p型杂质扩散到硅基板10内，在导电性部件31的正下方自对准地形成n+型区域64及p+型区域65。
以后的工序与第2实施方式是同样的。这样，制造有关本实施方式的半导体装置6。
在本实施方式中，也与第5实施方式同样，能够将起因于负再生电流而被导入到硅基板10内的电子经由n+型区域64及导电性部件31排出，并且能够经由导电性部件31及p+型区域65使硅基板10的电位稳定。
本实施方式的上述以外的结构、动作及效果与上述的第2实施方式是同样的。
另外，在上述各实施方式中，表示了n+型区域与导电性部件的下端接触的例子，但并不限定于此。例如，n+型区域也可以与导电性部件的侧面接触。此外，在上述各实施方式中，表示了在n+型区域与元件之间设置有绝缘膜的例子，但并不限定于此，只要将n+型区域和元件以某种方式绝缘就可以。
根据以上说明的实施方式，能够实现能够小型化的半导体装置。
以上，说明了本发明的几个实施方式，但这些实施方式是作为例子提示的，不是要限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。此外，上述实施方式也可以相互组合而实施。

Claims (18)

1.一种半导体装置，其中，
具备：
第1导电型的半导体基板；
第1元件，至少一部分形成在上述半导体基板的上层部分，包含第2导电型的第1埋入层；
第2元件，至少一部分形成在上述半导体基板的上层部分，包含上述第2导电型的第2埋入层；
第1导电性部件，配置在上述半导体基板中的上述第1元件与上述第2元件之间，上述第1导电性部件的上端在上述半导体基板的上表面露出，上述第1导电性部件的下端位于比上述第1埋入层的下端及上述第2埋入层的下端靠下方的位置；以及
上述第2导电型的第1半导体区域，设置在上述半导体基板内，与上述第1导电性部件接触。
2.如权利要求1所述的半导体装置，其中，
上述第1导电型是p型，上述第2导电型是n型。
3.如权利要求2所述的半导体装置，其中，
上述第1导电性部件被施加0V或正电位。
4.如权利要求1～3中任一项所述的半导体装置，其中，
上述第1导电性部件由含有作为施主的杂质的硅构成。
5.如权利要求1～3中任一项所述的半导体装置，其中，
上述第1导电性部件由金属构成。
6.如权利要求1～3中任一项所述的半导体装置，其中，
上述第1元件是双扩散金属氧化物半导体场效应晶体管。
7.如权利要求6所述的半导体装置，其中，
在上述双扩散金属氧化物半导体场效应晶体管的漏极被输入负再生电流。
8.如权利要求1～3中任一项所述的半导体装置，其中，
上述第1半导体区域与上述第1导电性部件的下端接触。
9.如权利要求1～3中任一项所述的半导体装置，其中，
还具备设置在上述第1导电性部件的侧面与上述半导体基板之间的绝缘膜。
10.如权利要求1～3中任一项所述的半导体装置，其中，
从上方观察，上述第1导电性部件将上述第1元件包围。
11.如权利要求10所述的半导体装置，其中，
还具备：
第2导电性部件，从上方观察将上述第2元件包围，上述第2导电性部件的上端在上述半导体基板的上表面露出，上述第2导电性部件的下端位于比上述第1埋入层的下端及上述第2埋入层的下端靠下方的位置；以及
第2半导体区域，设置在上述半导体基板内，与上述第2导电性部件接触，是上述第2导电型。
12.如权利要求10所述的半导体装置，其中，
还具备第1绝缘性部件，从上方观察将上述第2元件包围，上述第1绝缘性部件的上端在上述半导体基板的上表面露出，上述第1绝缘性部件的下端位于比上述第1埋入层的下端及上述第2埋入层的下端靠下方的位置。
13.如权利要求1～3中任一项所述的半导体装置，其中，
还具备：
第1绝缘性部件，从上方观察将上述第1元件包围，上述第1绝缘性部件的上端在上述半导体基板的上表面露出，上述第1绝缘性部件的下端位于比上述第1埋入层的下端及上述第2埋入层的下端靠下方的位置；以及
第2绝缘性部件，从上方观察将上述第2元件包围，上述第2绝缘性部件的上端在上述半导体基板的上表面露出，上述第2绝缘性部件的下端位于比上述第1埋入层的下端及上述第2埋入层的下端靠下方的位置；
上述第1导电性部件配置在上述第1绝缘性部件与上述第2绝缘性部件之间。
14.如权利要求13所述的半导体装置，其中，
上述第1导电性部件的形状是在与从上述第1元件朝向上述第2元件的方向正交的方向上展开的平板状。
15.如权利要求13所述的半导体装置，其中，
还具备：
第2导电性部件，配置在上述半导体基板中的上述第1元件与上述第2元件之间，上述第2导电性部件的上端在上述半导体基板的上表面露出，上述第2导电性部件的下端位于比上述第1埋入层的下端及上述第2埋入层的下端靠下方的位置；以及
第2半导体区域，设置在上述半导体基板内，与上述第2导电性部件接触，是上述第2导电型。
16.如权利要求15所述的半导体装置，其中，
上述第1导电性部件及上述第2导电性部件的形状是平板状，相互平行地配置。
17.如权利要求1～3中任一项所述的半导体装置，其中，
还具备第3半导体区域，设置在上述半导体基板内，与上述第1导电性部件接触，是上述第1导电型，杂质浓度比上述半导体基板的杂质浓度高。
18.如权利要求17所述的半导体装置，其中，
沿着上述第1导电性部件的下端，交替地排列着上述第1半导体区域和上述第2半导体区域。
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