CN110323219B - 半导体装置及其制造方法 - Google Patents

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Abstract

本揭露涉及半导体装置及其制造方法。一种半导体装置，其包含衬底、一对晶体管装置及隔离区。所述对晶体管装置安置于所述衬底上。所述对所述晶体管装置中的每一者包含沟道、在所述沟道上方的栅极电极，及在所述栅极电极旁边的源极/漏极区。所述隔离区安置于所述对所述晶体管装置的所述源极/漏极区之间。所述隔离区具有第一掺杂类型，所述第一掺杂类型与所述源极/漏极区的第二掺杂类型相反。

Description

半导体装置及其制造方法
技术领域
本发明实施例涉及半导体装置及其制造方法。
背景技术
诸如浅沟槽隔离(shallow trench isolation；STI)的隔离区被用于在相邻半导体装置，诸如金属氧化物半导体(metal oxide semiconductor；MOS)装置之间提供预期的隔离效果。为改进MOS装置的性能，诸如应用硅锗(SiGe)源极/漏极区的应力工程设计整合至MOS装置中。另外，提出由相邻MOS装置共用的连续有源区，以进一步增强MOS装置的性能。需要在连续有源区的相邻MOS装置的源极/漏极区之间提供足够的隔离效果。
发明内容
本发明的实施例揭露一种半导体装置，其包括：衬底；在所述衬底上的一对晶体管装置，其中所述对所述晶体管装置中的每一者包括沟道、在所述沟道上方的栅极电极，及在所述栅极电极旁边的源极/漏极区；及在所述对所述晶体管装置的所述源极/漏极区之间的隔离区，其中所述隔离区具有第一掺杂类型，所述第一掺杂类型与所述源极/漏极区的第二掺杂类型相反。
本发明的实施例揭露一种半导体装置，其包括：超过一个晶体管装置，其布置为在共同有源区中彼此邻接，在所述晶体管装置之间无介电隔离，所述晶体管装置中的每一者包括沟道、在所述沟道上方的栅极电极，及在所述栅极电极的相应侧上的源极/漏极区；及隔离区，其在所述共同有源区中的所述晶体管装置之间、插入于所述晶体管装置的所述相应源极/漏极区之间，其中所述隔离区包括第一掺杂物类型，所述第一掺杂物类型与所述晶体管装置中所述源极/漏极区的第二掺杂物类型相反。
本发明的实施例揭露一种用于制造半导体装置的方法，其包括：接收包含有源区的衬底；在所述有源区中形成多个晶体管装置的多个源极/漏极区；及在所述有源区中的两个相邻晶体管装置的两个相邻源极/漏极区之间插入隔离区，其中所述隔离区与所述两个相邻源极/漏极区协作地形成以背对背方式电连接的两个二极管装置。
附图说明
当结合附图阅读时，从以下详细描述最佳地理解本发明的实施例的方面。应注意，根据业界中的标准惯例，各种结构未按比例绘制。实际上，为论述清楚起见，可任意增大或减小各种结构的尺寸。
图1为说明根据本揭露的一或多个实施例的各种方面的用于制造半导体装置的方法的流程图。
图2至10为根据本揭露的一或多个实施例的制造半导体装置的各个操作中的一者处的示意图。
图11A说明根据本揭露的一或多个实施例的等效电路。
图11B说明根据本揭露的一或多个实施例的等效电路。
图12至18为根据本揭露的一或多个实施例的制造半导体装置的各个操作中的一者处的示意图。
图19为根据本揭露的一或多个实施例的半导体装置的示意图。
图20为根据本揭露的一或多个实施例的半导体装置的示意图。
图21A说明根据本揭露的一或多个实施例的等效电路。
图21B说明根据本揭露的一或多个实施例的等效电路。
图22为根据本揭露的一或多个实施例的半导体装置的示意图。
图23为模拟结果，其说明Isoff与对应于隔离区的虚设栅极线的宽度之间的关系。
具体实施方式
以下揭露内容提供用于实施所提供的主题的不同特征的许多不同实施例或实例。下文描述元件及布置的特定实例以简化本揭露。当然，这些仅为实例且不意在为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或上的形成可包含第一特征与第二特征直接接触地形成的实施例，且还可包含额外特征可在第一特征与第二特征之间形成，使得第一特征与第二特征可能不直接接触的实施例。另外，本揭露可在各种实例中重复参考数字及/或字母。此重复是出于简单及清晰的目的，且本身并不指示所论述的各种实施例与/或配置之间的关系。
另外，为便于描述，可在本文中使用空间相对术语，诸如“在…下方”、“在…以下”、“下部”、“在…上方”、“上部”、“在…上”等等，以描述如图中所说明的一个元件或特征相对另一(些)元件或特征的关系。除诸图中所描绘的定向以外，空间相对术语意在涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。
如本文所使用，诸如“第一”、“第二”及“第三”的术语描述各种元件、组件、区、层及/或区段，这些元件、组件、区、层及/或区段不应受这些术语限制。这些术语可仅用以区分一个元件、组件、区、层或区段与另一元件、组件、区、层或区段。除非上下文清楚地指示，否则诸如“第一”、“第二”及“第三”的术语当在本文中使用时并不暗示顺序或次序。
如本文中所使用，术语“大致”、“基本上”、“基本”及“约”用以描述且虑及较小变化。当与事件或情形结合使用时，所述术语可指其中事件或情形明确发生的情况以及其中事件或情形极近似于发生的情况。举例来说，当结合数值使用时，所述术语可指小于或等于所述数值的±10％的变化范围，诸如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。举例来说，若两个数值之间的差小于或等于所述值的平均值的±10％(诸如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％)，则可认为所述两个数值“基本上”相同或相等。举例来说，“基本上”平行可指相对于0°来说小于或等于±10°的角度变化范围，诸如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°的角度变化范围。举例来说，“基本上”垂直可指相对于90°来说±10°的角度变化范围，诸如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或者小于或等于±0.05°的角度变化范围。
鳍片可通过任何适合的方法图案化。举例来说，鳍片可使用一或多个光刻制程，包含双重图案化或多重图案化制程图案化。一般来说，双重图案化或多重图案化制程组合了光刻及自对准制程，从而允许产生具有例如小于使用单个、直接光刻制程原本可获得的图案的间距的图案。举例来说，在一个实施例中，牺牲层形成在基底上方且使用光刻制程图案化。间隔件使用自对准制程在图案化牺牲层旁边形成。随后移除牺牲层，且剩余间隔件随后可用于图案化鳍片。
在本揭露的一或多个实施例中，提供半导体装置，其包含在相邻晶体管装置的一对源极/漏极区之间的隔离区。所述隔离区具一掺杂类型，所述掺杂类型与所述源极/漏极区的掺杂类型相反。所述对源极/漏极区与所述隔离区协作地形成以背对背方式相连的两个二极管装置。只要所述二极管装置的正节点与负节点之间的电压差低于所述二极管装置的击穿电压，所述背对背连接的二极管装置即能够在相邻晶体管装置的源极/漏极区之间提供侧向隔离。
图1为说明根据本揭露的一或多个实施例的各种方面的用于制造半导体装置的方法的流程图。方法100开始于操作110，其中接收半导体衬底。所述半导体衬底包含形成在其上的半导体层。所述半导体层包含有源区。方法100以操作120继续，其中在有源区中形成多个晶体管装置的多个源极/漏极区。方法100以操作130继续，其中将隔离区插入于两个相邻晶体管装置的两个相邻源极/漏极区之间，其中所述隔离区与所述两个相邻源极/漏极区协作地形成以背对背方式电连接的两个二极管装置。
方法100仅为实例，且不意在限制本揭露为超出技术方案中明确列举的内容。可在方法100之前、期间及之后提供额外操作，且一些所描述的操作可被替换、消除或移动以用于所述方法的其它实施例。
图2至10为根据本揭露的一或多个实施例的制造半导体装置的各个操作中的一者处的示意图，其中图2至9为示意性横截面图，且图10为示意性俯视图。如图2中所示，接收衬底10。在一些实施例中，衬底10可包含复合衬底，诸如绝缘体上半导体(semiconductor-on-insulator；SOI)衬底。借助于实例，衬底10可包含半导体基底11、在所述半导体基底11上的绝缘层12，及在所述绝缘层12上的半导体层14。所述半导体基底11的材料可包括元素半导体，诸如硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟或砷化铟；或其组合。绝缘层12可包含任何适合的绝缘材料。借助于实例，绝缘层12可包含半导体氧化层，诸如氧化硅层，且配置为内埋氧化物。半导体层14可由与半导体基底11相同的材料形成，但不限于此。在一些实施例中，衬底10为全耗尽硅晶绝缘体(fully depleted silicon-on-insulator；FDSOI)衬底。在某些替代实施例中，衬底10可包含块体半导体衬底。
如图2中所展示，半导体层14的一部分可经掺杂，从而形成沿第一方向D1延伸的有源区16。有源区16具有第一掺杂类型。在一些实施例中，有源区16为由布置于第一方向D1中的多个晶体管装置共用的共同有源区。由多个晶体管装置共用的连续有源区经配置以保持应力，借此增加装置性能，尤其对于PMOS装置。在一些实施例中，在有源区16中的晶体管装置之间未插入诸如浅沟槽隔离的介电隔离。在一些实施例中，诸如STI的介电隔离可形成在有源区16中，但所述介电隔离并不将有源区16划分为分离的区，即，有源区16在介电隔离存在的情况下可仍然彼此连接。
如图3中所展示，隔离区20形成于有源区16中。隔离区20为经掺杂区。在一些实施例中，隔离区20通过离子植入形成于有源区16中。举例来说，隔离区20可使用诸如光阻掩模的图案化掩模层18植入于有源区16中。隔离区20可沿第二方向D2延伸。在一些实施例中，第二方向D2可基本上垂直于第一方向D1。在一些实施例中，有源区16与隔离区20可具有相同的第一掺杂类型。隔离区20的掺杂浓度高于有源区16的掺杂浓度。在一些实施例中，隔离区20的厚度基本上等于有源区16的厚度，但不限于此。
如图4中所展示，图案化掩模层18可在隔离区20形成之后被移除。随后，多个栅极线形成于衬底10上。在一些实施例中，第一栅极线32、第二栅极线34及第三栅极线36形成于半导体层14上。第一栅极线32、第二栅极线34及第三栅极线36可交替地布置在第一方向D1上，且第一栅极线32、第二栅极线34及第三栅极线36中的每一者可沿第二方向D2延伸。在一些实施例中，第二栅极线34沿竖直方向Z与隔离区20重叠。在一些实施例中，第一栅极线32、第二栅极线34及第三栅极线36为牺牲栅极线，且将在后续操作中移除。第一栅极线32、第二栅极线34及第三栅极线36可包含半导体栅极线，诸如多晶栅极线，但不限于此。在一些实施例中，隔离区20的尺寸可小于第二栅极线34的尺寸，但不限于此。
在一些实施例中，侧间隔件38可形成于第一栅极线32、第二栅极线34及第三栅极线36旁边。侧间隔件38的材料可包含诸如氧化硅的氧化物化合物、诸如氮化硅的氮化物化合物，其组合，或其它适合的介电材料。
如图5中所展示，多个源极/漏极区形成于衬底10上。借助于实例，一对第一源极/漏极区42形成于第一栅极线32旁边，且一对第二源极/漏极区44形成于第三栅极线36旁边。在一些实施例中，第一源极/漏极区42及第二源极/漏极区44可通过在经由侧间隔件38暴露的有源区16上磊晶生长半导体材料而形成。在一些实施例中，用于形成第一源极/漏极区42及第二源极/漏极区44的半导体材料不同于半导体层14的半导体材料。借助于实例，用于形成第一源极/漏极区42及第二源极/漏极区44的半导体材料可包含硅锗(SiGe)或其它适合的材料。在一些实施例中，掺杂物可连同第一源极/漏极区42及第二源极/漏极区44的形成而形成在第一源极/漏极区42及第二源极/漏极区44中。在一些其它实施例中，掺杂物可通过植入操作形成。第一源极/漏极区42及第二源极/漏极区44可具有与隔离区20的第一掺杂类型相反的第二掺杂类型。借助于实例，第一掺杂类型为P型，而第二掺杂类型为N型。
在一些实施例中，可执行诸如退火操作的热操作，以将第一源极/漏极区42及第二源极/漏极区44的掺杂物驱入有源区16中。在一些实施例中，第一源极/漏极区42及第二源极/漏极区44可将有源区16划分为若干部分。举例来说，有源区16的在所述对第一源极/漏极区42之间及所述对第二源极/漏极区44之间的部分配置为待形成的两个相邻晶体管装置的两个沟道16C。有源区16的在第一源极/漏极区42与隔离区20之间及第二源极/漏极区44与隔离区20之间的部分配置为一对第二隔离区16D。因此，第二隔离区16D安置于隔离区20的两个相对侧上。隔离区20的掺杂浓度高于所述对第二隔离区16D的掺杂浓度。在一些实施例中，隔离区20的厚度基本上等于沟道16C的厚度，但不限于此。
如图6中所展示，第二栅极线34被移除。在一些实施例中，可形成图案化掩模层46，且经由图案化掩模层46暴露的第二栅极线34例如通过蚀刻被移除，以形成暴露隔离区20的凹口47。在一些实施例中，凹口47的尺寸略微大于隔离区20尺寸，且凹口47可进一步但不限于暴露所述对第二隔离区16D的一部分。
如图7中所展示，图案化掩模层46被移除。在一些实施例中，介电层48形成于凹口47中，覆盖隔离区20。介电层48可形成在衬底10上，且凹口47外部的介电层48可例如通过化学机械抛光(chemical mechanical polishing；CMP)或其类似者移除。在一些实施例中，移除第一栅极线32及第三栅极线36，以形成暴露沟道16C的凹口50。
如图8中所展示，栅极介电层52及诸如第一金属栅极线54及第二金属栅极线56的金属栅极线形成于凹口50中。在一些实施例中，一或多个金属层可形成于衬底10上，且凹口50外部的一或多个金属层可例如通过化学机械抛光(CMP)或其类似者移除，以形成第一金属栅极线54及第二金属栅极线56。
如图9及10中所展示，层间介电质(inter-layered dielectric；ILD)58形成于衬底10上，且多个接触通孔60可形成于ILD 58中且电连接至第一金属栅极线54及第二金属栅极线56，以形成半导体装置1。在一些实施例中，第一金属栅极线54的一部分配置为栅极电极54G，且栅极电极54G及安置于栅极电极54G的相对侧上的一对第一源极/漏极区42形成第一晶体管装置62。第二金属栅极线56的一部分配置为栅极电极56G，且栅极电极56G及安置于栅极电极56G的相对侧上的一对第二源极/漏极区44形成第二晶体管装置64。
参考图9及图10，半导体装置1包含一对晶体管装置，诸如形成在全耗尽硅晶绝缘体(FDSOI)衬底上的第一晶体管装置62及第二晶体管装置64。第一晶体管装置62与第二晶体管装置64共用相同有源区，且因此可改进布局密度。形成在连续有源区(相同有源区16)中的第一晶体管装置62的第一源极/漏极区42与第二晶体管装置64的第二源极/漏极区44通过隔离区20隔离。在一些实施例中，半导体基底11具有与隔离区20相同的掺杂类型，但不限于此。半导体基底11可为经掺杂衬底，或可具有与隔离区具有相同掺杂类型的经掺杂井。半导体基底11具有相较于隔离区20较低的掺杂浓度。隔离区20具有与第一源极/漏极区42及第二源极/漏极区44的掺杂类型相反的掺杂类型。因此，第一源极/漏极区42、第二源极/漏极区44及隔离区20协作地形成以背对背方式电连接的两个二极管装置。
背对背连接的二极管装置能够在第一晶体管装置62的第一源极/漏极区42与第二晶体管装置64的第二源极/漏极区44之间提供隔离，借此减轻第一晶体管装置62与第二晶体管装置64之间的干扰。只要二极管装置的阳极与阴极之间的电压差低于所述二极管装置的击穿电压，隔离区20即能够在第一晶体管装置62的第一源极/漏极区42与第二晶体管装置64的第二源极/漏极区44之间提供隔离。借助于实例，当第一晶体管装置62及第二晶体管装置64为NMOS晶体管装置时，第一源极/漏极区42及第二源极/漏极区44为N型，而隔离区20为P型。因此，如图11A中所说明，两个二极管装置的阳极彼此电连接，而两个二极管装置的阴极分别电连接至第一晶体管装置62的第一源极/漏极区42及第二晶体管装置64的第二源极/漏极区44。当第一晶体管装置62及第二晶体管装置64为PMOS晶体管装置时，第一源极/漏极区42及第二源极/漏极区44为P型，而隔离区20为N型。因此，如图11B中所说明，两个二极管装置的阴极彼此电连接，而两个二极管装置的阳极分别电连接至第一晶体管装置62的第一源极/漏极区42及第二晶体管装置64的第二源极/漏极区44。
在一些实施例中，所述对第二隔离区16D可被形成于隔离区20与第一源极/漏极区42之间及隔离区20与第二源极/漏极区44之间。所述对第二隔离区16D与隔离区20具有相同掺杂类型，但相较于隔离区20具有较低掺杂浓度。隔离区20及第二隔离区16D具有与第一源极/漏极区42及第二源极/漏极区44的掺杂类型相反的掺杂类型。因此，第一源极/漏极区42、第二源极/漏极区44及隔离区20协作地形成以背对背方式电连接的两个二极管装置。只要二极管装置的正节点与负节点之间的电压差低于所述二极管装置的击穿电压，隔离区20即能够在第一晶体管装置62的第一源极/漏极区42与第二晶体管装置64的第二源极/漏极区44之间提供隔离。在一些实施例中，具有相同掺杂类型但较低掺杂浓度的第二隔离区16D可帮助减小隔离区20的泄漏。
在半导体装置1的制造期间(如图4至6中所说明)，因设计规则及光刻考虑因素而形成与第一栅极线32及第三栅极线36等距隔开的第二栅极线34。由于隔离区20与第二栅极线34重叠，因此可省略用于容纳隔离区20的额外布局区。
本揭露的半导体装置及其制造方法不限于上文所提及的实施例，且可具有其它不同实施例。为简化描述且为了本揭露的各实施例之间的比较的便利性，以下实施例中的每一者中的相同组件通过相同编号标记。为更易于比较实施例之间的差异，以下描述将详述不同实施例之间的不类似性，且不冗余地描述相同特征。
图12至18为根据本揭露的一或多个实施例的制造半导体装置的各个操作中的一者处的示意图，其中图12至17为示意性横截面图，且图18为示意性俯视图。如图12中所展示，接收衬底10。在一些实施例中，衬底10可为复合衬底，诸如绝缘体上半导体(SOI)衬底，其包含半导体基底11、在所述半导体基底11上的绝缘层12，及在所述绝缘层12上的半导体层14。半导体层14可经掺杂以形成具有第一掺杂类型的有源区16。随后，多个栅极线形成于衬底10上。在一些实施例中，第一栅极线32、第二栅极线34及第三栅极线36形成于有源区16上。第一栅极线32、第二栅极线34及第三栅极线36可为牺牲栅极线，且将在后续操作中被移除。第一栅极线32、第二栅极线34及第三栅极线36可包含半导体栅极线，诸如多晶栅极线，但不限于此。
如图13中所展示，可在第一栅极线32、第二栅极线34及第三栅极线36旁边形成多个侧间隔件38。多个源极/漏极区也形成于衬底10上。借助于实例，一对第一源极/漏极区域42形成于第一栅极线32旁边，且一对第二源极/漏极区44形成于第三栅极线36旁边。第一源极/漏极区42及第二源极/漏极区44可具有与隔离区20的第一掺杂类型相反的第二掺杂类型。
如图14中所展示，移除第二栅极线34。在一些实施例中，可形成图案化掩模层46，且经由图案化掩模层46暴露的第二栅极线34例如通过蚀刻移除，以形成部分地暴露有源区16的凹口47。
如图15中所展示，半导体材料19可形成于图案化掩模层46上及凹口47的底部中。半导体材料19具有与第一源极/漏极区42及第二源极/漏极区44的第二掺杂类型相反的第一掺杂类型。形成于凹口47底部中的半导体材料19可经配置为隔离区20。在一些实施例中，隔离区20的尺寸可等于被移除的第二栅极线34的尺寸。
如图16中所展示，可执行诸如退火操作的热操作，以将第一源极/漏极区42及第二源极/漏极区44的掺杂物驱入有源区16中，且将隔离区20的掺杂物驱入有源区16中。在一些实施例中，隔离区20的厚度大于有源区16的厚度。半导体材料19可在热操作之后连同图案化掩模层46一起被移除。在一些实施例中，介电层48形成于凹口47中，覆盖隔离区20。介电层48可形成于衬底10上，且凹口47外部的介电层48可例如通过化学机械抛光(CMP)或其类似者被移除。
在一些实施例中，第一源极/漏极区42、第二源极/漏极区44及隔离区20可将有源区16划分为若干部分。举例来说，有源区16的在所述对第一源极/漏极区42之间及所述对第二源极/漏极区44之间的部分配置为待形成的两个相邻晶体管装置的两个沟道16C。隔离区20的厚度大于有源区16的厚度，但不限于此。有源区16的在第一源极/漏极区42与隔离区20之间及第二源极/漏极区44与隔离区20之间的部分配置为一对第二隔离区16D。因此，第二隔离区16D安置于隔离区20的两个相对侧上。隔离区20的掺杂浓度高于所述对第二隔离区16D的掺杂浓度。
如图17及18中所展示，栅极介电层52、第一金属栅极线54、第二金属栅极线56、ILD58，及多个接触通孔60可以与如图8至10中所说明的类似方式形成，以形成半导体装置2。
参考图17及18，隔离区20具有与第一源极/漏极区42及第二源极/漏极区44的掺杂类型相反的掺杂类型。因此，第一源极/漏极区42、第二源极/漏极区44及隔离区20协作地形成以背对背方式电连接的两个二极管装置。只要二极管装置的正节点与负节点之间的电压差低于所述二极管装置的击穿电压，隔离区20即能够在第一晶体管装置62的第一源极/漏极区42与第二晶体管装置64的第二源极/漏极区44之间提供隔离。借助于实例，当第一晶体管装置62及第二晶体管装置64为NMOS晶体管装置时，第一源极/漏极区42及第二源极/漏极区44为N型，而隔离区20为P型。当第一晶体管装置62及第二晶体管装置64为PMOS晶体管装置时，第一源极/漏极区42及第二源极/漏极区44为P型，而隔离区20为N型。
在一些实施例中，所述对第二隔离区16D可形成于隔离区20与第一源极/漏极区42之间及隔离区20与第二源极/漏极区44之间。第二隔离区16D与隔离区20具有相同掺杂类型，但相较于隔离区20具有较低掺杂浓度。隔离区20及第二隔离区16D具有与第一源极/漏极区42及第二源极/漏极区44的掺杂类型相反的掺杂类型，借此形成两个背对背连接的二极管装置。只要二极管装置的正节点与负节点之间的电压差低于所述二极管装置的击穿电压，隔离区20即能够在第一晶体管装置62的第一源极/漏极区42与第二晶体管装置64的第二源极/漏极区44之间提供隔离。
图19为根据本揭露的一或多个实施例的半导体装置的示意图。如图19中所展示，半导体装置3可具有倒置井方案，其中所述半导体基底11具有与隔离区20的掺杂类型相反的掺杂类型。半导体装置3进一步包含在半导体基底11中的底部隔离区70。底部隔离区70具有与隔离区20相同的掺杂类型。在一些实施例中，隔离区20的掺杂浓度可基本上等于底部隔离区70的掺杂浓度。在一些实施例中，第二隔离区70基本上与隔离区20对准。底部隔离区70可邻接绝缘层12。底部隔离区70可帮助增强第一晶体管装置62的第一源极/漏极区42与第二晶体管装置64的第二源极/漏极区44之间的隔离。在一些实施例中，半导体装置3的其它组件可与如图9中所展示的半导体装置1的组件类似。在一些其它实施例中，半导体装置3的其它组件可与如图17中所展示的半导体装置2的组件类似。
图20为根据本揭露的一或多个实施例的半导体装置的示意图。如图20中所展示，半导体装置4的衬底10为块体半导体衬底。衬底10的材料可包括元素半导体，诸如硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟或砷化铟；或其组合。半导体装置4包含抗穿通层72，其在衬底10与第一/第二晶体管装置62/64之间及衬底10与隔离区20之间。抗穿通层72可具有与隔离区20相同的掺杂类型。在一些实施例中，隔离区20的掺杂浓度基本上等于抗穿通层72的掺杂浓度，但不限于此。举例来说，隔离区20的掺杂浓度可高于抗穿通层72的掺杂浓度。在一些实施例中，抗穿通层72与隔离区20可彼此接触，且可电连接至参考电压。抗穿通层72可经配置以减轻经由电流的穿通，而隔离区20可经配置以在第一晶体管装置62/第二晶体管装置64之间提供隔离。
当第一晶体管装置62及第二晶体管装置64为NMOS晶体管装置时，第一源极/漏极区42及第二源极/漏极区44为N型，而隔离区20及抗穿通层72为P型。因此，如图21A中所说明，两个二极管装置的阳极电连接至诸如接地电压的参考电压，而所述两个二极管装置的阴极分别电连接至第一晶体管装置62的第一源极/漏极区42及第二晶体管装置64的第二源极/漏极区44。当第一晶体管装置62及第二晶体管装置64为PMOS晶体管装置时，第一源极/漏极区42及第二源极/漏极区44为P型，而隔离区20及抗穿通层72为N型。因此，如图21B中所说明，两个二极管装置的阴极电连接至诸如VDD的参考电压，而所述两个二极管装置的阳极分别电连接至第一晶体管装置62的第一源极/漏极区42及第二晶体管装置64的第二源极/漏极区44。
图22为根据本揭露的一或多个实施例的半导体装置的示意图。如图22中所展示，半导体装置5的第一晶体管装置62及第二晶体管装置64可包含鳍式场效晶体管(fin fieldeffect transistor；FinFET)晶体管。在一些实施例中，隔离区20安置于衬底10与第一/第二晶体管装置62/64之间及衬底10与隔离区20之间。在一些实施例中，抗穿通层72的掺杂浓度可基本上等于隔离区20的掺杂浓度。在一些实施例中，抗穿通层72与隔离区20可彼此接触，且可电连接至参考电压。抗穿通层72可经配置以减轻经由电流的穿通，而隔离区20可经配置以在第一/第二晶体管装置62/64之间提供隔离。
图23为模拟结果，其说明Isoff与对应于隔离区的虚设栅极线的宽度之间的关系。样本A表示在虚设栅极线下方未形成隔离区的半导体装置。样本B至D表示包含在虚设栅极线下方形成有具不同掺杂浓度的隔离区的半导体装置，其中样本C中的掺杂浓度低于样本B中的掺杂浓度，且样本D中的掺杂浓度低于样本C中的掺杂浓度。如图23中所展示，具有隔离区的半导体装置(样本B至D)相比于无隔离区的半导体装置(样本A)具有较低泄漏电流。
在本发明的一些实施例中，半导体装置包含在相邻晶体管装置的源极/漏极区之间的隔离区。隔离区具有与源极/漏极区的掺杂类型相反的掺杂类型，借此形成以背对背方式连接的两个二极管装置。只要所述二极管装置的正节点与负节点之间的电压差低于所述二极管装置的击穿电压，所述背对背连接的二极管装置即能够在相邻晶体管装置的源极/漏极区之间提供侧向隔离。隔离区可形成在与所述晶体管装置的沟道相同的有源区中，且因此可减小半导体装置的制造成本及总高度。隔离区可形成于虚设栅极线下方，虚设栅极线因设计规则及光刻考虑因素而形成，且将被移除。因此，可省略用于容纳隔离区的额外布局区。
在一些实施例中，半导体装置包含衬底、一对晶体管装置，及隔离区。所述对晶体管装置安置于所述衬底上。所述对所述晶体管装置中的每一者包含沟道、在所述沟道上方的栅极电极，及在所述栅极电极旁边的源极/漏极区。所述隔离区在所述对所述晶体管装置的所述源极/漏极区之间。所述隔离区具有第一掺杂类型，所述第一掺杂类型与所述源极/漏极区的第二掺杂类型相反。
在一些实施例中，半导体装置包含超过一个晶体管装置，及隔离区。所述晶体管装置布置为在共用有源区中彼此邻接，在其间无介电隔离。所述对所述晶体管装置中的每一者包括沟道、在所述沟道上方的栅极电极，及在所述栅极电极的相应侧上的源极/漏极区。所述隔离区在所述共同有源区中的所述晶体管装置之间、插入于所述晶体管装置的所述相应源极/漏极区之间。所述隔离区包括第一掺杂物类型，所述第一掺杂物类型与所述晶体管装置中所述源极/漏极区的第二掺杂物类型相反。
在一些实施例中，提供一种制造半导体装置的方法。接收包含有源区的衬底。在所述有源区中形成多个晶体管装置的多个源极/漏极区。将一隔离区插入在两个相邻晶体管装置的两个相邻源极/漏极区之间，其中所述隔离区及所述两个相邻源极/漏极区协作地形成以背对背方式电连接的两个二极管装置。
前文概述若干实施例的结构，使得所属领域的技术人员可较佳地理解本揭露的方面。所属领域的技术人员应理解，其可易于使用本揭露作为设计或修改用于实现本文中所引入的实施例的相同目的及/或达成相同优点的其它方法及结构的依据。所属领域的技术人员也应认识到，这些等效构造并不脱离本揭露的精神及范围，且所属领域的技术人员可在不脱离本揭露的精神及范围的情况下在本文中进行各种改变、替代及更改。
符号说明
1 半导体装置
2 半导体装置
3 半导体装置
4 半导体装置
5 半导体装置
10 衬底
11 半导体基底
12 绝缘层
14 半导体层
16 有源区
16C 沟道
16D 第二隔离区
18 图案化掩模层
19 半导体材料
20 隔离区
32 第一栅极线
34 第二栅极线
36 第三栅极线
38 侧间隔件
42 第一源极/漏极区
44 第二源极/漏极区
46 图案化掩模层
47 凹口
48 介电层
50 凹口
52 栅极介电层
54 第一金属栅极线
56 第二金属栅极线
58 层间介电质
60 接触通孔
62 第一晶体管装置
64 第二晶体管装置
70 底部隔离区
72 抗穿通层
100 方法
110 操作
120 操作
130 操作
D1 第一方向
D2 第二方向
Z 竖直方向

Claims (18)

1.一种半导体装置，其包括：
衬底；
在所述衬底上的一对晶体管装置，其中所述一对所述晶体管装置中的每一者包括沟道、在所述沟道上方的栅极电极，及在所述栅极电极旁边的源极/漏极区；
在所述一对所述晶体管装置的所述源极/漏极区之间的隔离区，其中所述隔离区具有第一掺杂类型，所述第一掺杂类型与所述源极/漏极区的第二掺杂类型相反；及
在所述隔离区的两个相对侧上的一对第二隔离区，其中所述一对所述第二隔离区具有所述第一掺杂类型，且所述一对所述第二隔离区的掺杂浓度低于所述隔离区的掺杂浓度。
2.根据权利要求1所述的半导体装置，其中所述隔离区的厚度等于所述沟道的厚度。
3.根据权利要求1所述的半导体装置，其中所述隔离区的厚度大于所述沟道的厚度。
4.根据权利要求1所述的半导体装置，其中所述一对所述第二隔离区的厚度等于所述隔离区的厚度。
5.根据权利要求1所述的半导体装置，其中所述衬底包括半导体基底及绝缘层，所述绝缘层在所述半导体基底与所述一对所述晶体管装置之间及所述半导体基底与所述隔离区之间。
6.根据权利要求5所述的半导体装置，其进一步包括底部隔离区，其在所述半导体基底中且与所述隔离区对准，其中所述底部隔离区具有所述第一掺杂类型。
7.根据权利要求6所述的半导体装置，其中所述隔离区的所述掺杂浓度等于所述底部隔离区的掺杂浓度。
8.根据权利要求1所述的半导体装置，其中所述衬底包括块体半导体衬底。
9.根据权利要求8所述的半导体装置，其进一步包括抗穿通层，其在所述块体半导体衬底与所述一对所述晶体管装置之间且在所述块体半导体衬底与所述隔离区之间，其中所述抗穿通层具有所述第一掺杂类型。
10.根据权利要求9所述的半导体装置，其中所述抗穿通层的掺杂浓度等于所述隔离区的所述掺杂浓度。
11.根据权利要求9所述的半导体装置，其中所述抗穿通层及所述隔离区电连接至参考电压。
12.一种半导体装置，其包括：
超过一个晶体管装置，其布置为在共同有源区中彼此邻接，在所述晶体管装置之间无介电隔离，所述晶体管装置中的每一者包括沟道、在所述沟道上方的栅极电极，及在所述栅极电极的相应侧上的源极/漏极区；
隔离区，其在所述共同有源区中的所述晶体管装置之间、插入于所述晶体管装置的所述源极/漏极区之间，其中所述隔离区包括第一掺杂类型，所述第一掺杂类型与所述晶体管装置的所述源极/漏极区的第二掺杂类型相反；及
在所述隔离区的两个相对侧上的一对第二隔离区，其中所述一对所述第二隔离区具有所述第一掺杂类型，且所述一对所述第二隔离区的掺杂浓度低于所述隔离区的掺杂浓度。
13.根据权利要求12所述的半导体装置，其中所述隔离区的厚度大于或等于所述沟道的厚度。
14.根据权利要求12所述的半导体装置，其中所述晶体管装置的所述隔离区与所述源极/漏极区协作地形成以背对背方式电连接的一对二极管装置。
15.根据权利要求12所述的半导体装置，其进一步包括衬底，其中所述衬底包括半导体基底及绝缘层，所述绝缘层在所述半导体基底与所述晶体管装置之间，及所述半导体基底与所述隔离区之间。
16.根据权利要求15所述的半导体装置，其进一步包括底部隔离区，其在所述半导体基底中且与所述隔离区对准，其中所述底部隔离区具有所述第一掺杂类型。
17.一种用于制造半导体装置的方法，其包括：
接收包含有源区的衬底；
在所述有源区中形成多个晶体管装置的多个源极/漏极区；
在所述有源区中的两个相邻晶体管装置的两个相邻源极/漏极区之间插入隔离区，其中所述隔离区及所述两个相邻源极/漏极区协作地形成以背对背方式电连接的两个二极管装置；及
在所述隔离区的两个相对侧上安置一对第二隔离区，其中所述一对所述第二隔离区具有第一掺杂类型，所述一对所述第二隔离区与所述隔离区具有相同掺杂类型，且所述一对所述第二隔离区的掺杂浓度低于所述隔离区的掺杂浓度。
18.根据权利要求17所述的方法，其进一步包括在所述有源区、所述源极/漏极区及所述隔离区下方形成抗穿通层，及将所述隔离区连接至所述抗穿通层。
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