KR20220167549A - 웰 영역을 포함하는 반도체 장치 - Google Patents

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이형진
박진홍
송민건
정의영
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Abstract

본 개시의 반도체 장치는 제1 도전형 불순물을 포함하는 기판; 상기 기판 상의 제1 액티브 영역 및 제2 액티브 영역; 상기 제1 액티브 영역을 둘러싸는 제1 깊은 소자 분리막; 상기 제2 액티브 영역을 둘러싸는 제2 깊은 소자 분리막; 상기 제1 및 제2 깊은 소자 분리막들을 둘러싸고, 상기 제1 도전형 불순물을 포함하는 석션 영역; 상기 제1 및 제2 액티브 영역들 사이에 배치되고, 상기 제1 도전형 불순물과 다른 제2 도전형 불순물을 포함하는 웰 영역; 상기 석션 영역과 상기 웰 영역 사이에 배치되는 얕은 소자 분리막; 및 상기 석션 영역과 연결되는 가드 구조체를 포함한다.

Description

웰 영역을 포함하는 반도체 장치 {SEMICONDUCTOR DEVICE INCLUDING WELL REGION}
본 개시는 반도체 장치에 관한 것이다. 더욱 상세하게는, 본 개시는 웰 영역을 포함하는 반도체 장치에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 장치의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 장치에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 장치는 점점 고집적화 되고 있다.
본 발명의 목적은 전기적 특성이 개선된 반도체 장치를 제공하는 것이다.
본 개시의 일부 실시예들에 따른 반도체 장치는 제1 도전형 불순물을 포함하는 기판; 상기 기판 상의 제1 액티브 영역 및 제2 액티브 영역; 상기 제1 액티브 영역을 둘러싸는 제1 깊은 소자 분리막; 상기 제2 액티브 영역을 둘러싸는 제2 깊은 소자 분리막; 상기 제1 및 제2 깊은 소자 분리막들을 둘러싸고, 상기 제1 도전형 불순물을 포함하는 석션 영역; 상기 제1 및 제2 액티브 영역들 사이에 배치되고, 상기 제1 도전형 불순물과 다른 제2 도전형 불순물을 포함하는 웰 영역; 상기 석션 영역과 상기 웰 영역 사이에 배치되는 얕은 소자 분리막; 및 상기 석션 영역과 연결되는 가드 구조체를 포함하고, 상기 기판은 상기 웰 영역의 최상부를 덮고, 상기 웰 영역의 상부를 둘러싸는 신호 경로부를 포함할 수 있다.
본 개시의 일부 실시예들에 따른 반도체 장치는 제1 도전형 불순물을 포함하는 기판; 상기 기판 상의 제1 액티브 영역 및 제2 액티브 영역; 상기 제1 및 제2 액티브 영역들을 둘러싸고, 상기 제1 도전형 불순물을 포함하는 석션 영역; 및 상기 제1 및 제2 액티브 영역들 사이에 배치되고, 상기 제1 도전형 불순물과 다른 제2 도전형 불순물을 포함하는 웰 영역을 포함하고, 상기 웰 영역은 상기 기판의 상면 및 상기 석션 영역과 이격되고, 상기 웰 영역과 상기 기판의 상기 상면 사이의 최단거리는 상기 석션 영역의 폭보다 작을 수 있다.
본 개시의 일부 실시예들에 따른 반도체 장치는 제1 도전형 불순물을 포함하는 기판; 상기 기판 상의 액티브 영역; 상기 액티브 영역을 둘러싸고, 상기 제1 도전형 불순물을 포함하는 석션 영역; 및 상기 석션 영역에 연결되는 가드 구조체를 포함하고, 상기 가드 구조체는 상기 석션 영역 상의 제1 가드 비아들 및 제2 가드 비아들, 및 상기 제1 및 제2 가드 비아들 상의 제1 가드 라인을 포함하고, 상기 제1 가드 비아들 중 1개의 외측 장측벽은 상기 제2 가드 비아들 중 2개의 내측 장측벽들과 마주볼 수 있다.
본 개시의 실시예들에 따른 반도체 장치는 웰 영역, 석션 영역 및 가드 구조체를 포함함에 따라, 액티브 영역에서 발생하는 저주파 신호, 고주파 신호 및 자기장이 효과적으로 차단될 수 있다.
도 1a는 본 개시의 일부 실시예들에 따른 반도체 장치의 평면도이다.
도 1b는 도 1a의 A1-A1'선에 따른 단면도이다.
도 1c는 도 1b의 B 영역의 확대도이다.
도 1d 및 1e는 가드 비아들의 배치 구조를 설명하기 위한 도면들이다.
도 2는 본 개시의 일부 실시예들에 따른 반도체 장치의 저주파 신호 차단 효과를 설명하기 위한 단면도이다.
도 3은 본 개시의 일부 실시예들에 따른 반도체 장치의 고주파 신호 차단 효과를 설명하기 위한 도면이다.
도 4는 본 개시의 일부 실시예들에 따른 반도체 장치의 평면도이다.
도 5a는 본 개시의 일부 실시예들에 따른 반도체 장치의 평면도이다.
도 5b는 도 5a의 A2-A2'선에 따른 단면도이다.
도 6은 본 개시의 일부 실시예들에 따른 반도체 장치의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
도 1a는 본 개시의 일부 실시예들에 따른 반도체 장치의 평면도이다. 도 1b는 도 1a의 A1-A1'선에 따른 단면도이다. 도 1c는 도 1b의 B 영역의 확대도이다. 도 1d 및 1e는 가드 비아들의 배치 구조를 설명하기 위한 도면들이다.
도 1a 및 1b를 참조하면, 반도체 장치는 기판(100)을 포함할 수 있다. 기판(100)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장하는 플레이트의 형태를 가질 수 있다. 일부 실시예들에서, 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다. 일부 실시예들에서, 기판(100)은 SOI (silicon-on-insulator) 기판일 수 있다.
기판(100)은 제1 도전형 불순물을 포함할 수 있다. 일부 실시예들에 있어서, 제1 도전형 불순물은 P형 불순물일 수 있다. 이 경우, 제1 도전형 불순물은 예를 들면 B 또는 BF2일 수 있다. 일부 실시예들에 있어서, 제1 도전형 불순물은 N형 불순물일 수 있다. 이 경우, 제1 도전형 불순물은 예를 들면 P 또는 As일 수 있다.
기판(100) 상에 제1 액티브 영역(AR1) 및 제2 액티브 영역(AR2)이 제공될 수 있다. 제1 액티브 영역(AR1) 및 제2 액티브 영역(AR2)은 서로 이격될 수 있다. 일 예로, 제1 액티브 영역(AR1) 및 제2 액티브 영역(AR2)은 제2 방향(D2)으로 이격될 수 있다. 제1 액티브 영역(AR1) 및 제2 액티브 영역(AR2) 각각은 회로를 포함할 수 있다. 제1 및 제2 액티브 영역들(AR1, AR2)의 회로들은 예를 들어 메모리 소자 또는 로직 소자를 포함할 수 있다.
기판(100) 상에 제1 및 제2 깊은 소자 분리막들(DTI1, DTI2)이 제공될 수 있다. 제1 깊은 소자 분리막(DTI1)은 제1 액티브 영역(AR1)의 적어도 일부를 둘러쌀 수 있고, 제2 깊은 소자 분리막(DTI2)은 제2 액티브 영역(AR2)의 적어도 일부를 둘러쌀 수 있다. 제1 및 제2 깊은 소자 분리막들(DTI1, DTI2) 각각은 제1 방향(D1)으로 연장하는 부분들 및 제2 방향(D2)으로 연장하는 부분들을 포함할 수 있다. 제1 및 제2 깊은 소자 분리막들(DTI1, DTI2)은 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 깊은 소자 분리막들(DTI, DTI2)은 산화물을 포함할 수 있다.
기판(100) 상에 제1 내지 제5 얕은 소자 분리막들(STI1, STI2, STI3, STI4, STI5)이 제공될 수 있다. 제1 내지 제5 얕은 소자 분리막들(STI1, STI2, STI3, STI4, STI5)은 제1 및 제2 깊은 소자 분리막들(DTI1, DTI2)보다 얕은 깊이를 가질 수 있다. 제1 내지 제5 얕은 소자 분리막들(STI1, STI2, STI3, STI4, STI5)의 최하부들의 레벨은 제1 및 제2 깊은 소자 분리막들(DTI1, DTI2)의 최하부들의 레벨보다 높을 수 있다.
제1 얕은 소자 분리막(STI1)은 제1 깊은 소자 분리막(DTI1) 및 제1 액티브 영역(AR1) 사이에 배치될 수 있다. 제1 얕은 소자 분리막(STI1)은 제1 액티브 영역(AR1)의 적어도 일부를 둘러쌀 수 있다. 제2 얕은 소자 분리막(STI2)은 후술하는 석션 영역(SR) 및 제1 깊은 소자 분리막(DTI1) 사이에 배치될 수 있다. 제2 얕은 소자 분리막(STI2)은 제1 액티브 영역(AR1), 제1 얕은 소자 분리막(STI1) 및 제1 깊은 소자 분리막(DTI1) 각각의 적어도 일부를 둘러쌀 수 있다. 제3 얕은 소자 분리막(STI3)은 제2 깊은 소자 분리막(DTI2) 및 제2 액티브 영역(AR2) 사이에 배치될 수 있다. 제3 얕은 소자 분리막(STI3)은 제2 액티브 영역(AR2)의 적어도 일부를 둘러쌀 수 있다. 제4 얕은 소자 분리막(STI4)은 석션 영역(SR) 및 제2 깊은 소자 분리막(DTI2) 사이에 배치될 수 있다. 제4 얕은 소자 분리막(STI4)은 제2 액티브 영역(AR2), 제3 얕은 소자 분리막(STI3) 및 제2 깊은 소자 분리막(DTI2) 각각의 적어도 일부를 둘러쌀 수 있다. 제5 얕은 소자 분리막(STI5)은 제1 및 제2 액티브 영역들(AR1, AR2) 사이에 배치될 수 있다. 제5 얕은 소자 분리막(STI5)은 후술하는 웰 영역(WR)의 상부를 둘러쌀 수 있다. 제5 얕은 소자 분리막(STI5)은 웰 영역(WR)과 석션 영역(SR) 사이에 배치될 수 있다. 제5 얕은 소자 분리막(STI5)은 웰 영역(WR)에 인접하는 얕은 소자 분리막일 수 있다. 제1 내지 제5 얕은 소자 분리막들(STI1, STI2, STI3, STI4, STI5) 각각은 제1 방향(D1)으로 연장하는 부분들 및 제2 방향(D2)으로 연장하는 부분들을 포함할 수 있다. 제1 내지 제5 얕은 소자 분리막들(STI1, STI2, STI3, STI4, STI5)은 절연 물질을 포함할 수 있다. 일 예로, 제1 내지 제5 얕은 소자 분리막들(STI1, STI2, STI3, STI4, STI5)은 산화물을 포함할 수 있다.
기판(100) 상에 석션 영역(SR)이 제공될 수 있다. 석션 영역(SR)은 기판(100)과 동일한 반도체 물질을 포함할 수 있다. 석션 영역(SR)은 기판(100)과 동일한 제1 도전형 불순물을 포함할 수 있다. 일부 실시예들에 있어서, 석션 영역(SR)의 제1 도전형 불순물의 농도는 기판(100)의 제1 도전형 불순물의 농도와 다를 수 있다. 일 예로, 석션 영역(SR)의 제1 도전형 불순물의 농도가 기판(100)의 제1 도전형 불순물의 농도보다 높을 수 있다.
석션 영역(SR)은 제1 및 제2 액티브 영역들(AR1, AR2) 각각의 적어도 일부를 둘러쌀 수 있다. 석션 영역(SR)은 제1 내지 제5 얕은 소자 분리막들(STI1, STI2, STI3, STI4, STI5) 및 제1 및 제2 깊은 소자 분리막들(DTI1, DTI2) 각각의 상부들을 둘러쌀 수 있다. 석션 영역(SR)은 도 1a에 따른 평면적 관점에서 웰 영역(WR)을 둘러쌀 수 있다.
석션 영역(SR)은 제1 액티브 영역(AR1), 제1 및 제2 얕은 소자 분리막들(STI1, STI2) 및 제1 깊은 소자 분리막(DTI1) 각각의 적어도 일부를 둘러싸는 제1 서라운드부(SUP1), 제2 액티브 영역(AR2), 제3 및 제4 얕은 소자 분리막들(STI3, STI4) 및 제2 깊은 소자 분리막(DTI2) 각각의 적어도 일부를 둘러싸는 제2 서라운드부(SUP2), 및 제1 및 제2 서라운드부들(SUP1, SUP2)을 연결하는 연결부들(COP)을 포함할 수 있다. 연결부들(COP)은 제1 및 제2 서라운드부들(SUP1, SUP2) 사이에 배치될 수 있다. 제1 및 제2 서라운드부들(SUP1, SUP2) 사이에 웰 영역(WR) 및 제5 얕은 소자 분리막(STI5)이 배치될 수 있다. 연결부들(COP) 사이에 웰 영역(WR) 및 제5 얕은 소자 분리막(STI5)이 배치될 수 있다. 연결부들(COP)은 제2 방향(D2)으로 연장할 수 있다. 제1 및 제2 서라운드부들(SUP1, SUP2) 각각은 제1 방향(D1)으로 연장하는 부분들 및 제2 방향(D2)으로 연장하는 부분들을 포함할 수 있다. 설명의 편의를 위해 석션 영역(SR)을 제1 및 제2 서라운드부들(SUP1, SUP2) 및 연결부들(COP)로 구분하여 설명하였지만, 석션 영역(SR)의 제1 및 제2 서라운드부들(SUP1, SUP2) 및 연결부들(COP)은 서로 경계 없이 연결될 수 있다.
석션 영역(SR)의 제1 서라운드부(SUP1)는 제2 및 제5 얕은 소자 분리막들(STI2, STI5) 사이에 개재되는 제1 개재부(IN1)를 포함할 수 있다. 석션 영역(SR)의 제2 서라운드부(SUP2)는 제4 및 제5 얕은 소자 분리막들(STI4, STI5) 사이에 개재되는 제2 개재부(IN2)를 포함할 수 있다. 제1 및 제2 개재부들(IN1, IN2)은 제1 방향(D1)으로 연장할 수 있다. 제1 개재부(IN1)는 제1 액티브 영역(AR1)과 웰 영역(WR) 사이에 배치될 수 있다. 제2 개재부(IN2)는 제2 액티브 영역(AR2)과 웰 영역(WR) 사이에 배치될 수 있다.
기판(100) 내에 웰 영역(WR)이 제공될 수 있다. 웰 영역(WR)은 기판(100) 및 석션 영역(SR)과 다른 제2 도전형 불순물을 포함할 수 있다. 일부 실시예들에 있어서, 기판(100) 및 섹션 영역(SR)이 P형 불순물을 포함하는 경우, 웰 영역(WR)은 N형 불순물을 포함할 수 있다. 일부 실시예들에 있어서, 기판(100) 및 석션 영역(SR)이 N형 불순물을 포함하는 경우, 웰 영역(WR)은 P형 불순물을 포함할 수 있다.
석션 영역(SR) 및 웰 영역(WR)이 형성되기 전에 예비 기판이 정의될 수 있고, 석션 영역(SR) 및 웰 영역(WR)은 예비 기판의 부분들에 불순물이 도핑되어 형성될 수 있다. 예비 기판에서 석션 영역(SR) 및 웰 영역(WR)이 형성된 부분들을 제외한 부분이 기판(100)으로 정의될 수 있다.
웰 영역(WR)은 제1 및 제2 액티브 영역들(AR1, AR2) 사이에 배치될 수 있다. 웰 영역(WR)은 제1 및 제2 깊은 소자 분리막들(DTI1, DTI2) 사이에 배치될 수 있다. 웰 영역(WR)의 최하부의 레벨은 제1 및 제2 깊은 소자 분리막들(DTI1, DTI2), 제1 내지 제5 얕은 소자 분리막들(STI1, STI2, STI3, STI4, STI5) 및 석션 영역(SR)의 최하부들의 레벨보다 낮을 수 있다.
도전 구조체들(CS)이 제공될 수 있다. 각각의 도전 구조체들(CS)은 각각의 제1 및 제2 액티브 영역들(AR1, AR2)에 연결될 수 있다. 각각의 도전 구조체들(CS)은 각각의 제1 및 제2 액티브 영역들(AR1, AR2)의 회로에 전기적으로 연결될 수 있다.
도전 구조체(CS)는 도전 비아들(CV) 및 도전 라인들(CL)을 포함할 수 있다. 도전 비아들(CV) 및 도전 라인들(CL)은 제3 방향(D3)을 따라 교대로 제공될 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 일 예로, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 직교할 수 있다. 도전 구조체(CS)가 3개의 도전 라인들(CL)을 포함하는 것으로 도시되었지만, 도전 구조체(CS)의 도전 라인들(CL)의 개수는 이에 제한되지 않는다. 도전 구조체(CS)의 도전 비아들(CV) 및 도전 라인들(CL)은 도전 물질을 포함할 수 있다. 일 예로, 도전 구조체(CS)의 도전 비아들(CV) 및 도전 라인들(CL)은 금속을 포함할 수 있다.
제1 및 제2 가드 구조체들(GS1, GS2)이 제공될 수 있다. 제1 및 제2 가드 구조체들(GS1, GS2)은 석션 영역(SR)에 연결될 수 있다. 제1 및 제2 가드 구조체들(GS1, GS2)은 석션 영역(SR) 상에 제공될 수 있다. 도 1a에 따른 평면적 관점에서, 제1 가드 구조체(GS1)는 제1 액티브 영역(AR1), 제1 및 제2 얕은 소자 분리막들(STI1, STI2), 제1 깊은 소자 분리막(DTI1)을 둘러쌀 수 있다. 도 1a에 따른 평면적 관점에서, 제2 가드 구조체(GS2)는 제2 액티브 영역(AR2), 제3 및 제4 얕은 소자 분리막들(STI3, STI4), 제2 깊은 소자 분리막(DTI2)을 둘러쌀 수 있다.
제1 및 제2 가드 구조체들(GS1, GS2) 각각은 제1 방향(D1)으로 연장하는 제1 연장부들(ET1) 및 제2 방향(D2)으로 연장하는 제2 연장부들(ET2)을 포함할 수 있다. 제1 가드 구조체(GS1)는 2개의 제1 연장부들(ET1) 및 2개의 제2 연장부들(ET2)을 포함할 수 있다. 제1 가드 구조체(GS1)의 제1 연장부들(ET1) 사이 및 제2 연장부들(ET2) 사이에 제1 액티브 영역(AR1), 제1 및 제2 얕은 소자 분리막들(STI1, STI2) 및 제1 깊은 소자 분리막(DTI1)이 제공될 수 있다. 제1 가드 구조체(GS1)의 제2 연장부들(ET2) 사이에 웰 영역(WR) 및 제5 얕은 소자 분리막(STI5)이 제공될 수 있다. 제1 가드 구조체(GS1)의 제2 연장부(ET2)는 석션 영역(SR)의 제1 서라운드부(SUP1)에서 석션 영역(SR)의 연결부(COP) 까지 연장할 수 있다. 석션 영역(SR)의 연결부(COP) 상에 제1 가드 구조체(GS1)의 제2 연장부(ET2)의 일부가 배치될 수 있다.
제2 가드 구조체(GS2)는 2개의 제1 연장부들(ET1) 및 2개의 제2 연장부들(ET2)을 포함할 수 있다. 제2 가드 구조체(GS2)의 제1 연장부들(ET1) 사이 및 제2 연장부들(ET2) 사이에 제2 액티브 영역(AR2), 제3 및 제4 얕은 소자 분리막들(STI3, STI4) 및 제2 깊은 소자 분리막(DTI2)이 제공될 수 있다. 제1 및 제2 가드 구조체들(GS1, GS2)의 제1 및 제2 연장부들(ET1, ET2)의 개수는 위에서 설명된 것에 제한되지 않는다.
도 1a에서, 설명의 편의를 위해 제1 및 제2 가드 구조체들(GS1, GS2)의 폭들이 석션 영역(SR)의 폭보다 작은 것으로 도시하였지만, 본 개시는 이에 제한되지 않는다. 일부 실시예들에서, 제1 및 제2 가드 구조체들(GS1, GS2)의 폭들은 석션 영역(SR)의 폭보다 클 수 있다.
제1 및 제2 가드 구조체들(GS1, GS2) 각각은 석션 영역(SR) 상의 제1 및 제2 가드 비아들(GV1, GV2), 제1 및 제2 가드 비아들(GV1, GV2) 상의 제1 가드 라인(GL1), 제1 가드 라인(GL1) 상의 제3 및 제4 가드 비아들(GV3, GV4), 제3 및 제4 가드 비아들(GV3, GV4) 상의 제2 가드 라인(GL2), 제2 가드 라인(GL2) 상의 제5 및 제6 가드 비아들(GV5, GV6) 및 제5 및 제6 가드 비아들(GV5, GV6) 상의 제3 가드 라인(GL3)을 포함할 수 있다.
제1 가드 구조체(GS1)의 제1 내지 제3 가드 라인들(GL1, GL2, GL3) 각각은 제1 액티브 영역(AR1), 제1 및 제2 얕은 소자 분리막들(STI1, STI2) 및 제1 깊은 소자 분리막(DTI1)을 도 1a에 따른 평면적 관점에서 둘러쌀 수 있다. 제2 가드 구조체(GS2)의 제1 내지 제3 가드 라인들(GL1, GL2, GL3) 각각은 제2 액티브 영역(AR2), 제3 및 제4 얕은 소자 분리막들(STI3, STI4) 및 제2 깊은 소자 분리막(DTI2)을 도 1a에 따른 평면적 관점에서 둘러쌀 수 있다. 제1 및 제2 가드 구조체들(GS1, GS2)의 제1 내지 제3 가드 라인들(GL1, GL2, GL3) 각각은 제1 방향(D1)으로 연장하는 부분들 및 제2 방향(D2)으로 연장하는 부분들을 포함할 수 있다.
제1 및 제2 가드 구조체들(GS1, GS2)은 제2 방향(D2)으로 서로 이격될 수 있다. 제1 및 제2 가드 구조체들(GS1, GS2)은 석션 영역(SR)의 제2 서라운드부(SUP2) 및 연결부(COP)가 연결되는 부분에서 서로 이격될 수 있다.
제1 및 제2 가드 구조체들(GS1, GS2)의 제1 내지 제6 가드 비아들(GV1, GV2, GV3, GV4, GV5, GV6) 및 제1 내지 제3 가드 라인들(GL1, GL2, GL3)은 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 가드 구조체들(GS1, GS2)의 제1 내지 제6 가드 비아들(GV1, GV2, GV3, GV4, GV5, GV6) 및 제1 내지 제3 가드 라인들(GL1, GL2, GL3)은 금속을 포함할 수 있다.
제1 및 제2 가드 구조체들(GS1, GS2)은 접지 노드에 연결될 수 있다. 이에 따라, 제1 및 제2 가드 구조체들(GS1, GS2) 및 석션 영역(SR)이 전기적으로 접지될 수 있다.
기판(100) 상에 절연막(200)이 제공될 수 있다. 절연막(200)은 기판(100), 제1 및 제2 액티브 영역들(AR1, AR2), 제1 및 제2 깊은 소자 분리막들(DTI1, DTI2), 제1 내지 제5 얕은 소자 분리막들(STI1, STI2, STI3, STI4, STI5), 석션 영역(SR), 도전 구조체들(CS) 및 제1 및 제2 가드 구조체들(GS1, GS2)을 덮을 수 있다. 절연막(200)은 절연 물질을 포함할 수 있다. 일 예로, 절연막(200)은 산화물을 포함할 수 있다.
도 1c를 참조하면, 웰 영역(WR)은 기판(100)의 상면(100_T)과 이격될 수 있다. 웰 영역(WR)의 최상부(WR_UM)는 기판(100)의 상면(100_T)과 이격될 수 있다. 기판(100)의 상면(100_T)과 웰 영역(WR) 사이의 최단거리가 제1 거리(L1)로 정의될 수 있다. 일 예로, 제1 거리(L1)는 기판(100)의 상면(100_T)과 웰 영역(WR) 사이의 제3 방향(D3)으로의 거리일 수 있다.
제1 거리(L1)는 석션 영역(SR)의 폭보다 작을 수 있다. 일 예로, 석션 영역(SR)의 제1 개재부(IN1)의 제2 방향(D2)으로의 폭이 제1 폭(W1)으로 정의될 수 있고, 제1 거리(L1)는 제1 폭(W1)보다 작을 수 있다. 제1 거리(L1)는 제1 내지 제5 얕은 소자 분리막들(STI1, STI2, STI3, STI4, STI5)의 최대폭보다 작을 수 있다. 일 예로, 제5 얕은 소자 분리막(STI5)의 제2 방향(D2)으로의 최대폭이 제2 폭(W2)으로 정의될 수 있고, 제1 거리(L1)는 제2 폭(W2)보다 작을 수 있다. 제1 거리(L1)는 제1 및 제2 깊은 소자 분리막들(DTI1, DTI2)의 최대폭보다 작을 수 있다.
웰 영역(WR)은 석션 영역(SR)과 이격될 수 있다. 웰 영역(WR)은 그의 상부를 둘러싸는 제5 얕은 소자 분리막(STI5)과 이격될 수 있다. 웰 영역(WR)과 제5 얕은 소자 분리막(STI5) 사이의 최단거리가 제2 거리(L2)로 정의될 수 있다.
제2 거리(L2)는 석션 영역(SR)의 폭보다 작을 수 있다. 일 예로, 제2 거리(L2)는 제1 폭(W1)보다 작을 수 있다. 제2 거리(L2)는 제1 내지 제5 얕은 소자 분리막들(STI1, STI2, STI3, STI4, STI5)의 최대폭보다 작을 수 있다. 일 예로, 제2 거리(L2)는 제2 폭(W2)보다 작을 수 있다. 제2 거리(L2)는 제1 및 제2 깊은 소자 분리막들(DTI1, DTI2)의 최대폭보다 작을 수 있다.
기판(100)은 베이스부(BA) 및 신호 경로부(SPA)를 포함할 수 있다. 베이스부(BA)는 웰 영역(WR)의 하부에 접하는 부분일 수 있다. 신호 경로부(SPA)는 웰 영역(WR)의 상부(WR_U)에 접하는 부분일 수 있다. 신호 경로부(SPA)는 웰 영역(WR)의 최상부(WR_UM)를 덮을 수 있다. 신호 경로부(SPA)는 웰 영역(WR)의 상부(WR_U)를 둘러쌀 수 있다. 기판(100)의 상면(100_T)이 신호 경로부(SPA)의 상면(SPA_T)으로 정의될 수 있다.
기판(100)의 신호 경로부(SPA)는 제1 경로부(PA1) 및 제2 경로부(PA2)를 포함할 수 있다. 제1 경로부(PA1)는 웰 영역(WR)의 최상부(WR_UM)보다 높은 레벨에 배치되는 부분일 수 있고, 제2 경로부(PA2)는 웰 영역(WR)의 최상부(WR_UM)보다 낮은 레벨에 배치되는 부분일 수 있다.
제1 경로부(PA1)는 웰 영역(WR)의 최상부(WR_UM)와 신호 경로부(SPA)의 상면(SPA_T) 사이에 제공될 수 있다. 제1 경로부(PA1)는 웰 영역(WR)의 최상부(WR_UM)를 덮을 수 있다. 제1 경로부(PA1)는 웰 영역(WR)의 최상부(WR_UM)에 접할 수 있다. 제1 경로부(PA1)는 절연막(200)과 웰 영역(WR) 사이에 개재될 수 있다. 제1 경로부(PA1)의 최소폭이 제1 거리(L1)와 동일할 수 있다. 제1 경로부(PA1)는 웰 영역(WR)과 제3 방향(D3)으로 중첩될 수 있다. 일 예로, 제1 경로부(PA1)는 웰 영역(WR)과 수직적으로 중첩될 수 있다. 제1 경로부(PA1)는 웰 영역(WR)과 다른 제1 도전형 불순물을 포함할 수 있다.
제2 경로부(PA2)는 웰 영역(WR)과 제5 얕은 소자 분리막(STI5) 사이에 제공될 수 있다. 제2 경로부(PA2)는 웰 영역(WR)의 측벽에 접할 수 있다. 제2 경로부(PA2)는 제5 얕은 소자 분리막(STI5)에 접할 수 있다. 제2 경로부(PA2)의 최소폭이 제2 거리(L2)와 동일할 수 있다. 제2 경로부(PA2)는 웰 영역(WR)의 상부(WR_U)를 둘러쌀 수 있다. 제2 경로부(PA2)는 웰 영역(WR)과 다른 제1 도전형 불순물을 포함할 수 있다.
설명의 편의를 위해 기판(100)을 베이스부(BA), 제1 경로부(PA1) 및 제2 경로부(PA2)로 구분하여 설명하였지만, 기판(100)의 베이스부(BA), 제1 경로부(PA1) 및 제2 경로부(PA2)는 서로 경계 없이 연결될 수 있다. 제2 경로부(PA2)는 베이스부(BA)에 연결될 수 있고, 제1 경로부(PA1)는 제2 경로부(PA2)에 연결될 수 있다.
도 1d 및 1e를 참조하여 제1 가드 구조체(GS1)에 포함되는 가드 비아들을 예시적으로 설명한다. 제2 가드 구조체(GS2)에 포함되는 가드 비아들은 아래에서 설명되는 제1 가드 구조체(GS1)에 포함되는 가드 비아들과 유사할 수 있다. 도 1d에서, 설명의 편의를 위해 제3 가드 라인(GL3)의 도시는 생략되었다.
제1 가드 구조체(GS1)의 제1 연장부(ET1)에 포함되는 제1 내지 제6 가드 비아들(GV1, GV2, GV3, GV4, GV5, GV6)은 제1 연장부(ET1)의 연장 방향인 제1 방향(D1)을 따라 배열될 수 있고, 제1 가드 구조체(GS1)의 제2 연장부(ET2)에 포함되는 제1 내지 제6 가드 비아들(GV1, GV2, GV3, GV4, GV5, GV6)은 제2 연장부(ET2)의 연장 방향인 제2 방향(D2)을 따라 배열될 수 있다.
제1 가드 구조체(GS1)의 제1 가드 비아들(GV1)은 제1 가드 구조체(GS1)의 제2 가드 비아들(GV2)보다 제1 액티브 영역(AR1)에 가깝게 배치될 수 있고, 제1 가드 구조체(GS1)의 제3 가드 비아들(GV3)은 제1 가드 구조체(GS1)의 제4 가드 비아들(GV4)보다 제1 액티브 영역(AR1)에 가깝게 배치될 수 있고, 제1 가드 구조체(GS1)의 제5 가드 비아들(GV5)은 제1 가드 구조체(GS1)의 제6 가드 비아들(GV6)보다 제1 액티브 영역(AR1)에 가깝게 배치될 수 있다.
각각의 제1 내지 제6 가드 비아들(GV1, GV2, GV3, GV4, GV5, GV6)은 단측벽들(SS)을 포함할 수 있다. 각각의 제1 내지 제6 가드 비아들(GV1, GV2, GV3, GV4, GV5, GV6)의 단측벽들(SS)은 각각의 제1 내지 제6 가드 비아들(GV1, GV2, GV3, GV4, GV5, GV6)의 측벽들 중 짧은 측벽들일 수 있다. 서로 인접하는 제1 가드 비아들(GV1)의 단측벽들(SS)은 서로 이격되면서 마주볼 수 있다. 서로 인접하는 제2 가드 비아들(GV2)의 단측벽들(SS)은 서로 이격되면서 마주볼 수 있다. 서로 인접하는 제3 가드 비아들(GV3)의 단측벽들(SS)은 서로 이격되면서 마주볼 수 있다. 서로 인접하는 제4 가드 비아들(GV4)의 단측벽들(SS)은 서로 이격되면서 마주볼 수 있다. 서로 인접하는 제5 가드 비아들(GV5)의 단측벽들(SS)은 서로 이격되면서 마주볼 수 있다. 서로 인접하는 제6 가드 비아들(GV6)의 단측벽들(SS)은 서로 이격되면서 마주볼 수 있다.
각각의 제1, 제3 및 제5 가드 비아들(GV1, GV3, GV5)은 각각의 제2, 제4 및 제6 가드 비아들(GV2, GV4, GV6)과 마주보는 외측 장측벽(OLS)을 포함할 수 있다. 각각의 제2, 제4 및 제6 가드 비아들(GV2, GV4, GV6)은 각각의 제1, 제3 및 제5 가드 비아들(GV1, GV3, GV5)과 바주보는 내측 장측벽(ILS)을 포함할 수 있다.
1개의 제1 가드 비아(GV1)의 외측 장측벽(OLS)은 2개의 제2 가드 비아들(GV2)의 내측 장측벽들(ILS)과 마주볼 수 있다. 1개의 제1 가드 비아(GV1)의 외측 장측벽(OLS)은 2개의 제2 가드 비아들(GV2)의 내측 장측벽들(ILS)과 중첩될 수 있다. 일 예로, 제1 연장부(ET1)에 포함되는 1개의 제1 가드 비아(GV1)의 외측 장측벽(OLS)은 제1 연장부(ET1)에 포함되는 2개의 제2 가드 비아들(GV2)의 내측 장측벽들(ILS)과 제2 방향(D2)으로 중첩될 수 있다. 1개의 제2 가드 비아(GV2)의 내측 장측벽(ILS)은 2개의 제1 가드 비아들(GV1)의 외측 장측벽들(OLS)과 마주볼 수 있다. 1개의 제2 가드 비아(GV2)의 내측 장측벽(ILS)은 2개의 제1 가드 비아들(GV1)의 외측 장측벽들(OLS)과 중첩될 수 있다. 1개의 제3 가드 비아(GV3)의 외측 장측벽(OLS)은 2개의 제4 가드 비아들(GV4)의 내측 장측벽들(ILS)과 마주볼 수 있다. 1개의 제3 가드 비아(GV3)의 외측 장측벽(OLS)은 2개의 제4 가드 비아들(GV4)의 내측 장측벽들(ILS)과 중첩될 수 있다. 1개의 제4 가드 비아(GV4)의 내측 장측벽(ILS)은 2개의 제3 가드 비아들(GV3)의 외측 장측벽들(OLS)과 마주볼 수 있다. 1개의 제4 가드 비아(GV4)의 내측 장측벽(ILS)은 2개의 제3 가드 비아들(GV3)의 외측 장측벽들(OLS)과 중첩될 수 있다. 1개의 제5 가드 비아(GV5)의 외측 장측벽(OLS)은 2개의 제6 가드 비아들(GV6)의 내측 장측벽들(ILS)과 마주볼 수 있다. 1개의 제5 가드 비아(GV5)의 외측 장측벽(OLS)은 2개의 제6 가드 비아들(GV6)의 내측 장측벽들(ILS)과 중첩될 수 있다. 1개의 제6 가드 비아(GV6)의 내측 장측벽(ILS)은 2개의 제5 가드 비아들(GV5)의 외측 장측벽들(OLS)과 마주볼 수 있다. 1개의 제6 가드 비아(GV6)의 내측 장측벽(ILS)은 2개의 제5 가드 비아들(GV5)의 외측 장측벽들(OLS)과 중첩될 수 있다.
1개의 제1 가드 비아(GV1)의 양 단부들은 2개의 제2 가드 비아들(GV2)의 단부들에 중첩될 수 있다. 일 예로, 제1 연장부(ET1)에 포함되는 1개의 제1 가드 비아(GV1)의 양 단부들은 제1 연장부(ET1)에 포함되는 2개의 제2 가드 비아들(GV2)의 단부들에 제2 방향(D2)으로 중첩될 수 있다. 1개의 제2 가드 비아(GV2)의 양 단부들은 2개의 제1 가드 비아들(GV1)의 단부들에 중첩될 수 있다. 1개의 제3 가드 비아(GV3)의 양 단부들은 2개의 제4 가드 비아들(GV4)의 단부들에 중첩될 수 있다. 1개의 제4 가드 비아(GV4)의 양 단부들은 2개의 제3 가드 비아들(GV3)의 단부들에 중첩될 수 있다. 1개의 제5 가드 비아(GV5)의 양 단부들은 2개의 제6 가드 비아들(GV6)의 단부들에 중첩될 수 있다. 1개의 제6 가드 비아(GV6)의 양 단부들은 2개의 제5 가드 비아들(GV5)의 단부들에 중첩될 수 있다.
제1 및 제2 가드 구조체들(GS1, GS2) 각각은 서로 중첩적으로 배치되는 제1 내지 제6 가드 비아들(GV1, GV2, GV3, GV4, GV5, GV6)을 포함함에 따라, 제1 및 제2 액티브 영역들(AR1, AR2)에서 발생하는 자기장이 제1 및 제2 가드 구조체들(GS1, GS2) 밖으로 확장되는 것을 차단할 수 있다.
본 개시의 실시예들에 따른 반도체 장치는 액티브 영역들 사이에 웰 영역을 포함함에 따라, 일 액티브 영역에서 발생한 저주파 신호가 다른 액티브 영역으로 누설되는 것이 차단될 수 있다.
본 개시의 실시예들에 따른 반도체 장치는 접지된 석션 영역을 포함함에 따라, 일 액티브 영역에서 발생한 고주파 신호가 다른 액티브 영역으로 누설되는 것이 차단될 수 있다.
본 개시의 실시예들에 따른 반도체 장치는 가드 구조체를 포함함에 따라, 액티브 영역에서 발생하는 자기장이 가드 구조체 밖으로 확장되는 것이 차단될 수 있다.
도 2는 본 개시의 일부 실시예들에 따른 반도체 장치의 저주파 신호 차단 효과를 설명하기 위한 단면도이다.
도 2를 참조하면, 제1 액티브 영역(AR1)에서 발생한 저주파 신호(달리 말하면, 저주파 신호에 따른 전하)가 제2 액티브 영역(AR2)으로 전달되기 위한 경로는 제1 경로부(PA1) 및 제2 경로부(PA2)를 포함할 수 있다. 웰 영역(WR)은 기판(100)과 다른 도전형의 불순물을 포함하므로, 저주파 신호는 웰 영역(WR)을 통과하지 못하고 기판(100)의 제1 및 제2 경로부(PA1, PA2)를 통하여만 이동할 수 있다. 저주파 신호가 기판(100)의 제1 및 제2 경로부(PA1, PA2)를 통하여만 이동할 수 있으므로, 저주파 신호의 이동 경로가 길어질 수 있고, 저주파 신호가 제1 액티브 영역(AR1)에서 제2 액티브 영역(AR2)으로 전달되는 것이 차단될 수 있다. 웰 영역(WR)의 최하부의 레벨은 충분히 낮을 수 있고, 저주파 신호가 웰 영역(WR)의 최하부의 아래로 이동하여 제1 액티브 영역(AR1)에서 제2 액티브 영역(AR2)으로 전달되는 것이 차단될 수 있다.
도 3은 본 개시의 일부 실시예들에 따른 반도체 장치의 고주파 신호 차단 효과를 설명하기 위한 도면이다.
도 3을 참조하면, 제1 액티브 영역(AR1)에서 발생한 고주파 신호(달리 말하면, 고주파 신호에 따른 전하)는 제2 액티브 영역(AR2)으로 이동하는 도중 석션 영역(SR)의 제1 개재부(IN1) 및 제2 개재부(IN2)로 석션될 수 있다. 석션 영역(SR)이 제1 가드 구조체(GS1) 및 제2 가드 구조체(GS2)를 통해 접지됨에 따라, 고주파 신호는 석션 영역(SR)으로 석션될 수 있다. 제1 액티브 영역(AR1)에서 발생한 고주파 신호는 웰 영역(WR)을 통과하기 전에 지나치는 제1 개재부(IN1) 및 웰 영역(WR)을 통과한 후에 지나치는 제2 개재부(IN2)로 석션될 수 있다. 고주파 신호가 석션되므로, 제1 액티브 영역(AR1)에서 발생한 고주파 신호가 제2 액티브 영역(AR2)으로 전달되는 것이 차단될 수 있다.
도 4는 본 개시의 일부 실시예들에 따른 반도체 장치의 평면도이다.
도 4를 참조하면, 반도체 장치는 제1 및 제2 액티브 영역들(AR1a, AR2a), 웰 영역(WRa), 석션 영역(SRa) 및 제1 및 제2 가드 구조체들(GS1a, GS2a)을 포함할 수 있다.
제1 가드 구조체(GS1a)는 석션 영역(SRa)의 제1 서라운드부(SUP1a) 상에만 배치될 수 있다. 제1 가드 구조체(GS1a)의 전부는 석션 영역(SRa)의 제1 서라운드부(SUP1a) 상에 배치될 수 있다. 제1 가드 구조체(GS1a)의 제1 및 제2 연장부들(ET1a, ET2a) 전부는 제1 서라운드부(SUP1a)와 제3 방향(D3)으로 중첩될 수 있다. 제2 가드 구조체(GS2a)는 석션 영역(SRa)의 제2 서라운드부(SUP2a) 상에만 배치될 수 있다. 제2 가드 구조체(GS2a)의 전부는 석션 영역(SRa)의 제2 서라운드부(SUP2a) 상에 배치될 수 있다. 제2 가드 구조체(GS2a)의 제1 및 제2 연장부들(ET1a, ET2a) 전부는 제2 서라운드부(SUP2a)와 제3 방향(D3)으로 중첩될 수 있다. 석션 영역(SRa)의 연결부들(COPa) 상에는 제1 및 제2 가드 구조체들(GS1a, GS2a)이 배치되지 않을 수 있다.
도 5a는 본 개시의 일부 실시예들에 따른 반도체 장치의 평면도이다. 도 5b는 도 5a의 A2-A2'선에 따른 단면도이다.
도 5a 및 5b를 참조하면, 제1 액티브 영역(AR1b) 및 제1 액티브 영역(AR1b)의 적어도 일부를 둘러싸는 제1 깊은 소자 분리막(DTI1b)이 제공될 수 있고, 제2 액티브 영역(AR2b) 및 제2 액티브 영역(AR2b)의 적어도 일부를 둘러싸는 제2 깊은 소자 분리막(DTI2b)이 제공될 수 있다.
제1 석션 영역(SR1b) 및 제2 석션 영역(SR2b)이 제공될 수 있다. 제1 석션 영역(SR1b)은 제1 액티브 영역(AR1b) 및 제1 깊은 소자 분리막(DTI1b) 각각의 적어도 일부를 둘러쌀 수 있다. 제2 석션 영역(SR2b)은 제2 액티브 영역(AR2b) 및 제2 깊은 소자 분리막(DTI2b) 각각의 적어도 일부를 둘러쌀 수 있다. 제1 깊은 소자 분리막(DTI1b)은 제1 석션 영역(SR1b)과 제1 액티브 영역(AR1b) 사이에 배치될 수 있다. 제2 깊은 소자 분리막(DTI2b)은 제2 석션 영역(SR2b)과 제2 액티브 영역(AR2b) 사이에 배치될 수 있다.제1 및 제2 웰 영역들(WR1b, WR2b)이 제공될 수 있다. 제1 웰 영역(WR1b)은 제1 액티브 영역(AR1b), 제1 깊은 소자 분리막(DTI1b) 및 제1 석션 영역(SR1b)을 도 5a에 따른 평면적 관점에서 둘러쌀 수 있다. 제2 웰 영역(WR2b)은 제2 액티브 영역(AR2b), 제2 깊은 소자 분리막(DTI2b) 및 제2 석션 영역(SR2b)을 도 5a에 따른 평면적 관점에서 둘러쌀 수 있다.제1 액티브 영역(AR1b) 및 제2 액티브 영역(AR2b) 사이에 제1 웰 영역(WR1b)의 일부 및 제2 웰 영역(WR2b)의 일부가 배치될 수 있다.
제3 석션 영역(SR3b)이 제공될 수 있다. 제3 석션 영역(SR3b)은 도 5a에 따른 평면적 관점에서 제1 및 제2 액티브 영역들(AR1b, AR2b), 제1 및 제2 석션 영역들(SR1b, SR2b) 및 제1 및 제2 웰 영역들(WR1b, WR2b)을 둘러쌀 수 있다. 제3 석션 영역(SR3b)과 제1 석션 영역(SR1b) 사이에 제1 웰 영역(WR1b)이 배치될 수 있다. 제3 석션 영역(SR3b)과 제2 석션 영역(SR2b) 사이에 제2 웰 영역(WR2b)이 배치될 수 있다.
얕은 소자 분리막들(STIb)이 제공될 수 있다. 얕은 소자 분리막(STIb)은 제1 액티브 영역(AR1b)과 제1 깊은 소자 분리막(DTI1b) 사이, 제1 석션 영역(SR1b)과 제1 깊은 소자 분리막(DTI1b) 사이, 제1 웰 영역(WR1b)과 제1 석션 영역(SR1b) 사이, 제3 석션 영역(SR3b)과 제1 웰 영역(WR1b) 사이, 제2 액티브 영역(AR2b)과 제2 깊은 소자 분리막(DTI2b) 사이, 제2 석션 영역(SR2b)과 제2 깊은 소자 분리막(DTI2b) 사이, 제2 웰 영역(WR2b)과 제2 석션 영역(SR2b) 사이, 또는 제3 석션 영역(SR3b)과 제2 웰 영역(WR2b) 사이에 제공될 수 있다.
제1 내지 제4 가드 구조체들(GS1b, GS2b, GS3b, GS4b)이 제공될 수 있다. 제1 석션 영역(SR1b) 상에 제1 가드 구조체(GS1b)가 제공될 수 있고, 제2 석션 영역(SR2b) 상에 제3 가드 구조체(GS3b)가 제공될 수 있고, 제3 석션 영역(SR3b) 상에 제2 및 제4 가드 구조체들(GS2b, GS4b)이 제공될 수 있다.
제1 가드 구조체(GS1b)는 제1 액티브 영역(AR1b) 및 제1 깊은 소자 분리막(DTI1b)을 도 5a에 따른 평면적 관점에서 둘러쌀 수 있다. 제3 가드 구조체(GS3b)는 제2 액티브 영역(AR2b) 및 제2 깊은 소자 분리막(DTI2b)을 도 5a에 따른 평면적 관점에서 둘러쌀 수 있다. 제2 가드 구조체(GS2b)는 제1 액티브 영역(AR1b), 제1 깊은 소자 분리막(DTI1b), 제1 석션 영역(SR1b) 및 제1 웰 영역(WR1b)을 도 5a에 따른 평면적 관점에서 둘러쌀 수 있다. 제4 가드 구조체(GS4b)는 제2 액티브 영역(AR2b), 제2 깊은 소자 분리막(DTI2b), 제2 석션 영역(SR2b) 및 제2 웰 영역(WR2b)을 둘러싸는 제3 석션 영역(SR3b)의 일부 상에 제공될 수 있다. 제4 가드 구조체(GS4b)는 제2 가드 구조체(GS2b)와 이격될 수 있다.
도 6은 본 개시의 일부 실시예들에 따른 반도체 장치의 단면도이다.
도 6을 참조하면, 제1 액티브 영역(AR1c) 및 제2 액티브 영역(AR2c) 사이에 복수개의 웰 영역들(WRc)이 제공될 수 있다. 일 예로, 제1 액티브 영역(AR1c) 및 제2 액티브 영역(AR2c) 사이에 4개의 웰 영역들(WRc)이 제공될 수 있다.
서로 인접하는 웰 영역들(WRc) 사이에 깊은 소자 분리막(DTIc)이 제공될 수 있다. 일부 실시예들에 있어서, 도시된 것과 달리, 서로 인접하는 웰 영역들(WRc) 사이에 오직 얕은 소자 분리막들(STIc)만이 제공될 수 있다.
서로 인접하는 웰 영역들(WRc) 사이에 복수개의 석션 영역들(SRc)이 제공될 수 있다. 일 예로, 서로 인접하는 웰 영역들(WRc) 사이에 2개의 석션 영역들(SRc)이 제공될 수 있다.
본 개시의 일부 실시예들에 따른 반도체 장치는 제1 및 제2 액티브 영역들(AR1c, AR2c) 사이에 복수개의 웰 영역들(WRc)이 배치되고, 서로 인접하는 웰 영역들(WRc) 사이에 복수개의 석션 영역들(WRc)이 배치됨에 따라, 상대적으로 큰 신호 차단 성능을 가질 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 기판
WR: 웰 영역
SR: 석션 영역

Claims (10)

  1. 제1 도전형 불순물을 포함하는 기판;
    상기 기판 상의 제1 액티브 영역 및 제2 액티브 영역;
    상기 제1 액티브 영역을 둘러싸는 제1 깊은 소자 분리막;
    상기 제2 액티브 영역을 둘러싸는 제2 깊은 소자 분리막;
    상기 제1 및 제2 깊은 소자 분리막들을 둘러싸고, 상기 제1 도전형 불순물을 포함하는 석션 영역;
    상기 제1 및 제2 액티브 영역들 사이에 배치되고, 상기 제1 도전형 불순물과 다른 제2 도전형 불순물을 포함하는 웰 영역;
    상기 석션 영역과 상기 웰 영역 사이에 배치되는 얕은 소자 분리막; 및
    상기 석션 영역과 연결되는 가드 구조체를 포함하고,
    상기 기판은 상기 웰 영역의 최상부를 덮고, 상기 웰 영역의 상부를 둘러싸는 신호 경로부를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 신호 경로부는 상기 웰 영역의 상기 최상부보다 높은 레벨에 배치되는 제1 경로부 및 상기 웰 영역의 상기 최상부보다 낮은 레벨에 배치되는 제2 경로부를 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 웰 영역은 상기 얕은 소자 분리막과 이격되고,
    상기 제2 경로부는 상기 상기 웰 영역과 상기 얕은 소자 분리막 사이에 배치되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 웰 영역은 상기 얕은 소자 분리막과 이격되고,
    상기 얕은 소자 분리막과 상기 웰 영역 사이의 최단거리는 상기 얕은 소자 분리막의 최대폭보다 작은 반도체 장치.
  5. 제1 항에 있어서,
    상기 신호 경로부의 상면과 상기 웰 영역의 상기 최상부 사이의 최단거리는 상기 얕은 소자 분리막의 최대폭보다 작은 반도체 장치.
  6. 제1 항에 있어서,
    상기 석션 영역의 상기 제1 도전형 불순물의 농도는 상기 기판의 상기 제1 도전형 불순물의 농도보다 높은 반도체 장치.
  7. 제1 항에 있어서,
    상기 가드 구조체는 상기 석션 영역 상의 제1 가드 비아들 및 제2 가드 비아들, 및 상기 제1 및 제2 가드 비아들 상의 제1 가드 라인을 포함하고,
    상기 제1 가드 비아들 중 1개의 외측 장측벽은 상기 제2 가드 비아들 중 2개의 내측 장측벽들과 마주보는 반도체 장치.
  8. 제1 항에 있어서,
    상기 웰 영역은 복수개의 웰 영역들을 포함하고,
    상기 석션 영역은 상기 복수개의 웰 영역들 중 서로 인접하는 2개 사이에 배치되는 복수개의 석션 영역들을 포함하는 반도체 장치.
  9. 제1 도전형 불순물을 포함하는 기판;
    상기 기판 상의 제1 액티브 영역 및 제2 액티브 영역;
    상기 제1 및 제2 액티브 영역들을 둘러싸고, 상기 제1 도전형 불순물을 포함하는 석션 영역; 및
    상기 제1 및 제2 액티브 영역들 사이에 배치되고, 상기 제1 도전형 불순물과 다른 제2 도전형 불순물을 포함하는 웰 영역을 포함하고,
    상기 웰 영역은 상기 기판의 상면 및 상기 석션 영역과 이격되고,
    상기 웰 영역과 상기 기판의 상기 상면 사이의 최단거리는 상기 석션 영역의 폭보다 작은 반도체 장치.
  10. 제9 항에 있어서,
    상기 기판은 상기 기판의 상기 상면 및 상기 웰 영역 사이의 제1 경로부를 포함하고,
    상기 제1 경로부는 상기 제1 도전형 불순물을 포함하는 반도체 장치.
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