JP6557134B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置および半導体装置の製造方法に関する。

近年、ＣＭＯＳ技術が向上し、アナログ回路とデジタル回路を混載させたＳｏＣ（System on a Chip）が様々な用途に用いられている。このような混載チップでは、デジタル回路からアナログ回路へと基板を伝わるノイズを低減するために様々なアイソレーション技術が用いられる。例えば、デジタル回路のノイズ源からアナログ回路までの距離を大きくする、基板内部にＳＴＩ（Shallow Trench Isolation）やＤＴＩ（Deep Trench Isolation）等の絶縁層を形成する、ガードリング（Guard Ring）やトリプルウェル（Triple Well）等のウェル層を形成する、高抵抗基板を用いる、または、これらを組み合わせる方法等が挙げられる。

特開２００１−３４５４２８号公報 特開２００４−２５３６３３号公報

アナログ・デジタル混載チップの高集積化や高周波数化が進むにつれて、上述のアイソレーション技術では基板を伝わるノイズを十分に遮断できない場合が生じてきている。高集積化により、アナログ回路とデジタル回路との間に十分な距離を取ることが難しくなっており、上述の絶縁層やウェル層よりも深い領域を伝搬するノイズが影響することがある。また、１ＧＨｚ以上の高周波信号を用いる場合には、トリプルウェル構造のインピーダンスが小さくなるために十分なノイズ遮断効果が得られないこともある。

本発明のある態様の例示的な目的のひとつは、半導体基板に形成される複数の回路領域間のノイズ遮断特性を向上させる技術を提供することにある。

本発明のある態様の半導体装置は、半導体基板の主面に設けられる第１回路領域と、主面の第１回路領域の隣に設けられる第２回路領域と、第１回路領域に形成される第１アイソレーション構造と、第１回路領域と第２回路領域の間に形成され、半導体基板よりも抵抗率の高い高抵抗領域を有する第２アイソレーション構造と、を備える。

本発明の別の態様は、半導体装置の製造方法である。この方法は、主面に設けられる第１回路領域と、主面の第１回路領域の隣に設けられる第２回路領域とを有する半導体基板を用意することと、第１回路領域と第２回路領域の間の領域に対応した開口を有するマスクを半導体基板の主面上に配置することと、マスクの上から主面にイオン照射して第１回路領域と第２回路領域の間の領域に半導体基板よりも抵抗率の高い高抵抗領域を形成することと、を備える。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、半導体基板に形成される複数の回路領域間のノイズ遮断特性を向上させることができる。

実施の形態に係る半導体装置の構造を模式的に示す断面図である。 図１の半導体装置の構造を模式的に示す上面図である。 図１の半導体装置の製造方法を模式的に示す図である。 イオン照射後の半導体基板の抵抗率分布の一例を示すグラフである。 図５（ａ）〜（ｃ）は、イオン照射に用いるイオン種と形成される高抵抗領域の形状との関係を模式的に示す図である。 半導体装置が奏する効果を模式的に示す断面図である。 アイソレーション構造の伝達特性を示すグラフである。 アイソレーション構造の伝達特性を示すグラフである。 変形例に係る半導体装置の構造を模式的に示す断面図である。 図９の半導体装置の製造方法を模式的に示す図である。 図１１（ａ）、（ｂ）は、変形例に係るトレンチ型高抵抗領域の形成方法を模式的に示す断面図である。 イオン照射後の半導体基板の抵抗率分布の一例を示すグラフである。

以下、本発明を実施するための形態について詳細に説明する。なお、以下に述べる構成は例示であり、本発明の範囲を何ら限定するものではない。また、図面の説明において同一の要素には同一の符号を付し、重複する説明を適宜省略する。また、以下の説明において参照する各断面図において、半導体基板やその他の層の厚みや大きさは説明の便宜上のものであり、必ずしも実際の寸法や比率を示すものではない。

図１は、実施の形態に係る半導体装置１０の構造を模式的に示す断面図であり、図２は、半導体装置１０の上面図である。半導体装置１０は、システムＬＳＩやシステム・オン・チップといった集積回路（ＩＣ）である。半導体装置１０は、半導体基板１２の主面１２ａに形成される第１回路領域Ｅ１と第２回路領域Ｅ２を含む。例えば、第１回路領域Ｅ１にはアナログ回路が形成され、第２回路領域Ｅ２にはデジタル回路が形成される。

本実施の形態では、第１回路領域Ｅ１に第１アイソレーション構造４０が形成されるとともに、第１回路領域Ｅ１と第２回路領域Ｅ２との間に位置する分離領域Ｅ３に第２アイソレーション構造５０が形成される。第１アイソレーション構造４０は、トリプルウェル構造１４やガードリング２４といった従来型のアイソレーション構造である。一方、第２アイソレーション構造５０は、主面１２ａからの深さｄが２０μｍ以上あるトレンチ型高抵抗領域５２で構成される従来型とは異なるアイソレーション構造である。本実施の形態では、第１アイソレーション構造４０に加えて第２アイソレーション構造５０を設けることにより、第１回路領域Ｅ１と第２回路領域Ｅ２の間のノイズ遮断特性を向上させる。

半導体装置１０は、半導体基板１２を備える。半導体基板１２は、抵抗率が１００Ω・ｃｍ以下の低抵抗の半導体基板であり、例えば、チョクラルスキー（ＣＺ）法により作製されたｐ型のシリコン（Ｓｉ）ウェハである。ＣＺ法により作製されたウェハは、フローティングゾーン（ＦＺ）法等により作製された高抵抗ウェハと比較して抵抗率が低く、安価である。

本明細書において、半導体基板１２の主面１２ａに直交する方向を上下方向または深さ方向といい、半導体基板１２から見て主面１２ａ側に向かう方向を上方向または上側、主面１２ａと反対の裏面１２ｂに向かう方向を下方向または下側ということがある。また、主面１２ａに平行する方向を横方向または水平方向ということがある。

第１回路領域Ｅ１は、アナログ回路を構成するトランジスタやダイオードといった半導体素子が形成されるアナログ素子領域２０を含む。アナログ素子領域２０には、半導体素子を形成するためのウェル領域、ソース／ドレイン領域、コンタクト領域などの不純物拡散層が設けられる。アナログ素子領域２０は、ｐウェル１８の内側に設けられ、ｐウェル１８は、ｎウェル１６の内側に設けられる。ｎウェル１６およびｐウェル１８は、いわゆるトリプルウェル構造１４を形成し、アナログ素子領域２０に進入するノイズを低減させる。

アナログ素子領域２０には、さらに、ノイズを低減するためのガードリング２４が設けられる。ガードリング２４は、ソース／ドレイン領域やコンタクト領域を囲むように主面１２ａに設けられる導電性の高い領域である。ガードリング２４は、金属層や高濃度の不純物層などで構成され、グランド端子２８に接続される。図示する例において、ガードリング２４は、アナログ信号端子２６に接続されるｐ型コンタクト領域２２の周囲に形成され、アナログ信号端子２６に進入するノイズを低減させる。

第２回路領域Ｅ２は、デジタル回路を構成するトランジスタやダイオードといった半導体素子が形成されるデジタル素子領域３０を含む。デジタル素子領域３０には、半導体素子を形成するためのウェル領域、ソース／ドレイン領域、コンタクト領域などが設けられる。図示する例において、デジタル素子領域３０には、デジタル信号端子３６に接続されるｐ型コンタクト領域３２が形成されている。

分離領域Ｅ３は、第１回路領域Ｅ１と第２回路領域Ｅ２の間に位置し、トレンチ型高抵抗領域５２が形成される。トレンチ型高抵抗領域５２は、半導体基板１２のボディ領域１２ｄよりも抵抗率の高い領域であり、１００Ω・ｃｍ以上の抵抗率を有する。トレンチ型高抵抗領域５２の抵抗率は、例えば、５００Ω・ｃｍ以上であり、好ましくは１ｋΩ・ｃｍ以上である。

トレンチ型高抵抗領域５２は、半導体基板１２の主面１２ａから反対側の裏面１２ｂに向けてある程度の深さｄを持つように形成される。トレンチ型高抵抗領域５２は、アナログ素子領域２０やデジタル素子領域３０に形成される不純物拡散層やトリプルウェル構造１４よりも深くなるように形成される。トレンチ型高抵抗領域５２の深さｄは、２０μｍ以上であり、好ましくは５０μｍ〜２００μｍ程度である。トレンチ型高抵抗領域５２の深さｄを大きくすることで、アナログ素子領域２０とデジタル素子領域３０の間のノイズ低減効果を向上させることができる。

トレンチ型高抵抗領域５２は、主面１２ａにおける横方向の幅ｗ１が小さく、裏面１２ｂに近い底部５２ｄ付近の横方向の幅ｗ２が大きくなるように形成される。ここでいう横方向とは、第１回路領域Ｅ１と第２回路領域Ｅ２が隣り合う方向のことをいい、図１及び図２の紙面における左右方向である。トレンチ型高抵抗領域５２は、図示されるように、主面１２ａから離れるにつれて横方向の幅が広くなるように形成される。底部５２ｄの横方向の幅ｗ２を大きくすることにより、トレンチ型高抵抗領域５２に沿って底部５２ｄの下を回り込むノイズ信号の伝搬経路を長くしてノイズ低減効果を高めることができる。

トレンチ型高抵抗領域５２は、低抵抗基板である半導体基板１２のボディ領域１２ｄにイオンビームを照射することにより形成される。ウェハにイオン照射がなされると、イオンの加速エネルギーに応じた深さまでイオンが到達する。その際、到達した領域を含む近傍では格子欠陥が形成され、結晶の規則性（周期性）が乱れた状態となる。このような格子欠陥が多い領域では電子が散乱されやすくなり、電子の移動が阻害される。つまり、イオン照射により局所的な格子欠陥が生じた領域では、抵抗率が上昇することになる。このようにして高抵抗領域を形成できる。

なお、イオン照射によって抵抗率が上昇する深さ方向の位置や範囲は、イオン照射の加速エネルギーやイオン種、照射量を適宜選択することで調整可能である。例えば、イオン照射をする際のイオンの加速エネルギーを調整することで高抵抗領域が形成される深さ位置を調整できる。また、イオン照射に用いられるイオン種を適宜選択することで、高抵抗領域が形成される深さ方向の範囲（半値幅）や横方向の拡がり幅を調整できる。さらに、加速エネルギーを変化させながら複数回のイオン照射をすることで、深さ方向にわたってより厚い高抵抗領域を形成できる。

本実施の形態においては、例えば、水素（Ｈ）やヘリウム（Ｈｅ）などの軽いイオンを、５ＭｅＶ以上、１００ＭｅＶ以下の加速エネルギーで照射する。このような加速エネルギーのイオンビームを照射する装置として、サイクロトロン方式やバンデグラフ方式の装置が用いられる。このような照射条件を用いることにより、シリコンウェハにおいて半導体基板１２の主面１２ａの近傍から深さ１００μｍ以上の位置にまでイオンを到達させることができる。

つづいて、本実施の形態に係る半導体装置１０の製造方法について述べる。

図３は、半導体装置１０の製造工程を模式的に示す図であり、イオン照射によりトレンチ型高抵抗領域５２を形成する様子を示す。まず、第１回路領域Ｅ１にトリプルウェル構造１４を形成するとともに、アナログ素子領域２０およびデジタル素子領域３０に回路素子を形成した半導体基板１２を用意する。次に、主面１２ａの上にマスク６０を配置し、マスク６０の上からイオンビームＩＢを半導体基板１２の主面１２ａに照射する。マスク６０は、分離領域Ｅ３に対応する位置に開口６２が設けられており、分離領域Ｅ３に向かうイオンビームＩＢを通過させ、第１回路領域Ｅ１および第２回路領域Ｅ２に向かうイオンビームＩＢを遮蔽する。第１回路領域Ｅ１および第２回路領域Ｅ２に向かうイオンビームＩＢを遮蔽することにより、アナログ素子領域２０やデジタル素子領域３０の抵抗率がイオン照射により高くなることを防ぐ。

半導体基板１２のうちイオンビームＩＢが照射される分離領域Ｅ３には、トレンチ型高抵抗領域５２が形成される。トレンチ型高抵抗領域５２は、図示されるように、複数の高抵抗領域５３〜５５により構成される。主面１２ａの近傍に形成される第１高抵抗領域５３は、加速エネルギーの低いイオンビームＩＢを照射することにより形成される。主面１２ａから離れた深い位置に形成される第３高抵抗領域５５は、加速エネルギーの高いイオンビームＩＢを照射することにより形成される。第１高抵抗領域５３と第３高抵抗領域５５の間に形成される第２高抵抗領域５４は、加速エネルギーが中程度のイオンビームＩＢを照射することにより形成される。このように、加速エネルギーを変化させながら複数回イオンビームＩＢを照射することにより、トレンチ型高抵抗領域５２の厚さｄを大きくできる。また、半導体基板１２の主面１２ａ側からイオン照射することにより、主面１２ａの近傍、つまり、主面１２ａの直下から高抵抗領域を形成できる。

図３に示す工程によりトレンチ型高抵抗領域５２を形成した後、半導体基板１２に熱処理を加えてもよい。熱処理の温度は、半導体装置の使用時に想定される動作上限温度であり、例えば１００℃や２００℃である。熱処理によりトレンチ型高抵抗領域５２の一部領域において抵抗率に変化が生じ、場所によっては抵抗率が低下する。予め熱処理を施すことで、動作上限温度の範囲内で半導体装置１０を用いる場合に、事後的に高抵抗領域の抵抗率が低下してしまう影響を低減できる。これにより、事後的な抵抗率の変化を抑制でき、半導体装置１０の信頼性を高めることができる。

このような熱処理は、ウェハをダイシングして個片化する工程や、個片化されたチップと実装基板とをワイヤボンドで結線する工程や、チップを樹脂で封止する工程が含まれる、いわゆる「後工程」において行われてもよい。例えば、チップを樹脂で封止する工程において、樹脂硬化に必要な温度までチップを加熱することにより、封止処理を兼ねつつ熱処理を施すことができる。なお、樹脂封止工程とは別の工程として、熱処理を施してもよい。

図４は、イオン照射後の半導体基板の抵抗率分布の一例を示すグラフである。本図は、半導体基板の主面から１３μｍ，２８μｍ，４８μｍの深さ位置に^３Ｈｅ^２＋のイオンを１０^１３／ｃｍ^２のドーズ量で照射した場合の結果を示す。図示されるように、主面から約６０μｍの深さまでの範囲において、基板の抵抗率が約３０Ω・ｃｍから約３ｋΩ・ｃｍに増大していることがわかる。また、イオン照射後に熱処理を加えた場合であっても、約２ｋΩ・ｃｍ以上の高抵抗領域が約６０μｍの厚さで形成されていることがわかる。このように、加速エネルギーを変えて異なる深さ位置にイオンビームを照射することにより、厚い高抵抗領域を形成することができる。

なお、加速エネルギーを変えて異なる深さ位置にイオンビームを照射する場合には、リン（Ｐ）やヒ素（Ａｓ）などのｎ型ドーパントが拡散されたｎ型基板よりも、ボロン（Ｂ）やアルミニウム（Ａｌ）などのｐ型ドーパントが拡散されたｐ型基板の方が高抵抗領域を形成しやすい。いいかえれば、ｐ型基板は、ｎ型基板と比べて抵抗率の増加量が大きくなりやすい。したがって、ｐ型基板を用いることで、より深さｄの大きい高抵抗領域を形成できる。

図５（ａ）〜（ｃ）は、イオン照射に用いるイオン種と形成される高抵抗領域５２ａ，５２ｂ，５２ｃの形状との関係を模式的に示す図である。図５（ａ）は、イオン種として２価のヘリウム４イオン（^４Ｈｅ^２＋）を用いて深さが１５０μｍ程度のトレンチ型高抵抗領域５２ａを形成する場合を示す。主面１２ａの横方向の幅ｗ１が５０μｍである場合、底部５２ｄの横方向の幅ｗ２が６４μｍ程度となる。図５（ｂ）は、イオン種として２価のヘリウム３イオン（^３Ｈｅ^２＋）を用いる場合を示しており、主面１２ａの横方向の幅ｗ１が５０μｍである場合、底部５２ｄの横方向の幅ｗ２が７０μｍ程度となる。図５（ｃ）は、イオン種として１価の水素イオン（^１Ｈ^＋）を用いる場合を示しており、主面１２ａの横方向の幅ｗ１が５０μｍである場合と、底部５２ｄの横方向の幅ｗ２が８０μｍ程度となる。このように、イオン種を変えることによって、トレンチ型高抵抗領域５２の横方向の拡がりを調整することができる。特に、軽い水素イオンを用いることにより、底部５２ｄの横方向の幅ｗ２が大きいトレンチ型高抵抗領域５２を形成できる。

図６は、半導体装置１０が奏する効果を模式的に示す断面図である。本図は、デジタル信号端子３６に接続されるｐ型コンタクト領域３２からアナログ信号端子２６に接続されるｐ型コンタクト領域２２にノイズが伝搬する様子を示している。主面１２ａの近傍を横方向に伝搬するノイズ７１は、トレンチ型高抵抗領域５２を通過して減衰するとともに、トリプルウェル構造１４やガードリング２４によってさらに減衰されてｐ型コンタクト領域２２に到達する。同様に、アナログ素子領域２０よりも深い位置を横方向に伝搬するノイズ７２も、トレンチ型高抵抗領域５２、トリプルウェル構造１４およびガードリング２４によって減衰されてｐ型コンタクト領域２２に到達する。また、深い位置を横方向に伝搬するノイズ７３は、横方向の幅ｗ２が大きい底部５２ｄの下を回り込んで伝搬距離が長くなることにより信号強度が減衰する。このように半導体装置１０によれば、アナログ素子領域２０とデジタル素子領域３０の間の位置にトレンチ型高抵抗領域５２を設けることで、デジタル回路にて発生するノイズ信号がアナログ回路側に混入する影響を低減することができる。

図７及び図８は、本実施の形態に係るアイソレーション構造の伝達特性Ｓ_２１を示すグラフである。本グラフは、図１のデジタル信号端子３６に入力される信号強度とアナログ信号端子２６に出力される信号強度を計測し、Ｓパラメータを算出して求めたものである。なお、図１の第２アイソレーション構造５０として、主面１２ａの幅ｗ１が５０μｍ、底部５２ｄの幅ｗ２が５８μｍ、深さｄが６０μｍとなるトレンチ型高抵抗領域５２を形成した。また、比較例として、トリプルウェル構造１４、ガードリング２４およびトレンチ型高抵抗領域５２の少なくとも一部が設けられていない半導体装置を用意して同様の計測を行った。

図７において、グラフ８０は、トリプルウェル構造１４、ガードリング２４およびトレンチ型高抵抗領域５２のいずれも設けていない比較例を示し、グラフ８１は、ガードリング２４のみを設けた比較例を示し、グラフ８２は、ガードリング２４とトレンチ型高抵抗領域５２を設けた実施例を示す。図示されるように、ガードリング２４とトレンチ型高抵抗領域５２を組み合わせることにより、ガードリング２４のみを設けた場合と比べて、アイソレーション効果が−５ｄＢから−１０ｄＢ程度向上することがわかった。

図８において、グラフ８０は、図７と同じものを示し、グラフ８３は、トリプルウェル構造１４およびガードリング２４を設けた比較例を示し、グラフ８４は、トリプルウェル構造１４、ガードリング２４およびトレンチ型高抵抗領域５２を設けた実施例を示す。図示されるように、トリプルウェル構造１４およびガードリング２４に加えてトレンチ型高抵抗領域５２を組み合わせることにより、トリプルウェル構造１４およびガードリング２４のみを設けた場合と比べて、−５ｄＢから−１０ｄＢ程度アイソレーション効果が向上することがわかった。

このように、第２アイソレーション構造５０としてトレンチ型高抵抗領域５２を組み合わせることで、トリプルウェル構造１４やガードリング２４などの第１アイソレーション構造４０のみを用いる場合よりもノイズ遮断機能を向上させることができる。本実施の形態によれば、不純物拡散層より深い位置まで達するトレンチ型高抵抗領域５２を設けるため、半導体基板１２の深い領域を伝搬するノイズ信号を効果的に低減させることができる。また、深い位置となるにつれて横方向の幅が大きくなるようにトレンチ型高抵抗領域５２を形成するため、垂直型の高抵抗領域を形成する場合よりもノイズを低減させる効果をより高めることができる。

（変形例１）
図９は、変形例に係る半導体装置１１０の構造を模式的に示す断面図である。半導体装置１１０は、第２アイソレーション構造１５０として、トレンチ型高抵抗領域１５２とプレーナ型高抵抗領域１５４とを組み合わせている点で上述の実施の形態と相違する。以下、実施の形態との相違点を中心に説明する。

第２アイソレーション構造１５０は、トレンチ型高抵抗領域１５２とプレーナ型高抵抗領域１５４を有する。トレンチ型高抵抗領域１５２は、上述の実施の形態に係るトレンチ型高抵抗領域５２と同様に構成される。プレーナ型高抵抗領域１５４は、トレンチ型高抵抗領域１５２よりも深い位置に形成され、第１回路領域Ｅ１および分離領域Ｅ３にわたって横方向に延在する。プレーナ型高抵抗領域１５４は、トレンチ型高抵抗領域１５２と連続した高抵抗領域を形成するように設けられ、トレンチ型高抵抗領域１５２との間に低抵抗領域が生じないように形成される。プレーナ型高抵抗領域１５４は、第２回路領域Ｅ２を避けて設けられ、デジタル素子領域３０の下方に高抵抗領域が存在しないように形成される。

図１０は、半導体装置１１０の製造方法を模式的に示す図であり、プレーナ型高抵抗領域１５４を形成する工程を示す。まず、図３に示す工程と同様に、半導体基板１２の分離領域Ｅ３にトレンチ型高抵抗領域１５２が形成される。次に、裏面１２ｂの上にマスク１６０を配置し、マスク１６０の上からイオンビームＩＢを半導体基板１２の裏面１２ｂに照射する。マスク１６０は、第１回路領域Ｅ１および分離領域Ｅ３に対応する位置に開口１６２が設けられており、第１回路領域Ｅ１および分離領域Ｅ３に向かうイオンビームＩＢを通過させ、第２回路領域Ｅ２に向かうイオンビームＩＢを遮蔽する。これにより、裏面１２ｂから所定の深さの位置にプレーナ型高抵抗領域１５４を形成することができる。

本変形例によれば、トレンチ型高抵抗領域１５２に加えてプレーナ型高抵抗領域１５４を形成することで、図６に示すようなトレンチ型高抵抗領域５２の底部５２ｄの下を回り込んで伝搬するノイズ信号をより低減させることができる。特に、トレンチ型高抵抗領域１５２とプレーナ型高抵抗領域１５４とを連続的に形成し、両者の間に低抵抗領域が形成されないようにすることで、アナログ素子領域２０の周囲を高抵抗領域で取り囲むことができる。これにより、デジタル素子領域３０からアナログ素子領域２０へ向かうノイズ信号を低減させる効果をより高めることができる。

また、本変形例によれば、デジタル素子領域３０の下方にプレーナ型高抵抗領域１５４を形成していないため、デジタル素子領域３０にて生じたノイズ信号をデジタル素子領域３０の下方のボディ領域１２ｄに逃がすことができる。その結果、第２回路領域Ｅ２にもプレーナ型高抵抗領域１５４を設ける場合と比べて、デジタル素子領域３０からアナログ素子領域２０へ向かうノイズ信号の割合を低減させることができる。これにより、第２アイソレーション構造１５０によるノイズ遮蔽特性を高めることができる。

（変形例２）
図１１（ａ）、（ｂ）は、変形例に係るトレンチ型高抵抗領域２５２の形成方法を模式的に示す断面図である。本変形例では、半導体基板１２の主面１２ａに照射するイオンビームＩＢに所定の入射角θをつけることで、底部２５２ｄの横方向の幅がより広いトレンチ型高抵抗領域２５２を形成する。例えば、半導体基板１２の主面１２ａに垂直にイオンビームＩＢを照射して第１高抵抗領域２５２ａを形成した後に、図１１（ａ）に示すようにイオンビームＩＢを傾けて照射することで第１高抵抗領域２５２ａの隣に第２高抵抗領域２５２ｂを形成する。つづいて、図１１（ｂ）に示すように、イオンビームＩＢを反対方向に傾けて照射することで、第１高抵抗領域２５２ａを挟んで第２高抵抗領域２５２ｂとは反対側に第３高抵抗領域２５２ｃを形成する。なお、イオンビームＩＢを垂直に照射させる工程を用いずに、イオンビームＩＢを斜めに照射すること工程のみによってトレンチ型高抵抗領域２５２を形成してもよい。

本変形例によれば、第１高抵抗領域２５２ａのみを形成する場合と比べて、トレンチ型高抵抗領域２５２の底部２５２ｄの幅ｗ３を大きくすることができる。これにより、トレンチ型高抵抗領域２５２によるノイズ低減効果をより高めることができる。また、本変形例においても、主面１２ａの近傍の横方向の幅ｗ１は小さいままであるため、トレンチ型高抵抗領域２５２が形成される領域と素子領域とが近接する場合であっても、主面１２ａの近傍に形成される素子領域が高抵抗化してしまう影響を防ぐことができる。

以上、本発明を実施の形態にもとづいて説明した。本発明は上記実施の形態に限定されず、種々の設計変更が可能であり、様々な変形例が可能であること、またそうした変形例も本発明の範囲にあることは、当業者に理解されるところである。

上述の実施の形態においては、照射するイオンの加速エネルギーを変えて、イオン照射を３回行う場合について示した。変形例においては、加速エネルギーを変えずに１回だけイオン照射してもよいし、照射条件を変えて２回や４回以上イオン照射してもよい。加速エネルギーを変えて照射回数を増やすことでより厚い高抵抗領域を形成して、インダクタ素子の特性を向上させることができる。一方、照射回数を減らすことによりイオン照射にかかるコストを低減させることができる。したがって、イオン照射回数は、第２アイソレーション構造５０に必要となる高抵抗領域の深さに応じて適宜調整されることが望ましい。具体的には、２回〜７回程度の範囲でイオン照射回数を調整することが望ましい。

上述の実施の形態においては、半導体基板１２の主面１２ａにイオン照射してトレンチ型高抵抗領域を形成する場合を示した。変形例においては、裏面１２ｂからのイオン照射を組み合わせてトレンチ型高抵抗領域を形成してもよい。

図１２は、イオン照射後の半導体基板の抵抗率分布の一例を示すグラフであり、主面からのイオン照射と裏面からのイオン照射を組み合わせた場合の結果を示す。本図では、半導体基板の主面側から深さ４０μｍ，１４０μｍの位置に^３Ｈｅ^２＋のイオンを１０^１３／ｃｍ^２のドーズ量で照射するとともに、半導体基板の裏面側から深さ６０μｍの位置に^３Ｈｅ^２＋のイオンを１０^１３／ｃｍ^２のドーズ量で照射した場合の結果を示す。図示されるように、主面から約１５０μｍの深さまでの範囲において、基板の抵抗率が約３Ω・ｃｍから約１ｋΩ・ｃｍ以上に増大していることがわかる。また、熱処理後においても、主面から約１５０μｍの深さまでのほとんどの領域において、基板の抵抗率が約１ｋΩ・ｃｍの高抵抗領域となっていることがわかる。このように、加速エネルギーを変えて異なる深さ位置にイオンビームを照射するとともに、裏面からのイオンビームの照射を組み合わせることで、深さｄの大きいトレンチ型高抵抗領域を形成できる。

上述の実施の形態では、従来型の第１アイソレーション構造として、ガードリングやトリプルウェル構造を用いる場合を示した。変形例においては、ＳＴＩ（Shallow Trench Isolation）やＤＴＩ（Deep Trench Isolation）等の絶縁層を形成する他のアイソレーション技術を第１アイソレーション構造として用いてもよい。

Ｅ１…第１回路領域、Ｅ２…第２回路領域、１０…半導体装置、１２…半導体基板、１２ａ…主面、１２ｂ…裏面、１４…トリプルウェル構造、２４…ガードリング、４０…第１アイソレーション構造、５０…第２アイソレーション構造、５２…トレンチ型高抵抗領域、５６…プレーナ型高抵抗領域、６０…マスク、６２…開口。

Claims (11)

1. 半導体基板の主面に設けられる第１回路領域と、
   前記主面の前記第１回路領域の隣に設けられる第２回路領域と、
   前記第１回路領域に形成される第１アイソレーション構造と、
   前記第１回路領域と前記第２回路領域の間に形成され、前記半導体基板よりも抵抗率の高い高抵抗領域を有する第２アイソレーション構造と、を備え、
   前記第２アイソレーション構造は、前記第１回路領域と前記第２回路領域が隣り合う方向の幅が前記主面から離れるにつれて広くなるように形成されるトレンチ型高抵抗領域を含み、
   前記トレンチ型高抵抗領域は、前記主面上に配置される前記第１回路領域と前記第２回路領域の間の領域に対応した開口を有するマスクの上から前記主面の法線と交差する方向にイオンビームを照射することにより形成されることを特徴とする半導体装置。
2. 前記第１アイソレーション構造は、ガードリングおよびトリプルウェル構造の少なくとも一方を含むことを特徴とする請求項１に記載の半導体装置。
3. 前記トレンチ型高抵抗領域は、前記第１回路領域に形成される不純物拡散層よりも深く形成されることを特徴とする請求項１または２に記載の半導体装置。
4. 前記トレンチ型高抵抗領域は、前記第１アイソレーション構造よりも深く形成されることを特徴とする請求項３に記載の半導体装置。
5. 前記第２アイソレーション構造は、前記第１回路領域の不純物拡散層よりも深い位置に形成されるプレーナ型高抵抗領域をさらに有し、
   前記プレーナ型高抵抗領域は、前記トレンチ型高抵抗領域と連続することを特徴とする請求項３または４に記載の半導体装置。
6. 前記プレーナ型高抵抗領域は、前記第２回路領域を避けて形成されることを特徴とする請求項５に記載の半導体装置。
7. 主面に設けられる第１回路領域と、前記主面の前記第１回路領域の隣に設けられる第２回路領域とを有する半導体基板を用意することと、
   前記第１回路領域と前記第２回路領域の間の領域に対応した開口を有するマスクを前記半導体基板の前記主面上に配置することと、
   前記マスクの上から前記主面の法線と交差する方向にイオンビームを照射して前記第１回路領域と前記第２回路領域の間の領域に前記半導体基板よりも抵抗率の高い高抵抗領域を形成することと、を備えることを特徴とする半導体装置の製造方法。
8. 前記イオンビームは、前記マスクの上から前記主面の法線に対して前記第１回路領域と前記第２回路領域が隣り合う方向に傾けて照射されることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記イオンビームは、前記マスクの上から前記主面の法線に対して前記第１回路領域と前記第２回路領域が隣り合う第１方向に傾けて照射され、さらに前記マスクの上から前記主面の法線に対して前記第１方向とは反対の第２方向に傾けて照射されることを特徴とする請求項７に記載の半導体装置の製造方法。
10. 前記イオンビームは、さらに前記マスクの上から前記主面の法線方向に照射されることを特徴とする請求項８または９に記載の半導体装置の製造方法。
11. 前記第１回路領域に対応した位置に開口を有するマスクを前記半導体基板の主面の反対側の裏面上に配置することと、
    前記マスクの上から前記裏面にイオン照射して前記第１回路領域の不純物拡散層よりも前記裏面に近い位置に高抵抗領域を形成することと、をさらに備えることを特徴とする請求項７から１０のいずれか一項に記載の半導体装置の製造方法。

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