TWI756565B - 半導體裝置之製造方法 - Google Patents

Abstract

[課題]形成更佳之高電阻區域。 [解決手段]半導體裝置(10)的製造方法具備：對半導體裝置(10)進行離子照射而在半導體基板(12)內形成電阻率比離子照射前更高的高電阻區域(30)之步驟；在離子照射後以250℃以上且低於300℃的溫度對半導體裝置(10)進行加熱處理之步驟。離子照射包括：從配線層(14)的上方，朝向距離半導體基板(12)與配線層(14)的界面(18)為第1深度(d1)之半導體基板(12)內的第1深度位置，進行第1離子照射之步驟；以及從配線層(14)的上方或從與配線層(14)相反側的半導體基板(12)的背面(20)，朝向比第1深度(d1)更深之距離界面(18)為第2深度(d2a)之半導體基板(12)內的第2深度位置，進行摻雜劑量比第1離子照射更高的第2離子照射之步驟。

Description

半導體裝置之製造方法

本發明有關半導體裝置之製造方法。

近年來，CMOS技術提升，混載了類比電路和數位電路之SoC(System on a Chip：單晶片系統)在各種用途中使用。在此類混載晶片中，為了提高類比電路部分的特性而在半導體基板內形成高電阻區域。例如，為了提高形成於半導體基板的表面上之電感元件的特性而使用高電阻區域。在電感元件的正下方形成高電阻區域，藉此能夠減少電感元件動作時在半導體基板內產生之渦電流損失，並提高電感元件的Q值。

作為高電阻區域的形成方法，有一種向半導體基板照射氫(H)或氦(He)等輕離子之方法。例如，若對p型半導體基板照射氫(H)離子來實施熱處理，則注入於基板內之氫被活性化而變成而n型載子(供體化)。此時，調整氫離子的照射條件以使p型半導體基板內的p型載子濃度與依據氫的供體化之n型載子濃度成為相同程度，藉此能夠實現依據半導體基板的中性化之高電阻率(例如，參閱專利文獻1)。 [先前技術文獻] [專利文獻]

[專利文獻1]日本特開2018-93184號專利公報

[發明欲解決之課題]

上述電感元件通常形成於半導體基板上的配線層(氧化物層)。又，具備電感元件之半導體裝置亦通常在用於構裝在印刷基板等的焊接步驟中實施加熱處理。依本發明人的見解，若在從氧化物層的上方對半導體基板進行離子照射之後實施熱處理，則有在半導體基板與氧化物層的界面附近形成導電層而導致電感元件的特性劣化之虞。在熱處理後，希望半導體基板與氧化物層的界面亦為高電阻。

本發明的一態樣的例示性目的之一在於提供一種形成更佳之高電阻區域之技術。 [解決課題之手段]

本發明的一態樣的半導體裝置的製造方法具備：對具備半導體基板和形成於半導體基板的表面之配線層之半導體裝置進行離子照射而在半導體基板內形成電阻率比離子照射前更高之高電阻區域之步驟；以及在離子照射後，以250℃以上且低於300℃的溫度對半導體裝置進行加熱處理之步驟。離子照射包括：從配線層的上方，朝向距離半導體基板與配線層的界面為第1深度之半導體基板內的第1深度位置，進行第1離子照射之步驟；以及從配線層的上方或從與配線層相反側的半導體基板的背面，朝向比第1深度更深之距離界面為第2深度之半導體基板內的第2深度位置，進行摻雜劑量比第1離子照射更高的第2離子照射之步驟。

另外，在方法、裝置、系統等之間，相互置換以上構成要件的任意組合或本發明的構成要件或表現形式之裝置，作為本發明的態樣是同樣有效。 [發明效果]

依本發明，能夠形成較佳之高電阻區域。

在詳細說明本實施方式之前示出概要。在本實施方式中，藉由對低電阻(例如1~10Ω·cm)的半導體基板照射氫(H)或氦(He)等輕離子，在半導體基板內的局部形成電阻率高的區域亦即高電阻區域(例如100Ω·cm以上)。若對半導體基板照射離子，則離子到達與離子的加速能量相應之深度。此時，在包括所抵達區域的附近形成晶格缺陷，成為結晶的規整性(週期性)被攪亂。在此類晶格缺陷多的區域，載子(電子或電洞)變得容易散射而載子的移動受到阻礙。其結果，在藉由離子照射而產生局部晶格缺陷的區域，電阻率比照射前上升。

在本實施方式中，例如，以1MeV以上且100 MeV以下的加速能量照射氫(H)離子。例如，以4MeV、8MeV、17MeV的加速能量照射1價的氫離子(¹ H⁺ )。作為照射此類加速能量的離子束之裝置，可使用迴旋加速方式或凡德格拉夫方式的裝置。藉由使用此類照射條件，在矽晶圓上，能夠使離子從半導體基板的表面到達至深度100μm以上的位置。

藉由離子照射形成之高電阻區域的電阻率依存於所產生之晶格缺陷的密度(缺陷密度)。依本發明人的見解可知，若缺陷密度為1×10¹⁷ cm^-3 以上，則可較佳地獲得1kΩ·cm以上的電阻率。若照射離子的加速能量為4MeV~17MeV，則此類缺陷密度能夠藉由將氫離子的照射量(摻雜劑量)設為1×10¹³ cm^-2 以上來實現。

已知如此形成之高電阻區域的電阻率會因施加熱處理而下降。依發明人的見解，藉由將離子照射後的半導體基板加熱至200℃以上而可發現電阻率的下降，若將半導體基板加熱至300℃以上或400℃以上，則電阻率會顯著下降。認為這是因為，晶格缺陷藉由熱處理而得到恢復，藉此缺陷密度下降。因此，藉由離子照射形成高電阻區域時，較佳為在之後的步驟中不施加200℃以上的熱處理。

另一方面，為了將高電阻區域形成於電感元件的正下方這一目標位置，需要在切割晶圓之前，亦即在半導體製程中的後步驟之前的階段實施離子照射。在後步驟中，進行晶粒結著或線結合、樹脂密封等熱處理，在該等步驟中，半導體基板可加熱至250℃~300℃左右的溫度。因此，存在高電阻區域的電阻率因後步驟中的熱處理下降而無法維持所需電阻率(例如100Ω·cm以上或500Ω·cm以上)之虞。

因此，本發明人提出了一種為了即使在250℃~300℃左右的加熱處理後亦維持高電阻區域的電阻率，增加離子照射步驟的摻雜劑量而使更多格子缺陷形成之方法。亦即，考慮即使格子缺陷藉由加熱處理而部分恢復，亦能夠使僅維持高電阻之格子缺陷殘存。依本發明人的見解，若實現5×10¹⁷ cm^-3 以上的缺陷密度，則在250℃~300℃左右的加熱處理後亦能夠實現100Ω·cm以上的高電阻，若實現8×10¹⁷ cm^-3 以上的缺陷密度，則在250℃~300℃左右的加熱處理後亦能夠實現500Ω·cm以上的高電阻。

然而，可知若在實施高摻雜劑量的離子照射之後進行250℃~300℃左右的加熱處理，則在半導體基板與配線層的界面附近形成成為高導電率之部分(亦稱為導電層)，因此無法充分減少電感元件動作時產生之渦電流損失。因此，本實施方式中，提出了一種防止在半導體基板與配線層的界面附近形成導電層而形成更佳之高電阻區域之方法。

以下，詳細說明有關用於實施本發明之形態。尚且，以下敘述之構成只是示例，並非對本發明的範圍進行任何限定。而且，圖面的說明中對相同要件賦予相同元件符號，並適當省略重複說明。又，在以下說明中參閱之各剖視圖中，半導體基板或其他層的厚度或大小係便於說明者，並非一定表示實際尺寸或比率。

圖1(a)-圖(d)係示意地表示半導體基板12與配線層14的界面18上的導電層68的形成之圖。圖1(a)示意地表示離子照射前的半導體基板12與配線層14的界面18附近的結晶狀態。半導體基板12例如為p型矽，並分佈有多數載子(電洞)62。配線層14係由氧化矽等氧化物構成之絕緣體層，並在界面18附近存在固定電荷(正電荷)64。半導體基板12與配線層14的界面18藉由半導體與絕緣體的接合而形成空乏層60。空乏層60的厚度為1μm以下，典型為數nm~數十nm左右。

圖1(b)係示意地表示離子束B照射後的半導體基板12與配線層14的界面18附近的結晶狀態。藉由離子照射而在半導體基板12及配線層14上形成有多數的格子缺陷66。圖1(c)係示意地表示離子照射後在250℃~300℃左右的加熱處理中的狀態，並表示藉由熱處理而格子缺陷66部分恢復的狀態。在半導體基板12的內部，藉由格子缺陷66的恢復而缺陷數減少，載子(電洞)62增加。又，在配線層14的內部，亦藉由格子缺陷66的恢復而缺陷數減少，並能夠在界面18附近發生固定電荷64的增加或對界面態的電洞62的捕捉。其結果，如熱處理後的圖1(d)所示，半導體基板12的受體能階的電子70在界面18被吸引而界面18附近的電子密度增加，藉此能夠在界面18附近形成導電層68。導電層68係電阻率比離子照射前的半導體基板12(例如1~10Ω·cm)更低的區域。導電層68的電阻率例如小於1Ω·cm(例如10^-1 Ω·cm以下或10^-2 Ω·cm以下)。

認為圖1(d)所示之導電層68藉由在半導體基板12與配線層14的界面18附近形成多數格子缺陷66之後實施250℃~300℃左右的熱處理來生成。在目前的半導體裝置的製造步驟中，難以不實施250℃~300℃左右的熱處理。因此，本實施方式中，藉由相對減少形成於半導體基板12與配線層14的界面18之缺陷數來防止熱處理後在界面18形成導電層68。

圖2為示意地表示實施方式之半導體裝置10的結構之剖視圖。半導體裝置10係稱為系統LSI或單晶片系統之積體電路(IC)。半導體裝置10具備半導體基板12和配線層14。

本說明書中，有時將和半導體基板12與配線層14的界面18正交之方向稱為上下方向或深度方向。又，有時將在半導體基板12的內部朝向界面18之方向稱為上方向或上側，將朝向與界面18相反一側的背面20之方向稱為下方向或下側。又，有時將與表面18平行的方向稱為橫方向或水平方向。

半導體基板12係電阻率為10Ω·cm以下的低電阻的半導體基板，係電阻率為1~10Ω·cm左右的半導體基板。半導體基板12例如為藉由柴可拉斯基(CZ)法製作之p型的矽(Si)晶圓，p型載子濃度為10¹⁵ cm^-3 ~10¹⁶ cm^-3 左右。相較於藉由浮區(FZ)法等製作之高電阻晶圓，藉由CZ法製作之晶圓的電阻率低，且價格低。在以實施例中，半導體基板12的電阻率為4Ω·cm，p型載子濃度為3.4×10¹⁵ cm^-3 。

在半導體基板12上設置有配線層14。配線層14具有多層配線結構，例如具有複數個層間絕緣層、及形成於層間絕緣層內之配線部。配線14的厚度t0為5μm~ 30μm左右，例如10μm、15μm或20μm左右。作為形成於配線層14的配線部，例如設置有沿水平方向延伸的水平配線、或為了將形成於不同層的水平配線彼此連接而沿上下方向延伸的貫穿配線等。又，在配線層14的表面16上形成電感元件28。電感元件28由在配線層14的表面16上以環狀或旋渦狀延伸的帶狀導電體形成。

半導體裝置10具有半導體元件區域22和電感元件區域24。在半導體元件區域22設置有電晶體或二極體等半導體元件26。在半導體元件區域22的半導體基板12內設置有用於形成半導體元件26之阱區域、源極/汲極區域、觸點區域等雜質擴散層。在電感元件區域24設置有形成於配線層14之電感元件28。

在電感元件28的正下方的半導體基板12的內部設置有高電阻區域30。高電阻區域30係電阻率比半導體基板12的主體部分38更高的區域。高電阻區域30藉由將氫(H)或氦(He)等輕離子照射到半導體裝置10來形成。高電阻區域30具有界面18附近的第1區域32、位置比第1區域32更深之第2區域34。

第1區域32係與界面18相鄰之區域，缺陷密度比第2區域34更小而電阻率比第2區域34更低。第1區域32的電阻率為10Ω·cm以上500Ω·cm以下，例如為50Ω·cm~200Ω·cm左右。因此，第1區域32亦能夠稱為“中電阻區域”。第1區域32的厚度t1期望盡量小，10μm以下，5μm以下為較佳。

第2區域34係沿深度方向與第1區域32連續的區域，缺陷密度比第1區域32更大，電阻率亦比第1區域32更高。第2區域34的電阻率為100Ω·cm以上，500Ω·cm以上或1kΩ·cm以上為較佳。第2區域34的厚度t2期望盡量大，20μm以上、50μm以上或100μm以上為較佳。

接著，對本實施方式之半導體裝置10之製造方法進行敘述。圖3為示意地表示半導體裝置10之製造方法之流程圖。首先，在p型半導體基板12形成半導體元件26(S10)，在半導體基板12上形成配線層14，並形成用於保護所形成的元件或配線之保護膜(S14)。S10~S14的步驟係在半導體製程中被稱為“前步驟”之步驟，可實施熱氧化、熱擴散、CVD、退火等400℃以上的高溫處理。

接著，對半導體基板12進行離子照射來形成高電阻區域30(S16)，對半導體基板12的背面實施研磨(S18)。S16及S18的步驟係所謂被稱為“中間步驟”或“後鈍化製程(PPP；Post Passivation Process)”之步驟。

之後，實施包括熱處理之後步驟(S20)，藉此完成半導體積體電路。在S20的後步驟中，例如包括切割晶圓來進行單片化之步驟、將經單片化之晶片黏著在構裝基板上之晶粒結著步驟、藉由線結合將構裝基板與晶片結線之步驟、利用樹脂密封晶片之步驟等。例如，在晶粒結著步驟、線結合步驟及樹脂密封步驟中，實施200℃~300℃左右的熱處理，在一些實施例中，熱處理的最高溫度為260℃左右。另外，可以與接合或密封步驟分開實施加熱半導體裝置10之退火處理。該退火處理可以藉由以250℃以上且300℃以下的既定溫度加熱高電阻區域30來使高電阻區域30的電阻率穩定化。該退火處理實施10分鐘以下相對短的時間即可，亦可以為5分鐘以下，1分鐘以下或30秒以下的時間。

接著，對依據S16的離子照射之高電阻區域30的形成方法進行詳細說明。圖4為示意地表示實施方式之第1離子照射步驟之剖視圖，表示形成上述第1區域32之步驟。在半導體裝置10上方配置有在與電感元件區域對應之部分設置有開口42之遮罩40。在第1離子照射中，利用遮罩40，從配線層14的上方朝向半導體裝置10照射離子束B1。藉此，電感元件28正下方的半導體基板12內形成第1區域32、第2區域的一部分34a。

在第1離子照射中，以距半導體基板12與配線層14的界面18為第1深度d1的深度位置(亦稱為第1深度位置)為目標照射低摻雜劑量的離子束B1。第1深度d1為1μm~50μm左右，例如為5μm~20μm左右。第1深度d1比第1區域32的厚度t1大。藉由以距界面18稍深的位置為目標照射低摻雜劑量的離子，在第1深度位置形成多數缺陷而實現高電阻，並且能夠減少形成於界面18的缺陷數。其結果，能夠使第1深度位置附近成為高電阻區域的一部分34a，另一方面能夠使界面18附近成為中電阻區域32。

圖5為示意地表示實施方式之第2離子照射步驟之剖視圖，表示形成上述第2區域34之步驟。圖5的第2離子照射中，利用與第1離子照射共通的遮罩40而從配線層14上方照射離子束B2a。在第2離子照射中，以距界面18為第2深度d2a的深度位置(亦稱為第2深度位置)為目標，照射高摻雜劑量的離子束B2。第2深度d2a比第1深度d1大，遠離界面18，例如為30μm以上或50μm以上。以遠離界面18的深位置為目標照射高摻雜劑量的離子，藉此抑制增加界面18的缺陷數，並且能夠形成沿深度方向連續之高電阻區域34(34a及34b)。

圖6為示意地表示實施方式之第2離子照射步驟之剖視圖，表示從半導體基板12的背面20進行第2離子照射的情況。圖6的第2離子照射中，在半導體裝置10背面20的下方設置具有開口46之遮罩44，利用遮罩44而從背面20照射高摻雜劑量的離子束B2b。與圖5的情況同樣，從背面20進行第2離子照射時的距界面18的第2深度d2b比第1深度d1大，例如為30μm以上或50μm以上。藉由從背面20照射離子束B2b，能夠防止增加界面18的缺陷數。另外，考慮半導體基板12的厚度而適當設定從背面20照射離子束B2b時的射程L。

第2離子照射可以改變第2深度d2a，d2b的大小來執行多次，以使第2區域34的厚度t2變大。例如，可藉由將距界面18的第2深度d2a，d2b設定為40μm、70μm、100μm、130μm等而形成在沿深度方向100μm以上的範圍連續之高電阻區域(第2區域34)。第2離子照射可以多次執行從配線層14上方的照射，亦可以多次執行從背面20的照射，還可以組合從配線層14上方的照射及從背面20的照射。第2離子照射可以在執行第1離子照射之前進行，亦可以在執行第1離子照射之後進行。

第1離子照射僅在界面18附近形成第1區域(中電阻區域)32，因此有可能使用在基板內離子所到達之深度方向的分佈相對小的離子束為較佳。另一方面，第2離子照射形成沿深度方向連續之厚的第2區域(高電阻區域)34，因此有可能使用在基板內離子所到達之深度方向的分佈相對大的離子束為較佳。離子能夠到達之深度方向的分佈例如能夠藉由改變離子束的離子種類或能量來調整。

圖7為表示藉由離子照射而在基板內離子所到達之深度分佈之圖表，表示離子種類及能量不同時的深度分佈。實線表示1價的氫離子(H⁺ )的分佈，可知照射能量(4MeV，8MeV，17MeV)越高，分佈寬度變得越寬。虛線表示2價的氦離子(³ He²⁺ ，⁴ He²⁺ )的分佈，可知質量數越大，分佈寬度變得越窄。因此，在第1離子照射中有可能使用低能量的氫離子(例如，4MeV的¹ H⁺ )或氦離子(³ He²⁺ ，⁴ He²⁺ )為較佳。另一方面，在第2離子照射中有可能使用高能量的氫離子(例如，8MeV的¹ H⁺ )為較佳。

以下，對離子照射方法的具體的實施例進行敘述。

圖8為表示比較例及第1實施例之離子照射後的半導體基板12內的缺陷密度分佈之圖表，表示加熱處理前的缺陷密度分佈。圖表的深度位置以半導體基板12的表面16為基準，界面18位於15μm的深度位置。比較例及第1實施例中，從配線層14上方多次照射氫離子，並在20μm、50μm、80μm、110μm及140μm這5處的深度位置進行離子照射。離子照射的深度位置例如能夠藉由改變配置於比遮罩40靠前的位置之吸收劑的厚度來調整。20μm的深度位置(距界面18為5μm的深度位置)相當於第1離子照射，除此以外的深度位置相當於第2離子照射。

虛線的比較例中，對20μm、50μm、80μm及110μm的深度位置以1×10¹⁴ cm^-2 的摻雜劑量照射8MeV的氫離子(¹ H⁺ )，對140μm的深度位置以1.5×10¹⁴ cm^-2 的摻雜劑量照射8MeV的氫離子(¹ H⁺ )。比較例中，缺陷密度在0μm至150μm左右的深度範圍為1×10¹⁸ cm^-3 以上，因此即使在250℃~300℃左右的加熱處理後，亦能夠實現1kΩ·cm左右的高電阻。然而，在界面18上缺陷密度高，因此如圖1(d)所示的導電層68在加熱處理後形成。其結果，無法說是較佳之高電阻區域。

另一方面，實線的第1實施例中，使用4MeV的氫離子(¹ H⁺ )，並且照射位置變得越深，越增加摻雜劑量。具體而言，在20μm的深度位置設為1.0×10¹³ cm^-2 的摻雜劑量，在50μm的深度位置設為2.5×10¹³ cm^-2 的摻雜劑量，在80μm的深度位置設為3.4×10¹³ cm^-2 的摻雜劑量，在110μm的深度位置設為1.0×10¹⁴ cm^-2 的摻雜劑量，在140μm的深度位置設為1.5×10¹⁴ cm^-2 的摻雜劑量。第1實施例中，使用低能量(4MeV)的氫離子(¹ H⁺ )，因此存在相較於比較例，與照射位置不同的深度位置的缺陷密度變低之傾向。

第1實施例中，藉由減少以20μm的深度位置(距界面18為5μm的深度位置)為目標的第1離子照射的摻雜劑量，能夠將界面18的深度位置中的缺陷密度設為小於1×10¹⁸ cm^-3 。進而，藉由增加以50μm以上的深度位置(距界面18為35μm以上的深度位置)為目標的第2離子照射的摻雜劑量，能夠將深度位置比界面18更深的位置中的缺陷密度設為1×10¹⁸ cm^-3 ，並且即使在250℃~300℃左右的加熱處理後亦能夠實現500Ω·cm左右的高電阻。因此，依第1實施例，能夠形成導電層68的形成得到抑制之較佳之高電阻區域30。

圖9為表示第2實施例之離子照射後的半導體基板12內的缺陷密度分佈之圖表，表示加熱處理前的缺陷密度分佈。第2實施例中，組合有從配線層14上方的第1離子照射和從背面20的第2離子照射。第1離子照射對50μm的深度位置(距界面18為35μm的深度位置)以1.5×10¹⁴ cm^-2 的摻雜劑量照射8MeV的氫離子(¹ H⁺ )。第2離子照射對80μm的深度位置(距界面18為65μm的深度位置)以2.0×10¹⁴ cm^-2 的摻雜劑量照射8MeV的氫離子(¹ H⁺ )。

第2實施例中，藉由對相對深的位置照射深度分佈廣的8MeV的氫離子(¹ H⁺ )，能夠將界面18的深度位置中的缺陷密度抑制在5×10¹⁸ cm^-3 左右。又，藉由將深度位置比界面18更深的位置中的缺陷密度設為5×10¹⁸ cm^-3 ，即使在加熱處理後亦能夠實現100Ω·cm以上的高電阻。進而，藉由將30μm~100μm(距界面18為15μm~85μm)左右的深度範圍中的缺陷密度設為8×10¹⁸ cm^-3 以上，即使在加熱處理後亦能夠實現500Ω·cm以上的高電阻。因此，第2實施例中，亦能夠形成導電層68的形成得到抑制之較佳之高電阻區域30。第2實施例中，藉由使用深度分佈廣的8MeV的氫離子(¹ H⁺ )，能夠以更少的照射次數形成合適的高電阻區域30。

圖10為表示第3實施例之離子照射後的半導體基板12內的缺陷密度分佈之圖表，表示加熱處理前的缺陷密度分佈。第3實施例中，組合有23MeV的氦離子(³ He²⁺ )的照射和8MeV的氫離子(¹ H⁺ )的照射。作為第1離子照射，從配線層14上方以1.0×10¹³ cm^-2 的摻雜劑量對30μm的深度位置(距界面18為15μm的深度位置)照射23MeV的氦離子(³ He²⁺ )。作為第2離子照射，從配線層14上方以2.0×10¹³ cm^-2 的摻雜劑量對45μm的深度位置(距界面18為30μm的深度位置)照射23MeV的氦離子(³ He²⁺ )，進而從背面20以2.0×10¹⁴ cm^-2 的摻雜劑量對65μm的深度位置(距界面18為50μm的深度位置)照射8MeV的氫離子(¹ H⁺ )。

第3實施例中，藉由使用深度分佈窄的23MeV的氦離子(³ He²⁺ )，能夠將界面18的深度位置中的缺陷密度抑制在5×10¹⁸ cm^-3 左右。又，藉由將深度位置比界面18更深的位置中的缺陷密度設為5×10¹⁸ cm^-3 ，即使在加熱處理後亦能夠實現100Ω·cm以上的高電阻。進而，藉由將20μm~100μm(距界面18為5μm~85μm)左右的深度範圍中的缺陷密度設為8×10¹⁸ cm^-3 以上，即使在加熱處理後亦能夠實現500Ω·cm以上的高電阻。因此，第3實施例中，亦能夠形成導電層68的形成得到抑制之較佳之高電阻區域30。

依本實施方式，藉由對界面18附近的淺位置進行低摻雜劑量的第1離子照射，能夠抑制熱處理後中的界面18附近的導電層68的形成。又，藉由對遠離界面18的深位置進行高摻雜劑量的第2離子照射，能夠在半導體基板12內部形成厚的高電阻區域30。藉此，能夠減少電感元件28正下方的渦電流損失，並能夠提高電感元件28的特性。

以上，基於實施方式對本發明進行了說明。本發明並不限定於上述實施方式，本領域技術人員應理解能夠進行各種設計變更，能夠具有各種變形例，並且該等變形例亦在本發明的範圍內。

變形例中，可以藉由在相對淺位置的第1離子照射後執行300℃~400℃左右的熱處理(退火處理)，對界面18附近進行退火而減少成為導電層68的形成因素之固定電荷或界面態。之後，可以執行相對深位置的第2離子照射，並沿深度方向形成厚的高電阻區域。此時，執行如圖8的比較例所示之高摻雜劑量的第1離子照射為較佳。藉此，能夠增加殘存於界面18附近的半導體基板12內之格子缺陷數並提高界面18附近的半導體基板12內的電阻率。

另外，可以在第2離子照射中與300℃~400℃左右的退火處理同時執行，而不是在第2離子照射前結束退火處理。例如，可以在用於保持半導體基板12的保持裝置設置溫度調整機構而一邊加熱半導體基板12一邊執行第2離子照射。此時，可以在第2離子照射步驟的整個期間使基板溫度成為300℃~400℃左右，亦可在第2離子照射步驟的部分期間(例如前半期間)將基板溫度設為300℃~400℃左右。後者的情況下，在第2離子照射步驟的剩餘期間(例如後半期間)，基板溫度可以低於300℃。亦可以在第2離子照射前和第2離子照射中這兩個期間均進行退火處理。因此，可以在第1離子照射後，且在第2離子照射前及第2離子照射中的至少一個期間進行將半導體基板12加熱至300℃~400℃左右之退火處理。

又，可以利用藉由第2離子照射步驟中的離子束照射而賦予半導體基板12之熱能量而使半導體基板12的溫度上升至300℃~400℃左右。此時，可以在第2離子照射步驟的整個期間使基板溫度成為300℃~400℃左右，亦可在第2離子照射步驟的部分期間(例如僅在後半期間)使基板溫度成為300℃~400℃左右。進而，可以藉由一邊加熱或冷卻半導體基板12一邊持續進行第2離子照射，使第2離子照射步驟中的基板溫度維持在300℃~400℃左右。

在上述實施方式中，對形成於電感元件28的正下方之高電阻區域30進行了說明。本實施方式亦能夠適用於形成於配線層14之天線、傳輸線路、形成於電容器等任意被動元件的正下方之高電阻區域。

10:半導體裝置 12:半導體基板 14:配線層 16:表面 18:界面 20:背面 30:高電阻區域 32:第1區域 34:第2區域

[圖1]圖1(a)-圖(d)為示意性表示半導體基板與配線層的界面上的導電層的形成之圖。 [圖2]為示意地表示實施方式之半導體裝置的結構之剖視圖。 [圖3]為表示實施方式之半導體裝置之製造方法的流程之流程圖。 [圖4]為示意地表示實施方式之第1離子照射步驟之剖視圖。 [圖5]為示意地表示實施方式之第2離子照射步驟之剖視圖。 [圖6]為示意地表示實施方式之第2離子照射步驟之剖視圖。 [圖7]為表示藉由離子照射而在基板內離子所到達之深度分佈之圖表。 [圖8]為表示第1實施例之離子照射後的半導體基板內的缺陷密度分佈之圖表。 [圖9]為表示第2實施例之離子照射後的半導體基板內的缺陷密度分佈之圖表。 [圖10]為表示第3實施例之離子照射後的半導體基板內的缺陷密度分佈之圖表。

10:半導體裝置

12:半導體基板

14:配線層

16:表面

18:界面

20:背面

26:半導體元件

28:電感元件

30:高電阻區域

32:第1區域

34a，34b:第2區域的一部分

38:主體部分

40:遮罩

42:開口

B2a:離子束

d1:第1深度

d2a:第2深度

t0，t1，t2:厚度

Claims (7)

1. 一種半導體裝置之製造方法，具備：對具備半導體基板和形成於前述半導體基板的表面之配線層之半導體裝置照射離子而在前述半導體基板內形成電阻率比離子照射前更高之高電阻區域之步驟；以及在前述離子照射後以250℃以上且低於300℃的溫度對前述半導體裝置進行加熱處理之步驟；前述離子照射，包括：從前述配線層的上方，朝向距離前述半導體基板與前述配線層的界面為第1深度之前述半導體基板內的第1深度位置，進行第1離子照射之步驟；以及從前述界面，朝向比前述第1深度更深的第2深度之前述半導體基板內的第2深度位置，進行摻雜劑量比前述第1離子照射更高的第2離子照射之步驟；前述第1離子照射是讓前述第1離子照射後的前述界面的缺陷密度小於8×10¹⁷cm^-3，讓前述第1深度位置的缺陷密度為8×10¹⁷cm^-3以上；前述第2離子照射是讓前述第2深度位置的缺陷密度為8×10¹⁷cm^-3以上。
2. 如請求項1的半導體裝置之製造方法，其中，前述第1離子照射是讓前述第1離子照射後的前述界面的缺陷密度小於5×10¹⁷cm^-3。
3. 如請求項1或2的半導體裝置之製造方法，其中，前述第1離子照射為氫離子的照射；前述第2離子照射為能量比前述第1離子照射更高的氫離子的照射。
4. 如請求項1或2的半導體裝置之製造方法，其中，前述第1離子照射為氦離子的照射；前述第2離子照射為氫離子的照射。
5. 一種半導體裝置之製造方法，具備：對具備半導體基板和形成於前述半導體基板的表面之配線層之半導體裝置照射離子而在前述半導體基板內形成電阻率比離子照射前更高之高電阻區域之步驟；以及在前述離子照射後以250℃以上且低於300℃的溫度對前述半導體裝置進行加熱處理之步驟；前述離子照射，包括：從前述配線層的上方，朝向距離前述半導體基板與前述配線層的界面為第1深度之前述半導體基板內的第1深度位置，進行第1離子照射之步驟；以及從前述界面，朝向比前述第1深度更深的第2深度之前述半導體基板內的第2深度位置，進行摻雜劑量比前述第1離子照射更高的第2離子照射之步驟；在前述第1離子照射後，且在前述第2離子照射前及前 述第2離子照射中的至少一個期間，以300℃以上且低於400℃的溫度，對前述半導體裝置進行退火之步驟；從前述半導體基板的前述背面進行前述第2離子照射。
6. 如請求項1、2、5中任一項的半導體裝置之製造方法，其中，前述半導體基板的前述離子照射前的電阻率為10Ω．cm以下，前述高電阻區域的電阻率為100Ω．cm以上。
7. 如請求項6的半導體裝置之製造方法，其中，前述高電阻區域的前述第2深度位置的電阻率為500Ω．cm以上。

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