WO2013157183A1 - 半導体装置の製造方法、及び半導体装置 - Google Patents

半導体装置の製造方法、及び半導体装置 Download PDF

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井上　剛
仁 坂根
章賀 正岡
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住重試験検査株式会社
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    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device.
  • semiconductor integrated circuits are manufactured by performing various fine processing on a substrate such as a silicon wafer.
  • a high resistance substrate is used as a means for blocking noise transmitted from a digital circuit to an analog circuit through the substrate or as a means for improving the Q value of an on-chip inductor (see, for example, Patent Document 1).
  • the high resistance substrate for example, a SOI (Silicon On On Insulator) substrate or a substrate manufactured by the FZ (Floating Zone) method with few impurities is used.
  • the SOI substrate or the high resistance substrate manufactured by the FZ method is expensive and increases the manufacturing cost of the semiconductor device. Even if a substrate having a high resistivity is used, impurities implanted in the process of manufacturing an element such as a transistor or a diode may diffuse in the subsequent heat treatment process, thereby reducing the resistivity of the substrate. As a result, even if an expensive substrate with a high resistivity is used, the resistivity may change during the manufacturing process of the semiconductor device, and the originally targeted resistivity may not be obtained.
  • One exemplary object of an aspect of the present invention is to provide a technique for realizing a semiconductor device in which a desired resistivity is guaranteed.
  • Another exemplary object of another aspect of the present invention is to provide a technique for realizing a semiconductor device having a high resistance layer.
  • a method of manufacturing a semiconductor device performs ion irradiation on a predetermined region of a semiconductor substrate that has undergone a process in which the resistivity can change, A high resistance layer forming step of forming a high resistance layer having a high resistivity;
  • a method for manufacturing a semiconductor device comprising a step of preparing a mask on a main surface of a semiconductor substrate or a back surface opposite to the main surface, wherein the semiconductor substrate includes an element region on the main surface. And a non-element portion is provided between the main surface and the back surface, and the method further includes forming the mask and the high-resistance layer having a higher resistivity than the element region in the non-element portion.
  • a method comprising the step of irradiating the semiconductor substrate with ions from the mask side.
  • a mask pattern is formed on the back surface of the low resistance semiconductor substrate, and the mask pattern and the semiconductor substrate are formed from the mask pattern side so as to form a high resistance layer inside the semiconductor substrate.
  • a method of manufacturing a semiconductor device comprising: a step of ion irradiation; and a step of removing the mask pattern from the back surface.
  • the non-element portion includes a main surface including an element region, a back surface opposite to the main surface, and a non-element portion between the main surface and the back surface.
  • a semiconductor device with a desired resistivity can be manufactured.
  • a semiconductor device having a high resistance layer is provided.
  • FIG. 6A is a diagram showing a graph of three high resistance layers having different resistivity peak depths
  • FIG. 6B is a diagram showing a graph of three high resistance layers having different half widths. .
  • FIG. 3 is a flowchart showing an example of a method for manufacturing a semiconductor device according to the present embodiment.
  • FIG. 8A is a cross-sectional view showing an example of a conventional semiconductor device
  • FIG. 8B is a cross-sectional view showing an example of a semiconductor device according to the present embodiment.
  • FIG. 9A is a top view illustrating another example of the semiconductor device
  • FIG. 9B is a cross-sectional view taken along the line AA of the semiconductor device illustrated in FIG.
  • FIGS. 10A to 10D show an example of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 11A shows another example of a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIG.
  • FIG. 11B shows a method for manufacturing a semiconductor device according to an embodiment of the present invention. Still another example is shown.
  • FIG. 12A is a plan view illustrating a mask used in the high resistance layer forming step according to an embodiment of the invention
  • FIG. 12B is a plan view of the mask shown in FIG. It is BB sectional drawing.
  • FIG. 13A is a plan view illustrating a mask used in the high resistance layer forming step according to an embodiment of the invention
  • FIG. 13B is a plan view of the mask shown in FIG. It is CC sectional drawing.
  • FIG. 14A is a plan view illustrating a mask used in the high resistance layer forming step according to an embodiment of the invention
  • FIG. 14B is a plan view of the mask shown in FIG.
  • ion irradiation is performed on a predetermined region of a semiconductor substrate that has undergone a process in which the resistivity can change, and a high resistance layer having higher resistance than the surroundings is formed in the predetermined region.
  • a high resistance layer forming step is performed on a predetermined region of a semiconductor substrate that has undergone a process in which the resistivity can change, and a high resistance layer having higher resistance than the surroundings.
  • the process in which the resistivity can change includes, for example, various heat treatments performed when forming an element such as a diode or a transistor or forming a wiring (circuit).
  • the heat treatment include thermal oxidation, thermal diffusion, CVD, annealing, and the like.
  • the substrate may reach 400 ° C. or higher. Even if the semiconductor substrate that has undergone these treatments has a high resistivity up to that point, the resistivity tends to decrease partially or as a whole due to impurity diffusion or the like. For this reason, it is difficult to maintain a desired high resistivity until the end of the manufacturing process, and it is also difficult to accurately guarantee the resistivity in a predetermined region.
  • the high resistance layer is formed in a predetermined region by ion irradiation after the step in which the resistivity of the semiconductor substrate can change. Therefore, even if the resistivity has changed due to processing prior to the high resistance layer forming step, the high resistance layer can be formed with high precision in a predetermined region. That is, a semiconductor device in which a desired resistivity is guaranteed can be manufactured relatively easily.
  • FIG. 1 is a diagram schematically showing a schematic configuration of an ion irradiation system.
  • the ion irradiation system 10 includes an accelerator 12, a wafer transfer device 14 that holds and transfers a semiconductor wafer, and a beam transport duct 16 that guides an ion beam emitted from the accelerator 12 to the wafer transfer device 14.
  • the accelerator 12 accelerates ions and emits them as an ion beam to the outside.
  • the accelerator 12 for example, a cyclotron type or a bandegraph type device is used.
  • the wafer transfer apparatus 14 includes a storage unit (not shown) that stores a plurality of transfer plates 18, an irradiation chamber 20 that irradiates a wafer mounted on the transfer plate 18 with an ion beam, a storage unit, and an irradiation chamber 20. And a moving mechanism 22 that moves the transport plate 18 between the two.
  • a vacuum pump for maintaining the inside in a vacuum, an electromagnetic coil for correcting the beam direction, and the like are provided.
  • FIG. 2 is a diagram showing an example of the transport plate.
  • the transport plate 18 has a mounting portion 26 on which a plurality of wafers 24 are mounted.
  • the wafer 24 is held at a predetermined position while being mounted on the mounting portion 26.
  • the moving mechanism 22 sequentially irradiates all the wafers 24 mounted on one transport plate 18 with an ion beam, and when the ion irradiation processing is completed, the end 28a of the transport shaft 28 is moved to the end of the transport plate 18.
  • the transported plate 18 is returned to the accommodating portion by engaging with the provided engaged portion 30. Then, the next transport plate 18 is moved to the irradiation chamber 20.
  • FIG. 3 is a diagram schematically showing an ion beam irradiation image.
  • the direction of the ion beam B emitted from the accelerator 12 is changed by the action of the magnet 32.
  • ion irradiation is performed on a predetermined region of the wafer 24 to form the high resistance layer 34.
  • An aluminum absorber 36 is disposed in front of the irradiation surface of the wafer 24 in order to adjust the acceleration energy of the ion beam.
  • a metal foil such as an aluminum foil is used for the absorber 36.
  • FIG. 4 is a diagram schematically showing a cross-sectional view of a wafer on which a high resistance layer is formed. As shown in FIG. 4, the high resistance layer 34 is formed at a predetermined depth of the wafer 24 by the ion beam B.
  • the mechanism by which the high resistance layer is formed by ion irradiation is considered as follows.
  • the ions When ion irradiation is performed on the wafer, the ions reach a depth corresponding to the acceleration energy of the ions. At that time, lattice defects are formed in the vicinity including the reached region, and the regularity (periodicity) of the crystal is disturbed. In such a region having many lattice defects, electrons are easily scattered, and movement of electrons is hindered. That is, the resistivity increases in a region where local lattice defects are generated by ion irradiation.
  • FIG. 5 is a graph showing an example of the relationship between the depth from the surface of the silicon wafer after ion irradiation and the resistivity.
  • the measured silicon wafer is obtained by slicing an N-type silicon single crystal (substrate resistivity: 4 ⁇ ⁇ cm) manufactured by a CZ (Czochralski) method.
  • silicon carbide (SiC)), gallium nitride (GaN), or the like can be used in addition to silicon (Si).
  • This N-type CZ silicon wafer was accelerated by a cyclotron accelerator at an energy of 23 MeV, passed through a moderator (aluminum foil), and 3 He + ions adjusted to an ion implantation depth of 9 ⁇ m were applied at a dose of 1.0E + 13 cm ⁇ 2 . Irradiated with irradiation dose.
  • the change in the depth direction of the resistivity is a mountain-shaped function having a peak resistivity of 1000 ⁇ ⁇ cm at a depth of 9.5 microns.
  • the half width at which the resistivity is half of the peak is around 9.2 ⁇ m.
  • the region included in the half width is referred to as a high resistance layer 34.
  • the definition of the high resistance layer 34 is not necessarily limited thereto, and may be a predetermined region having a higher resistivity than the surroundings.
  • FIG. 6A is a diagram showing a graph of three high resistance layers having different resistivity peak depths
  • FIG. 6B is a diagram showing a graph of three high resistance layers having different half widths. .
  • the depth at which the high resistance layer is formed can be freely set by adjusting the acceleration energy of ions during ion irradiation.
  • ion irradiation may be performed with an acceleration energy of 0.001 MeV or more.
  • the acceleration energy may be 0.1 MeV or more.
  • the acceleration energy may be 30 MeV or less.
  • high-resistance layers having different half widths can be formed by appropriately selecting ion species used for ion irradiation.
  • ion species used for ion irradiation include those in which at least one atom selected from the group consisting of H, He, B, C, N, O, Ne, Si, Ar, Kr, and Xe is ionized. . Specific examples include 1 H + , 2 H + , 3 He 2+ , 4 He 2+ and the like.
  • the ion irradiation system 10 by adjusting the ion species, acceleration energy, and ion irradiation amount (beam current, irradiation time), the position, width, and resistance of the high resistance layer formed in a predetermined region in the wafer.
  • the magnitude of the rate can be set as appropriate.
  • the timing suitable for executing the process of forming the high resistance layer will be described.
  • the resistivity of the semiconductor substrate can be changed by heat treatment or the like when manufacturing the semiconductor device.
  • FIG. 7 is a flowchart showing an example of a method for manufacturing a semiconductor device according to the present embodiment.
  • elements are formed on the prepared silicon wafer by various processes (S10), and further, wiring is formed (S12).
  • the resistivity of the substrate decreases due to diffusion of impurities due to heat treatment. Therefore, in this embodiment, after these steps, a high resistance layer is formed by ion irradiation (S14).
  • the element forming process and the wiring (circuit) forming process accompanied by the heat treatment to the semiconductor substrate are performed before the high resistance layer forming process. That is, the formation of the high resistance layer by ion irradiation is performed after a process such as heat treatment that contributes to the change in resistivity. Thereby, a semiconductor device in which a desired resistivity is guaranteed can be manufactured.
  • the semiconductor substrate on which the high resistance layer is formed is formed with a protective film (S16), the back surface is polished (S18), and then processed in a subsequent step (S20) to complete a semiconductor integrated circuit.
  • the post-process includes, for example, a process of dicing the wafer into individual pieces, a process of connecting the separated chips and the mounting substrate by wire bonding, and a process of sealing the chips with resin.
  • FIG. 8A is a cross-sectional view showing an example of a conventional semiconductor device
  • FIG. 8B is a cross-sectional view showing an example of a semiconductor device according to the present embodiment.
  • a silicon substrate used for an IC is an n-type or p-type substrate, and has a low resistivity of several tens of ⁇ cm, and thus has a high electrical conductivity.
  • a receiving element such as an inductor or a parasitic element, it is consumed as Joule heat by the resistance component of the silicon substrate, resulting in signal loss.
  • the resistivity of the substrate is increased, the signal loss (the signal flowing through the substrate) decreases, so the Q value increases.
  • the higher the Q value the smaller the signal loss and the inductor having excellent characteristics.
  • the Q value of the inductor can be improved by increasing the resistivity of the underlying substrate in the region where the inductor is provided.
  • the inductor formation region 102 is provided on the front surface side of the wafer 101 which is a high resistance substrate, and the element formation region 104 is provided on the back surface side.
  • An intermediate region 106 between the inductor formation region 102 and the element formation region 104 is a region that is not subjected to special treatment and is close to the initial resistivity of the wafer.
  • the element formation region 104 and the intermediate region 106 are both high resistance layers 108 having a high resistivity close to the initial resistivity of the wafer. That is, the resistivity of the element formation region 104 where a transistor or the like is formed remains high. Due to such high resistivity, latch-up in an IC (integrated circuit) is likely to occur, and malfunction in the circuit is likely to occur. Therefore, it is not preferable for the IC to increase the resistivity of the entire substrate.
  • the semiconductor device 60 uses a wafer 62 manufactured by the CZ method.
  • the wafer 62 manufactured by the CZ method has a low resistivity and is inexpensive compared to a high resistance wafer manufactured by the FZ method or the like.
  • an inductor formation region 64 is provided on the front surface side of the wafer 62, and an element formation region 66 is provided on the back surface side.
  • An intermediate region 68 between the inductor formation region 64 and the element formation region 66 is the high resistance layer 70 whose resistivity is increased by the ion irradiation described above.
  • the intermediate region 68 can be made the high resistance layer 70 without increasing the resistivity of the entire wafer 62. That is, since the high resistance layer 70 can be formed below the inductor formation region 64 without increasing the resistivity of the element formation region 66 that does not require high resistance, the element formation region 66 is improved while improving the Q value of the inductor. It is possible to suppress the occurrence of latch-up in the circuit in FIG.
  • FIG. 9A is a top view illustrating another example of the semiconductor device
  • FIG. 9B is a cross-sectional view taken along line AA of the semiconductor device illustrated in FIG. 9A.
  • a digital circuit 52 and an analog circuit 54 are formed on the wafer 24 by a known technique.
  • a high resistance layer 56 is formed around the digital circuit 52 and the analog circuit 54 by ion irradiation according to the present embodiment.
  • a high resistance layer 58 is formed below the digital circuit 52 and the analog circuit 54 by ion irradiation according to this embodiment.
  • These high resistance layers 56 and 58 function as noise blocking layers that suppress noise (signal) generated from the digital circuit 52 from propagating through the wafer 24. Therefore, since the noise generated from the digital circuit 52 is shielded in both the horizontal and vertical directions in the semiconductor device 51, the noise generated by the digital circuit 52 is prevented from entering the analog circuit 54.
  • FIG. 10A to FIG. 10D show an example of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • the semiconductor device is, for example, a system LSI, an SOC (System On a Chip), or an integrated circuit (IC).
  • the method includes forming a high resistance layer 222 using a mask 212.
  • the mask 212 is prepared on the back surface 204 of the semiconductor substrate 200.
  • the high resistance layer forming step includes a step of forming a mask pattern 216 on the back surface 204 of the semiconductor substrate 200 (see FIGS. 10A and 10B), and the inside of the semiconductor substrate 200.
  • a step of irradiating the mask pattern 216 and the semiconductor substrate 200 with ions from the mask pattern side so as to form the high resistance layer 222 (see FIG. 10C), and a step of removing the mask pattern 216 from the back surface 204 of the semiconductor substrate 200 (See FIG. 10D).
  • the semiconductor substrate 200 is a low-resistance semiconductor substrate, and the substrate resistivity is adjusted to, for example, 10 ⁇ ⁇ cm or less, 50 ⁇ ⁇ cm or less, 100 ⁇ ⁇ cm or less, 500 ⁇ ⁇ cm or less, or 1000 ⁇ ⁇ cm or less. ing.
  • the high resistance layer 222 formed on the semiconductor substrate 200 has a peak resistivity (see, for example, FIG. 5) larger than the substrate resistivity before the high resistance layer 222 is formed on the substrate. Therefore, the peak resistivity of the high resistance layer 222 is, for example, greater than 10 ⁇ ⁇ cm, greater than 50 ⁇ ⁇ cm, greater than 100 ⁇ ⁇ cm, greater than 500 ⁇ ⁇ cm, or greater than 1000 ⁇ ⁇ cm.
  • FIG. 10A first, a semiconductor substrate 200 (hereinafter also simply referred to as a substrate 200) is prepared.
  • the substrate 200 includes a main surface 202 and a back surface 204 on the opposite side.
  • the in-plane direction of the substrate 200 along the main surface 202 may be referred to as a horizontal direction (left-right direction in the drawing).
  • a direction perpendicular to the main surface 202 (or the back surface 204) may be referred to as a vertical direction or a depth direction (vertical direction in the drawing).
  • the one closer to the main surface 202 in the longitudinal direction of the semiconductor substrate 200 may be referred to as the upper side, and the one far from the main surface 202 may be referred to as the lower side.
  • An element region 206 is provided in a substrate surface layer portion including the main surface 202. Therefore, the main surface 202 can also be called a process formation surface.
  • the element region 206 is a circuit region including elements and / or wiring layers.
  • the element region 206 extends in the horizontal direction on the main surface side of the semiconductor substrate 200 and has a depth in the vertical direction. The element region 206 may have a different depth depending on the lateral position (see, for example, FIG. 11B).
  • the element region 206 includes at least one circuit element (for example, an active element or a passive element).
  • the element region 206 may include, for example, an RF-CMOS inductor.
  • the element region 206 may include a so-called lateral semiconductor element having a current path formed in the lateral direction.
  • the element region 206 may include at least one electronic circuit (for example, the analog circuit 54 or the digital circuit 52 (see FIGS. 9A and 9B)).
  • the element region 206 is a region where an element is to be formed in the subsequent element formation step. As shown in FIGS. 8A and 8B, another element region may be provided on the back surface of the substrate.
  • the semiconductor substrate 200 includes a base body 208 between the main surface 202 and the back surface 204.
  • the substrate 208 provides mechanical support for the device region 206.
  • the base 208 includes a non-element portion 210 between the main surface 202 and the back surface 204.
  • the non-element portion 210 is below the element region 206, and thus is between the element region 206 and the back surface 204.
  • the method according to the present embodiment may include a step of flattening the back surface 204.
  • This planarization step may include, for example, polishing the back surface 204 in order to make the thickness of the semiconductor substrate 200 uniform.
  • the back surface 204 that is the incident surface of the ion beam 224 can be used as a reference surface having a reference height. Therefore, the defect region (that is, the resistivity peak of the high resistance layer) formed by the ion beam 224 can be accurately adjusted to the designed depth position with the back surface 204 as a reference.
  • this flattening step May not be performed.
  • a mask 212 is formed on the back surface 204 of the semiconductor substrate 200.
  • the mask 212 includes a mask pattern 216 having a recess.
  • the concave portion of the mask 212 is the opening 214, so that the back surface 204 is exposed at the opening 214.
  • the mask pattern 216 covers the back surface 204.
  • the recesses in the mask 212 may have a mask material layer that is thinner than the mask pattern 216.
  • the mask pattern 216 may be formed of any material, for example, a metal or a resist.
  • the mask pattern 216 is formed by any known film formation method including wet plating or dry plating (for example, vacuum deposition).
  • the surface of the substrate 200 corresponding to the opening 214 is covered with a protective member such as a film or tape in order to avoid adhesion of the mask material.
  • the mask pattern 216 is a resist film, the mask pattern 216 is formed by any known resist coating method.
  • the high resistance layer 222 (see FIG. 10C) in the necessary region 218 immediately below the element region 206.
  • an opening 214 is formed in accordance with the necessary region 218.
  • the mask pattern 216 is formed in accordance with the unnecessary region 220.
  • the unnecessary region 220 may literally mean a region where it is not necessary to provide the high resistance layer 222.
  • the high resistance layer 222 is not provided in the element region 206 just like the necessary region 218, but the high resistance layer 222 is disposed at a position different from the high resistance layer 222 in the necessary region 218 in the vertical direction. It may mean an area that is required to be provided.
  • the mask pattern 216 is formed to transmit the ion beam 224.
  • the thickness of the mask pattern 216 is determined so that the high resistance layer 222 in the unnecessary region 220 is formed to a depth having a desired distance in the vertical direction with respect to the high resistance layer 222 in the necessary region 218.
  • the distance from the incident surface of the ion beam 224 to the substrate 200 to the defect region formed by the ion beam 224 can be controlled. Therefore, by irradiating the mask pattern 216 with the ion beam 224, the high resistance layer 222 can be formed at a desired depth in the unnecessary region 220. In this way, the mask 212 is fabricated such that the high resistance layer 222 is formed at different depths at different locations in the in-plane direction of the substrate 200.
  • the material of the mask pattern 216 may be determined so as to form the high resistance layer 222 at a desired depth. Even in this case, the high resistance layer 222 can be formed at different depths depending on the lateral position.
  • the mask pattern 216 may have a thickness and / or material determined so as to shield the ion beam 224.
  • the high resistance layer 222 is not formed in the unnecessary region 220.
  • the ion beam 224 contains high-energy ions, so that it is not possible to design the mask pattern 216 that blocks the ion beam 224. It may not be easy.
  • the substrate 200 is irradiated with ions from the mask 212 side.
  • the portion of the back surface 204 exposed at the opening 214 and the mask pattern 216 are irradiated with the ion beam 224, and a local region that significantly includes lattice defects is formed at a specific depth.
  • the lattice defect layer thus formed is a high-resistance layer 222 having a higher resistivity than the surroundings (for example, the element region 206).
  • the irradiation condition of the ion beam 224 is determined so that the high resistance layer 222 is formed at a desired depth (for example, immediately below the element region 206) in the opening 214 (that is, the necessary region 218).
  • the irradiation conditions of the ion beam 224 include, for example, ion species, acceleration energy, and ion irradiation amount (beam current, irradiation time).
  • the acceleration energy of ions is adjusted in advance according to the target depth of the high resistance layer 222 in the necessary region 218.
  • the high resistance layer 222 is formed in the non-element portion 210 as a result of ion irradiation.
  • the semiconductor substrate 200 includes the first high resistance layer 226 in the necessary region 218 immediately below the element region 206. Further, the semiconductor substrate 200 includes a second high resistance layer 228 in a position deeper than the first high resistance layer 226 in the unnecessary region 220. Since the high resistance layer 222 is formed in the non-element portion 210 outside the element region 206, the resistivity of the element region 206 is maintained at the resistivity of the original low resistance substrate.
  • the first high resistance layer 226 is used in association with the element region 206.
  • the first high resistance layer 226 corresponds to the high resistance layer 70 (see FIG. 8B) formed below the inductor formation region 64.
  • the first high resistance layer 226 corresponds to the high resistance layer 58 (see FIG. 9B) formed below the circuits 52 and 54.
  • the second high resistance layer 228 is merely present in the non-element portion 210 and is not used.
  • the high resistance layer 222 can be selectively formed in the necessary region 218 by using the mask 212.
  • the high resistance layer 222 can be formed in any location in the horizontal direction by adjusting the thickness and / or material of the mask pattern 216. Can be formed. Therefore, the high resistance layer 222 can be freely arranged at any location in the vertical direction and the horizontal direction in the semiconductor substrate 200.
  • the mask 212 is prepared on the back surface 204 opposite to the main surface 202 (process formation surface), ion irradiation is performed from the mask side, and a defect region formed by ion irradiation is retained in the non-element portion 210. Irradiation of ions to the element region 206 can be avoided.
  • the high resistance layer 222 can be formed without ion irradiation of an element or a circuit (for example, a semiconductor element such as a transistor or a digital circuit portion). Devices and circuits can be protected from accidental damage or degradation that can occur in the devices and circuits due to high energy ion bombardment.
  • the method according to the present embodiment may further include a step of removing the mask pattern 216 by polishing or grinding the back surface 204 after the ion irradiation step.
  • the back surface 204 is the non-element portion 210, it is allowed to polish or grind the back surface 204. In this way, the mask 212 can be easily removed.
  • a method for manufacturing a semiconductor device includes a step of polishing or grinding the back surface 204 prior to (or in a post-process) a post-process (S20 in FIG. 7) in order to reduce the substrate 200 to a specified thickness. By utilizing such an existing process for removing the mask, the mask 212 can be removed without affecting the main surface 202 of the substrate 200 and without any additional cost.
  • FIG. 11A shows another example of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • the mask 212 may be prepared on the main surface 202.
  • the positional relationship between the opening 214 and the mask pattern 216 and the necessary region 218 and the unnecessary region 220 is reversed. That is, the opening 214 is formed in the unnecessary region 220 and the mask pattern 216 is formed in the necessary region 218.
  • the ion irradiation conditions are determined so that the high resistance layer 222 is formed at a desired depth in the necessary region 218. Since the main surface 202 is exposed at the opening 214, the high resistance layer 222 in the unnecessary region 220 is formed deeper than the necessary region 218. Note that the ion beam 224 may penetrate the semiconductor substrate 200 in the unnecessary region 220.
  • FIG. 11B shows still another example of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • the mask 212 is prepared on the main surface 202 as in FIG.
  • the mask pattern 216 is transmitted by the ion beam 224
  • the mask 212 shown in FIG. 11B includes a mask pattern 216 that blocks the ion beam 224. Therefore, the opening 214 of the mask 212 is formed in the necessary region 218 and the mask pattern 216 is formed in the unnecessary region 220.
  • the element region 206 includes a wiring layer 240 on the shallow side and an element formation region 242 on the deep side.
  • the wiring layer 240 includes, for example, an inductor formation region 64 (see FIG. 8B) in the necessary region 218.
  • the wiring layer 240 includes, in the unnecessary region 220, wirings, inductors, and the like for connecting the elements in the element formation region 242 to each other to form a circuit.
  • the element formation region 242 includes elements such as a transistor, a diode, a resistor, and a capacitor, for example. Therefore, as illustrated, the element region 206 has a different depth depending on the lateral position.
  • the ion irradiation conditions are determined so that the high resistance layer 222 is formed immediately below the wiring layer 240 in the necessary region 218. Since the opening 214 is formed in the necessary region 218, the non-element portion 210 is irradiated with the ion beam 224, and the high resistance layer 222 is formed immediately below the wiring layer 240. In the unnecessary region 220, the ion beam 224 is blocked by the mask pattern 216, and the high resistance layer 222 is not formed. As a result, the high resistance layer 222 is selectively formed at a location adjacent to the element formation region 242 in the lateral direction. Thus, the high resistance layer 222 can be disposed at a desired location.
  • the mask 212 When preparing the mask 212 on the main surface 202, the mask 212 may be configured to be detachable from the main surface 202 (see, for example, FIG. 17). Alternatively, the mask 212 may be arranged with some gap from the main surface 202. In this way, the mask 212 can be removed from the substrate 200 without significantly affecting the element region 206.
  • FIG. 12 (a), 13 (a), and 14 (a) are plan views illustrating a mask used in the high resistance layer forming step according to an embodiment of the invention.
  • FIG. 13B, and FIG. 14B are cross-sectional views of the masks shown in FIG. 12A, FIG. 13A, and FIG.
  • the mask 300 shown in FIGS. 12A and 12B is used to form a high resistance layer behind the inductor as in the semiconductor device 60 shown in FIG. 8B, for example.
  • the mask 300 is formed on the back side of the silicon substrate 302.
  • the mask 300 is a metal film 306 having several (four in the drawing) recesses 304.
  • the metal film 306 is, for example, aluminum.
  • the thickness of the metal film 306 is, for example, about 10 ⁇ m to 50 ⁇ m.
  • the concave portion 304 is, for example, a rectangle having a side length of about 100 ⁇ m to 500 ⁇ m.
  • Each of the recesses 304 is formed to correspond to a high resistance layer for an individual inductor.
  • a mask 308 shown in FIGS. 13A and 13B is used to isolate one circuit from another circuit as in the semiconductor device 51 shown in FIGS. 9A and 9B, for example. Used to form high resistance layers 56, 58 for The mask 308 is formed on the back side of the silicon substrate 310.
  • the mask 308 is a metal film 314 having a recess 312. The thickness and material of the metal film 314 may be the same as the metal film 306 shown in FIGS. 12A and 12B, for example.
  • the silicon substrate 310 is exposed in the recess 312.
  • the recess 312 extends elongated along the boundary between a certain circuit region 316 and another circuit region 318 adjacent thereto. Circuit areas 316 and 318 are indicated by broken lines in the figure.
  • the metal film 314 is separated into a part covering one circuit region 316 and a part covering the other circuit region 318.
  • the width of the recess 312 is narrower than the distance between the two circuit regions 316 and 318.
  • the width of the recess 312 is about 10 ⁇ m to 250 ⁇ m, for example, and the distance between the circuit regions 316 and 318 is about 300 ⁇ m, for example.
  • the mask 320 shown in FIGS. 14A and 14B has a high resistance layer for isolation between circuits, like the mask 308 shown in FIGS. 13A and 13B. Used to form.
  • the mask 320 is formed on the back side of the silicon substrate 322.
  • the mask 320 is a metal film 326 having a recess 324.
  • the thickness and material of the metal film 326 may be the same as that of the metal film 306 shown in FIGS. 12A and 12B, for example.
  • the silicon substrate 322 is exposed in the recess 324.
  • the concave portion 324 is formed in a rectangular ring shape along the outer periphery of the circuit region.
  • the recess 324 separates the island-shaped portion of the metal film 326 that covers the circuit region from the portion of the metal film 326 that surrounds the island-shaped portion on the outside.
  • the length of one side of the outer periphery of the recess 324 is, for example, about 300 ⁇ m to 1000 ⁇ m, and the width of the recess 324 is, for example, about 5 ⁇ m to 50 ⁇ m.
  • the recesses 304, 312, 324 of the masks 300, 308, 320 are formed such that the depth of the recess (ie, the thickness of the metal film) is two to three times the width of the recess. Also good.
  • the recesses 304, 312, and 324 have such an aspect ratio, there is an advantage that it is easy to form the masks 300, 308, and 320 by an existing method.
  • FIG. 15 is a diagram for explaining an ion irradiation process according to an embodiment of the present invention.
  • a plurality of ion irradiations are performed in order to form the high resistance layer 222 so as to surround the element region 206.
  • the element region 206 includes at least one circuit. Multiple ion irradiations are performed using different ion irradiation conditions using the same mask 212.
  • a plurality of high resistance layers 222 formed at different depths in the vertical direction are connected in the horizontal direction by multiple times of ion irradiation.
  • the semiconductor substrate 200 shown in FIG. 15 unlike the semiconductor substrate 200 shown in FIG. 10, a part of the non-element portion 210 reaches the main surface 202. Therefore, the first high resistance layer 226 formed in the necessary region 218 also reaches the main surface 202. The first high resistance layer 226 is formed on the outer periphery of the element region 206. Further, the second high resistance layer 228 formed in the unnecessary region 220 is formed behind the element region 206.
  • the second high resistance layer 228 does not simply exist in the non-element portion 210 but is used similarly to the first high resistance layer 226 to shield the element region 206 from noise from the outside. Therefore, the necessary area 218 and the unnecessary area 220 can be rephrased as the first necessary area and the second necessary area, respectively. Accordingly, the opening 214 of the mask 212 is formed in the first necessary region 218 corresponding to the first high resistance layer 226, and the mask pattern 216 is formed in the second necessary region 220 corresponding to the second high resistance layer 228. ing.
  • FIG. 15 illustrates a case where ion irradiation is performed three times. Each ion irradiation is performed from the back surface 204 of the substrate 200. Since the same mask 212 is used, a plurality of ion irradiations are performed sequentially and sequentially. The ion acceleration energy in each ion irradiation is adjusted stepwise so that the upper portion 230, the middle portion 232, and the lower portion 234 are connected to each other in the vertical direction.
  • the upper portion 230 of the high resistance layer 222 is formed by the first ion irradiation
  • the intermediate portion 232 of the high resistance layer 222 is formed by the second ion irradiation
  • the lower portion of the high resistance layer 222 is formed by the third ion irradiation.
  • a portion 234 is formed.
  • the ion acceleration energy is the maximum at the first irradiation, smaller at the second time, and minimum at the third time.
  • the first high resistance layer 226 reaches the depth of the second high resistance layer 228 by the third ion irradiation, and the first high resistance layer 226 and the second high resistance layer 228 are connected in the lateral direction.
  • a connection portion between the first high resistance layer 226 and the second high resistance layer 228 is denoted by reference numeral 230 in FIG.
  • the high resistance layer 222 surrounding the outer periphery and the back of the element region 206 is formed. Since the high resistance layer 222 can be formed using the same mask 212, the processing is easy.
  • FIG. 16 is a diagram for explaining an ion irradiation process according to an embodiment of the present invention.
  • the high resistance layer I formed by the first ion irradiation and the high resistance layer II formed by the second ion irradiation are formed using different masks.
  • the first ion irradiation forms the high resistance layer I on the outer periphery and the back of the element region 206.
  • the high resistance layer on the outer periphery is not connected to the high resistance layer behind.
  • the first mask is removed and a second mask is formed.
  • the second ion irradiation forms the high resistance layer II at a deep position in the outer periphery of the element region 206 so as to connect the two portions of the high resistance layer I. In this manner, the high resistance layer 222 surrounding the outer periphery and the back of the element region 206 can be formed.
  • a wide high resistance layer 222 can be formed in the vertical direction.
  • a high resistance layer 222 surrounding the periphery and back of the region 206 may be formed.
  • a simple method of applying a mask to a substrate and irradiating ions with a mask can be applied to a necessary region without substantially affecting elements already formed.
  • the high resistance layer can be arranged flexibly.
  • a high resistance layer having a three-dimensional structure surrounding the element can be easily formed.
  • a complicated multi-stage process including trench fabrication for element isolation and oxide film embedding is essential.
  • a costly high resistance layer forming method is provided.
  • the present invention has been described with reference to the above-described embodiment.
  • the present invention is not limited to the above-described embodiment, and the present invention can be appropriately combined or replaced with the configuration of the embodiment. It is included in the present invention.
  • modifications such as various design changes in the ion irradiation system, the accelerator, the wafer transfer device, and the like in the embodiment can be added to the embodiment based on the knowledge of those skilled in the art. Added embodiments may be included in the scope of the present invention.
  • the mask 212 is formed directly on the front surface (that is, the main surface 202 or the back surface 204) of the substrate 200, but is not limited thereto.
  • an intermediate layer eg, film 330, see FIG. 17
  • This intermediate layer may be a layer or film for protecting the substrate 200.
  • the intermediate layer may be a layer or a film for improving the adhesion of a mask material (for example, metal) to the substrate 200.
  • the intermediate layer may be provided on the entire surface of the substrate 200 or may be provided on a part of the surface of the substrate 200 (for example, a region corresponding to the mask pattern 216).
  • the intermediate layer may be provided not only on one side of the substrate 200 on which the mask 212 is formed, but also on both sides of the substrate 200.
  • FIG. 17 is a diagram showing a mask 212 according to an embodiment of the present invention.
  • the mask 212 includes a film 330 for protecting the substrate 200 and enhancing the adhesion of a mask material (for example, metal) to the substrate 200.
  • a film 330 is formed on the element region 206 of the substrate 200, and a mask pattern 216 is formed on the film 330.
  • the film 330 is a film that can be peeled off from the surface of the substrate 200.
  • the film 330 is, for example, a polyimide coating or a laminate. Therefore, the mask 212 can be easily removed from the substrate 200 by peeling the film 330 from the surface of the substrate 200. By interposing the film 330 in this way, the mask 212 can be removed from the main surface 202 without polishing or grinding the main surface side of the substrate 200.
  • the semiconductor substrate after the step of ion irradiation, includes a first high resistance layer at a first depth in the first area of the non-element portion, and a second non-element portion different from the first area.
  • a second high resistance layer may be provided at a second depth different from the first depth in the area.
  • the ion irradiation conditions in the ion irradiation step may be determined so as to form the first high resistance layer at the first depth.
  • the mask may include a first mask region corresponding to the first high resistance layer and a second mask region corresponding to the second high resistance layer. In the first mask region, the main surface or the back surface of the semiconductor substrate may be exposed. In the second mask region, a mask thickness and / or a mask material may be determined so that the second high resistance layer is formed at the second depth.
  • the first mask region may have a mask material instead of the opening of the mask.
  • the mask may include a third mask region having a mask thickness and / or mask material different from those of the first mask region and the second mask region.
  • the thickness of each mask region is not constant and may change in the horizontal direction.
  • the boundary of the mask region may not be a step difference in the mask thickness, and the mask thickness and / or the mask material may be continuously changed at the boundary of the mask region.
  • a step of forming a region for adjusting a defect formation position (for example, a depth from the main surface or the back surface) on the main surface or the back surface of the semiconductor substrate is provided. Also good. For example, it may be possible to realize selective formation of the high resistance layer in the same manner as in the case of using a mask by forming a concave portion (for example, cutting) directly on the main surface or the back surface of the substrate. In this case, the cut concave portion corresponds to the opening of the mask, and the remaining convex portion corresponds to the mask pattern.
  • a concave portion for example, cutting
  • the present invention is used for manufacturing a semiconductor device.

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Abstract

　半導体装置の製造方法は、半導体基板２００の主面２０２またはその反対側の裏面２０４にマスク２１２を準備する工程を備える。半導体基板２００は、主面２０２に素子領域２０６を備え、主面２０２と裏面２０４との間に非素子部分を備えてもよい。本方法はさらに、高抵抗層２２２を形成するようにマスク２１２及び半導体基板２００にマスク側からイオン照射をする工程を備える。

Description

半導体装置の製造方法、及び半導体装置
　本発明は、半導体装置の製造方法、及び半導体装置に関する。
　従来、シリコンウェハ等の基板に様々な微細加工を施すことで、半導体集積回路を製造している。このような基板に求められる性能は、用途や製造工程によって種々ある。例えば、デジタル回路からアナログ回路へ基板を介して伝わるノイズを遮断する手段として、あるいは、オンチップインダクタのＱ値を向上させる手段として、高抵抗基板が使用されている（例えば、特許文献１参照。）。高抵抗基板としては、例えば、ＳＯＩ（Silicon On Insulator）基板、もしくは不純物の少ないＦＺ（Floating Zone）法により製造された基板が使用されている。
特開２００５－９３８２８号公報
　しかしながら、ＳＯＩ基板、もしくはＦＺ法により製造された高抵抗基板は価格が高く、半導体装置の製造コストを上昇させてしまう。また、抵抗率の高い基板を採用したとしても、トランジスタやダイオード等の素子製造過程で注入された不純物が、その後の熱処理過程で拡散し、基板の抵抗率を低下させることもある。その結果、抵抗率を高く調整した高価な基板を使用していたとしても、半導体装置の製造過程において抵抗率が変化し、本来目標としている抵抗率が得られていない場合もある。
　本発明のある態様の例示的な目的のひとつは、所望の抵抗率が保証された半導体装置を実現する技術を提供することにある。
　また、本発明の他の態様の例示的な目的のひとつは、高抵抗層を有する半導体装置を実現する技術を提供することにある。
　上記課題を解決するために、本発明のある態様の半導体装置の製造方法は、抵抗率に変化が生じうる工程を経た半導体基板の所定の領域にイオン照射を行い、該所定の領域に周囲より抵抗率の高い高抵抗層を形成する高抵抗層形成工程を有する。
　本発明の他の態様によると、半導体装置の製造方法であって、半導体基板の主面またはその反対側の裏面にマスクを準備する工程を備え、前記半導体基板は、前記主面に素子領域を備え、前記主面と前記裏面との間に非素子部分を備えており、本方法はさらに、前記素子領域よりも抵抗率の高い高抵抗層を前記非素子部分に形成するように前記マスク及び前記半導体基板にマスク側からイオン照射をする工程を備えることを特徴とする方法が提供される。
　本発明の他の態様によると、低抵抗半導体基板の裏面にマスクパターンを形成する工程と、前記半導体基板の内部に高抵抗層を形成するように前記マスクパターン及び前記半導体基板にマスクパターン側からイオン照射をする工程と、前記裏面から前記マスクパターンを除去する工程と、を備えることを特徴とする半導体装置の製造方法が提供される。
　本発明の他の態様によると、素子領域を備える主面と、前記主面の反対側の裏面と、前記主面と前記裏面との間にある非素子部分と、を備え、前記非素子部分は、前記素子領域よりも抵抗率の高い第１格子欠陥層及び第２格子欠陥層を備え、前記第１格子欠陥層は、第１区域において第１深さに形成され、前記第２格子欠陥層は、前記第１区域と異なる第２区域において前記第１深さと異なる第２深さに形成されていることを特徴とする半導体装置が提供される。
　なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
　本発明のある態様によれば、所望の抵抗率が保証された半導体装置を製造できる。また、本発明の他の態様によれば、高抵抗層を有する半導体装置が提供される。
イオン照射システムの概略構成を模式的に示した図である。 搬送プレートの一例を示す図である。 イオンビームの照射イメージを模式的に示した図である。 高抵抗層が形成されているウェハの断面図を模式的に示した図である。 イオン照射後のシリコンウェハの表面からの深さと抵抗率との関係の一例を示すグラフである。 図６（ａ）は、抵抗率のピークの深さが異なる３つの高抵抗層のグラフを示す図、図６（ｂ）は、半値幅の異なる３つの高抵抗層のグラフを示す図である。 本実施の形態に係る半導体装置の製造方法の一例を示すフローチャートである。 図８（ａ）は、従来の半導体装置の一例を示す断面図、図８（ｂ）は、本実施の形態に係る半導体装置の一例を示す断面図である。 図９（ａ）は、半導体装置の他の例を示す上面図、図９（ｂ）は、図９（ａ）に示す半導体装置のＡ－Ａ断面図である。 図１０（ａ）ないし図１０（ｄ）は、本発明のある実施の形態に係る半導体装置の製造方法の一例を示す。 図１１（ａ）は、本発明のある実施の形態に係る半導体装置の製造方法の他の一例を示し、図１１（ｂ）は、本発明のある実施の形態に係る半導体装置の製造方法の更なる他の一例を示す。 図１２（ａ）は、本発明のある実施の形態に係る高抵抗層形成工程に使用されるマスクを例示する平面図であり、図１２（ｂ）は、図１２（ａ）に示すマスクのＢ－Ｂ断面図である。 図１３（ａ）は、本発明のある実施の形態に係る高抵抗層形成工程に使用されるマスクを例示する平面図であり、図１３（ｂ）は、図１３（ａ）に示すマスクのＣ－Ｃ断面図である。 図１４（ａ）は、本発明のある実施の形態に係る高抵抗層形成工程に使用されるマスクを例示する平面図であり、図１４（ｂ）は、図１４（ａ）に示すマスクのＤ－Ｄ断面図である。 本発明のある実施の形態に係るイオン照射工程を説明するための図である。 本発明のある実施の形態に係るイオン照射工程を説明するための図である。 本発明のある実施の形態に係るマスクを示す図である。
　本実施の形態に係る半導体装置の製造方法は、抵抗率に変化が生じうる工程を経た半導体基板の所定の領域にイオン照射を行い、該所定の領域に周囲より抵抗の高い高抵抗層を形成する高抵抗層形成工程を有する。
　ここで、抵抗率に変化が生じうる工程とは、例えば、ダイオードやトランジスタ等の素子の形成や配線（回路）の形成をする際に行われる種々の熱処理が挙げられる。熱処理としては、例えば、熱酸化、熱拡散、ＣＶＤ、アニール等が挙げられる。これらの熱処理によっては基板が４００℃以上になることもある。これらの処理を経た半導体基板は、仮にそれまでの抵抗率が高いものであっても、不純物の拡散等によって部分的に又は全体として抵抗率が低下しがちである。そのため、所望の高い抵抗率を製造工程の最後まで維持することが困難であるとともに、所定の領域の抵抗率を精度よく保証することも困難であった。
　しかしながら、本実施の形態に係る製造方法は、半導体基板の抵抗率に変化が生じうる工程の後に、イオン照射により高抵抗層を所定の領域に形成している。そのため、高抵抗層形成工程より以前の処理によって抵抗率が変化していたとしても、所定の領域に精度よく高抵抗層を形成することができる。つまり、所望の抵抗率が保証された半導体装置を比較的容易に製造できる。
　以下、本発明を実施するための形態について詳細に説明する。なお、以下に述べる構成は例示であり、本発明の範囲を何ら限定するものではない。また、図面の説明において同一の要素には同一の符号を付し、重複する説明を適宜省略する。また、製造方法を説明する際に示す各断面図において、半導体基板やその他の層の厚みや大きさは説明の便宜上のものであり、必ずしも実際の寸法や比率を示すものではない。
　（イオン照射装置）
　はじめに、半導体基板にイオン照射を行うイオン照射システムについて説明する。図１は、イオン照射システムの概略構成を模式的に示した図である。イオン照射システム１０は、加速器１２と、半導体ウェハを保持し搬送するウェハ搬送装置１４と、加速器１２から出射されたイオンビームをウェハ搬送装置１４まで導くビーム輸送ダクト１６と、を備える。
　加速器１２は、イオンを加速し、イオンビームとして外部へ出射する。加速器１２としては、例えば、サイクロトロン方式やバンデグラフ方式の装置が用いられる。ウェハ搬送装置１４は、複数の搬送プレート１８を収容する収容部（不図示）と、搬送プレート１８が搭載しているウェハにイオンビームが照射される照射チャンバ２０と、収容部と照射チャンバ２０との間で搬送プレート１８を移動する移動機構２２と、を備える。ビーム輸送ダクト１６の途中には、内部を真空に維持する真空ポンプやビームの方向を補正する電磁コイル等が設けられている。
　図２は、搬送プレートの一例を示す図である。搬送プレート１８は、複数のウェハ２４を搭載する搭載部２６を有する。ウェハ２４は、搭載部２６に搭載された状態で所定の位置に保持される。移動機構２２は、一つの搬送プレート１８に搭載されている全てのウェハ２４に順次イオンビームが照射され、イオン照射処理が終了すると、搬送用軸２８の端部２８ａを搬送プレート１８の端部に設けられている被係合部３０に係合させ、搬送プレート１８を収容部に戻す。そして、次の搬送プレート１８を照射チャンバ２０へ移動する。
　図３は、イオンビームの照射イメージを模式的に示した図である。加速器１２から出射したイオンビームＢは、マグネット３２の働きによりその方向が変化する。そして、イオンビームＢでウェハ２４の表面を順次走査することで、ウェハ２４の所定の領域にイオン照射が行われ、高抵抗層３４が形成される。なお、ウェハ２４の照射面の前方には、イオンビームの加速エネルギーを調整するために、アルミ製のアブソーバ３６が配設されている。アブソーバ３６は、例えばアルミホイル等の金属箔が用いられる。
　次に、高抵抗層３４について説明する。図４は、高抵抗層が形成されているウェハの断面図を模式的に示した図である。図４に示すように、イオンビームＢによりウェハ２４の所定の深さに高抵抗層３４が形成される。イオン照射により高抵抗層が形成されるメカニズムは、以下の通りと考えられる。
　ウェハにイオン照射が行われると、イオンの加速エネルギーに応じた深さまでイオンが到達する。その際、到達した領域を含む近傍では格子欠陥が形成され、結晶の規則性（周期性）が乱れた状態となる。このような格子欠陥が多い領域では電子が散乱されやすくなり、電子の移動が阻害される。つまり、イオン照射により局所的な格子欠陥が生じた領域では、抵抗率が上昇することになる。
　図５は、イオン照射後のシリコンウェハの表面からの深さと抵抗率との関係の一例を示すグラフである。ここで、測定したシリコンウェハは、ＣＺ（Czochralski）法により作製されたＮ型のシリコン単結晶（基板抵抗率４Ω・ｃｍ）をスライスしたものである。なお、本実施の形態に係るウェハとしては、シリコン（Ｓｉ）以外にも、炭化ケイ素（ＳｉＣ））、窒化ガリウム（ＧａＮ）等を用いることができる。
　このＮ型のＣＺシリコンウェハに、サイクロトロン加速器によりエネルギー２３ＭｅＶで加速し、減速材（アルミホイル）を通過させてイオン打ち込み深さ９μｍに調整した３Ｈｅ＋イオンを、ドーズ量１．０Ｅ＋１３ｃｍ－２の照射量で照射した。
　その結果、図５に示すように、抵抗率の深さ方向の変化は、深さが９．５ミクロンの位置でピーク抵抗率１０００Ω・ｃｍとなる山型の関数となっている。また、抵抗率がピークの半分となる半値幅は９．２μｍ前後である。ここでは、この半値幅に含まれる領域を高抵抗層３４と称する。なお、高抵抗層３４の定義は、必ずしもこれに限られず、周囲より抵抗率の高い所定の領域ということもできる。
　なお、所定の領域に高抵抗層を形成するためには、イオン照射の加速エネルギーやイオン種、照射量を適宜選択して行うことで実現可能である。図６（ａ）は、抵抗率のピークの深さが異なる３つの高抵抗層のグラフを示す図、図６（ｂ）は、半値幅の異なる３つの高抵抗層のグラフを示す図である。
　図６（ａ）に示すように、例えばイオン照射の際のイオンの加速エネルギーを調整することで、高抵抗層が形成される深さを自由に設定できる。例えば、イオン照射を０．００１ＭｅＶ以上の加速エネルギーで行ってもよい。あるいは、０．１ＭｅＶ以上の加速エネルギーで行ってもよい。また、イオン照射を１００ＭｅＶ以下の加速エネルギーで行ってもよい。あるいは、３０ＭｅＶ以下の加速エネルギーで行ってもよい。
　また、図６（ｂ）に示すように、例えばイオン照射に用いられるイオン種を適宜選択することで、半値幅の異なる高抵抗層を形成できる。イオン照射に用いられるイオン種は、Ｈ、Ｈｅ、Ｂ、Ｃ、Ｎ、Ｏ、Ｎｅ、Ｓｉ、Ａｒ、Ｋｒ、Ｘｅからなる群より選択される少なくとも１種の原子がイオン化されたものが挙げられる。具体的には、例えば、１Ｈ＋、２Ｈ＋、３Ｈｅ２＋、４Ｈｅ２＋などが挙げられる。
　このように、イオン照射システム１０において、イオン種、加速エネルギー、イオン照射量（ビーム電流、照射時間）を調整することで、ウェハ中の所定の領域に形成する高抵抗層の位置や幅、抵抗率の大きさを適宜設定できる。
　次に、高抵抗層を形成する工程を実行するのに適したタイミングについて説明する。前述の通り、半導体装置を製造する際の熱処理等によって半導体基板の抵抗率は変わりうる。
　図７は、本実施の形態に係る半導体装置の製造方法の一例を示すフローチャートである。はじめに、用意されたシリコンウェハに種々の工程により素子を形成し（Ｓ１０）、更に配線を形成する（Ｓ１２）。この際、熱処理による不純物の拡散等により基板の抵抗率が低下する。そこで、本実施の形態では、これらの工程の後に、イオン照射により高抵抗層を形成する（Ｓ１４）。このように、本実施の形態では、高抵抗層形成工程より前に、半導体基板への熱処理を伴う素子形成工程や配線（回路）形成工程を行っている。つまり、イオン照射による高抵抗層の形成を、抵抗率が変化する一因となる熱処理等の工程の後に行っている。これにより、所望の抵抗率が保証された半導体装置を製造できる。
　高抵抗層が形成された半導体基板は、保護膜が形成され（Ｓ１６）、裏面が研磨された（Ｓ１８）後、後工程（Ｓ２０）で処理されて半導体集積回路として完成する。後工程には、例えば、ウェハをダイシングして個片化する工程や、個片化されたチップと実装基板とをワイヤボンドで結線する工程や、チップを樹脂で封止する工程が含まれる。
　後工程等の後に高抵抗層を形成することも可能であるが、素子や配線以外に種々の層や部材が半導体基板上に形成された状態でイオン照射を行うことになるため、イオン照射の照射条件の調整が難しくなる。また、個片化されたチップは、イオン照射の際の位置決めやハンドリングが難しくなる。そこで、高抵抗層を形成する工程より後に、抵抗率の変化が実質的に生じない保護膜形成、裏面研磨、後工程等を行うことで、前述のような問題が生じない。
　次に、本実施の形態に係る製造方法により製造された半導体装置の特性の改善について説明する。図８（ａ）は、従来の半導体装置の一例を示す断面図、図８（ｂ）は、本実施の形態に係る半導体装置の一例を示す断面図である。
　通常、ＩＣに使われるシリコン基板は、ｎ型かｐ型の基板であり、抵抗率が数十Ωｃｍと小さいため、電気伝導率が高い。受信した電気信号は、インダクタなどの受信素子や寄生素子を介してシリコン基板内に入ると、シリコン基板の抵抗成分によりジュール熱となって消費され、信号損失が生じる。
　そこで、基板の抵抗率を高めると信号損失（基板に流れる信号）が減少するためＱ値が上昇する。換言すれば、Ｑ値が高いほど信号損失が少なくなり、優れた特性を持つインダクタとなる。
　そこで、インダクタが設けられている領域の下層の基板の抵抗率を上げることでインダクタのＱ値を向上することができる。例えば、図８（ａ）に示す半導体装置１００のように、高抵抗基板であるウェハ１０１の表面側にインダクタ形成領域１０２が設けられており、裏面側に素子形成領域１０４が設けられている。インダクタ形成領域１０２と素子形成領域１０４との間の中間領域１０６は、特段の処理が施されておらず、ウェハ当初の抵抗率に近い領域である。
　半導体装置１００において、素子形成領域１０４および中間領域１０６は、ともにウェハ当初の抵抗率に近い高い抵抗率を有する高抵抗層１０８である。つまり、トランジスタ等が形成される素子形成領域１０４の抵抗率は高いままである。このような抵抗率の高さに起因してＩＣ（集積回路）でのラッチアップが発生しやすくなり、回路での誤作動が起きやすくなる。そのため、基板全体の抵抗率を高くすることはＩＣにとっては好ましくない。
　そこで、本実施の形態に係る半導体装置は、例えば図８（ｂ）に示す構成を採用することで、ＩＣにおける誤作動を低減できる。半導体装置６０は、ＣＺ法により作製されたウェハ６２が用いられている。ＣＺ法により作製されたウェハ６２は、ＦＺ法等により作製された高抵抗ウェハと比較して抵抗率が低く、安価である。
　半導体装置６０は、ウェハ６２の表面側にインダクタ形成領域６４が設けられており、裏面側に素子形成領域６６が設けられている。インダクタ形成領域６４と素子形成領域６６との間の中間領域６８は、前述したイオン照射により抵抗率が高められている高抵抗層７０である。このようなイオン照射によって、ウェハ６２全体の抵抗率を高めずに中間領域６８を高抵抗層７０にすることができる。つまり、高抵抗化が必要のない素子形成領域６６の抵抗率を上げることなく、インダクタ形成領域６４の下部に高抵抗層７０を形成できるため、インダクタのＱ値を向上しつつ、素子形成領域６６における回路でのラッチアップの発生を抑制できる。
　図９（ａ）は、半導体装置の他の例を示す上面図、図９（ｂ）は、図９（ａ）に示す半導体装置のＡ－Ａ断面図である。
　半導体装置５１は、ウェハ２４の上部に、公知の技術によりデジタル回路５２とアナログ回路５４とが形成されている。図９（ａ）に示すように、デジタル回路５２及びアナログ回路５４の周囲には、本実施の形態に係るイオン照射により高抵抗層５６が形成されている。また、図９（ｂ）に示すように、デジタル回路５２及びアナログ回路５４の下部には、本実施の形態に係るイオン照射により高抵抗層５８が形成されている。
　これら高抵抗層５６，５８は、デジタル回路５２から発生したノイズ（信号）がウェハ２４内を伝搬することを抑制するノイズ遮断層として機能する。そのため、半導体装置５１は、デジタル回路５２から発生したノイズが水平・垂直の両方向で遮蔽されているため、アナログ回路５４にデジタル回路５２が発生したノイズが侵入することが抑制される。
（マスクを使用する高抵抗層形成工程）
　図１０（ａ）ないし図１０（ｄ）は、本発明のある実施の形態に係る半導体装置の製造方法の一例を示す。半導体装置は例えば、システムＬＳＩ、ＳＯＣ（System On a Chip）、または集積回路（ＩＣ）である。この方法は、マスク２１２を使用して高抵抗層２２２を形成する工程を備える。マスク２１２は半導体基板２００の裏面２０４に準備される。詳しくは後述するように、高抵抗層形成工程は、半導体基板２００の裏面２０４にマスクパターン２１６を形成する工程と（図１０（ａ）及び図１０（ｂ）参照）、半導体基板２００の内部に高抵抗層２２２を形成するようにマスクパターン２１６及び半導体基板２００にマスクパターン側からイオン照射をする工程と（図１０（ｃ）参照）、半導体基板２００の裏面２０４からマスクパターン２１６を除去する工程と（図１０（ｄ）参照）、を備える。
　ここで、半導体基板２００は、低抵抗の半導体基板であり、基板抵抗率が例えば、１０Ω・ｃｍ以下、５０Ω・ｃｍ以下、１００Ω・ｃｍ以下、５００Ω・ｃｍ以下、または１０００Ω・ｃｍ以下に調整されている。この半導体基板２００に形成される高抵抗層２２２は、当該基板に高抵抗層２２２が形成される前の基板抵抗率よりも大きいピーク抵抗率（例えば図５参照）を有する。よって、高抵抗層２２２のピーク抵抗率は、例えば、１０Ω・ｃｍより大きく、５０Ω・ｃｍより大きく、１００Ω・ｃｍより大きく、５００Ω・ｃｍより大きく、または１０００Ω・ｃｍより大きい。
　図１０（ａ）ないし図１０（ｄ）には、半導体基板２００の部分側断面図が示されている。図１０（ａ）に示されるように、まず、半導体基板２００（以下では単に、基板２００ともいう）が準備される。基板２００は、主面２０２と、その反対側の裏面２０４と、を備える。
　以下の説明においては、主面２０２（または裏面２０４）に沿う基板２００の面内方向を横方向（図において左右方向）と呼ぶことがある。また、主面２０２（または裏面２０４）に垂直な方向を、縦方向または深さ方向（図において上下方向）と呼ぶことがある。半導体基板２００の縦方向に関して主面２０２に近いほうを上方と呼び、主面２０２から遠いほうを下方と呼ぶことがある。
　主面２０２を含む基板表層部分に素子領域２０６が設けられている。よって、主面２０２はプロセス形成面と呼ぶこともできる。素子領域２０６は、素子及び／または配線層を含む回路領域である。素子領域２０６は半導体基板２００の主面側で横方向に広がっており、縦方向にある深さを有する。素子領域２０６は、横方向位置によって異なる深さを有してもよい（例えば図１１（ｂ）参照）。
　素子形成工程（図７のＳ１０）が既に行われている場合には、素子領域２０６は少なくとも１つの回路素子（例えば、能動素子、または受動素子）を備える。素子領域２０６は、例えばＲＦ－ＣＭＯＳのインダクタを備えてもよい。素子領域２０６は、横方向に形成される電流経路を有するいわゆる横型の半導体素子を備えてもよい。素子領域２０６は少なくとも１つの電子回路（例えば、アナログ回路５４、またはデジタル回路５２（図９（ａ）及び図９（ｂ）参照））を備えてもよい。素子形成工程（図７のＳ１０）がまだ行われていない場合には、素子領域２０６は、以降の素子形成工程において素子が形成されるべき領域である。なお、図８（ａ）及び図８（ｂ）に示されるように、もう１つの素子領域が基板の裏面に設けられていてもよい。
　半導体基板２００は、主面２０２と裏面２０４との間に基体２０８を備える。基体２０８は、素子領域２０６の機械的な支持を提供する。基体２０８は、主面２０２と裏面２０４との間に非素子部分２１０を備える。非素子部分２１０は、素子領域２０６の下方にあり、従って素子領域２０６と裏面２０４との間にある。
　本実施形態に係る方法は、裏面２０４を平坦化する工程を備えてもよい。この平坦化工程は、半導体基板２００の厚さを均一化するために、例えば裏面２０４を研磨することを含んでもよい。このようにして、イオンビーム２２４（図１０（ｃ）参照）の入射面である裏面２０４を、基準高さを有する基準面として用いることができる。したがって、イオンビーム２２４により形成される欠陥領域（すなわち、高抵抗層の抵抗率ピーク）を、裏面２０４を基準とする設計上の深さ位置に正確に合わせることができる。なお、例えば、高抵抗層の厳密な位置決めが要求されない場合や、裏面２０４の平坦度が例えば、本方法に先行して行われた他の処理によって保証されている場合には、この平坦化工程は行われなくてもよい。
　図１０（ｂ）に示されるように、半導体基板２００の裏面２０４にマスク２１２が形成される。マスク２１２は、凹部を有するマスクパターン２１６を備える。ここで、マスク２１２の凹部は開口部２１４であり、そのため開口部２１４において裏面２０４が露出されている。マスクパターン２１６は裏面２０４を覆っている。ある他の実施形態においては、マスク２１２の凹部はマスクパターン２１６よりも薄いマスク材料層を有してもよい。
　マスクパターン２１６は、任意の材料で形成されていてもよく、例えば、金属またはレジストであってもよい。マスクパターン２１６が金属膜である場合には、マスクパターン２１６は湿式メッキまたは乾式メッキ（例えば真空蒸着）を含む任意の公知の成膜方法で形成される。このとき、開口部２１４に相当する基板２００の表面はマスク材料の付着を避けるためにフィルムまたはテープなどの保護部材で被覆される。マスクパターン２１６がレジスト膜である場合には、マスクパターン２１６は任意の公知のレジスト塗布方法で形成される。
　典型的には素子領域２０６の直下の必要領域２１８に高抵抗層２２２（図１０（ｃ）参照）を局所的に設けることが求められる。裏面２０４にマスク２１２を準備する場合には、この必要領域２１８に合わせて開口部２１４が形成される。マスクパターン２１６は、不要領域２２０に合わせて形成される。ここで、不要領域２２０は、文字通りに、高抵抗層２２２を設ける必要がない領域を意味してもよい。あるいは、不要領域２２０は、必要領域２１８のように素子領域２０６の直下に高抵抗層２２２を設けるのではなく、必要領域２１８における高抵抗層２２２とは縦方向に異なる位置に高抵抗層２２２を設けることが求められている領域を意味してもよい。
　マスクパターン２１６はイオンビーム２２４を透過させるように形成されている。マスクパターン２１６の厚さは、不要領域２２０における高抵抗層２２２を、必要領域２１８における高抵抗層２２２に対して縦方向に所望の間隔を有する深さに形成するように定められている。マスクパターン２１６の厚さを調整することにより、イオンビーム２２４の基板２００への入射面からイオンビーム２２４により形成される欠陥領域までの距離を制御することができる。したがって、マスクパターン２１６にイオンビーム２２４を照射することにより、不要領域２２０において所望の深さに高抵抗層２２２を形成することができる。このようにして、マスク２１２は、基板２００の面内方向に関して異なる場所で高抵抗層２２２が異なる深さに形成されるように作製されている。
　マスクパターン２１６の厚さを調整することに代えて、または厚さ調整に組み合わせて、マスクパターン２１６の材料が、高抵抗層２２２を所望の深さに形成するように定められていてもよい。このようにしても、横方向位置によって高抵抗層２２２を異なる深さに形成することができる。
　あるいは、マスクパターン２１６は、イオンビーム２２４を遮蔽するようにマスクパターン２１６の厚さ及び／または材料が定められていてもよい。この場合、不要領域２２０には高抵抗層２２２は形成されない。ただし、本実施形態のようにイオン照射によって抵抗率の高い格子欠陥層を形成する場合にはイオンビーム２２４が高エネルギーのイオンを含むので、イオンビーム２２４を遮蔽するマスクパターン２１６を設計することは容易ではないかもしれない。
　図１０（ｃ）に示されるように、マスク２１２側から基板２００にイオン照射が行われる。開口部２１４にて露出された裏面２０４の部分とマスクパターン２１６とにイオンビーム２２４が照射され、特定の深さに格子欠陥を顕著に含む局所領域が形成される。こうして形成された格子欠陥層が周囲（例えば素子領域２０６）よりも抵抗率の高い高抵抗層２２２である。
　イオンビーム２２４の照射条件は、開口部２１４（すなわち必要領域２１８）において所望の深さ（例えば素子領域２０６の直下）に高抵抗層２２２を形成するように定められている。イオンビーム２２４の照射条件は上述のように、例えば、イオン種、加速エネルギー、イオン照射量（ビーム電流、照射時間）を含む。本実施形態においては、イオンの加速エネルギーが、必要領域２１８における高抵抗層２２２の目標深さに合わせて予め調整されている。
　こうして、高抵抗層２２２がイオン照射の結果として非素子部分２１０に形成される。具体的には、半導体基板２００は、必要領域２１８において素子領域２０６の直下に第１高抵抗層２２６を備える。また、半導体基板２００は、不要領域２２０において第１高抵抗層２２６よりも深い位置に第２高抵抗層２２８を備える。高抵抗層２２２は素子領域２０６の外側の非素子部分２１０に形成されているから、素子領域２０６の抵抗率はもとの低抵抗基板の抵抗率に保たれている。
　第１高抵抗層２２６は、素子領域２０６に関連して使用される。例えば、第１高抵抗層２２６は、インダクタ形成領域６４の下部に形成された高抵抗層７０（図８（ｂ）参照）に相当する。あるいは、第１高抵抗層２２６は、回路５２、５４の下部に形成された高抵抗層５８（図９（ｂ）参照）に相当する。一方、第２高抵抗層２２８は、非素子部分２１０に単に存在するにすぎず、使用されない。
　したがって、本実施形態によると、マスク２１２を使用することにより、高抵抗層２２２を必要領域２１８に選択的に形成することができる。このように横方向に任意の場所に高抵抗層２２２を形成できるのみならず、マスクパターン２１６の厚さ及び／または材料を調整することにより、縦方向にも任意の場所に高抵抗層２２２を形成することができる。よって、半導体基板２００において縦方向及び横方向の任意の場所に高抵抗層２２２を自在に配置することができる。
　また、主面２０２（プロセス形成面）と反対側の裏面２０４にマスク２１２を準備してマスク側からイオン照射を行い、かつイオン照射により形成される欠陥領域を非素子部分２１０に留めているので、素子領域２０６へのイオン照射を避けることができる。素子または回路（例えばトランジスタ等の半導体素子やデジタル回路部分など）へのイオン照射をすることなく高抵抗層２２２を形成することができる。高エネルギーのイオンの衝突によって素子及び回路に生じ得る不測の損傷または劣化から、素子及び回路を保護することができる。
　図１０（ｄ）に示されるように、本実施形態に係る方法は、イオン照射をする工程の後に、裏面２０４を研磨または研削してマスクパターン２１６を除去する工程をさらに備えてもよい。本実施形態においては裏面２０４は非素子部分２１０であるから、裏面２０４を研磨または研削することが許容される。このようにして、マスク２１２を簡単に取り除くことができる。半導体装置の製造方法は通例、基板２００を規定の厚さまで薄くするために、裏面２０４を研磨または研削する工程を、後工程（図７のＳ２０）に先行して（または後工程において）備える。こうした既存の工程をマスク除去に利用することによって、基板２００の主面２０２に何ら影響を与えずに、かつ追加のコストを要せずに、マスク２１２を除去することができる。
　図１１（ａ）は、本発明のある実施の形態に係る半導体装置の製造方法の他の一例を示す。図１１（ａ）に示すように、マスク２１２は主面２０２に準備されてもよい。この場合に図１０に示す高抵抗層２２２と同じ構造を形成するには、開口部２１４及びマスクパターン２１６と必要領域２１８及び不要領域２２０との位置関係が反対になる。つまり、開口部２１４が不要領域２２０に形成され、マスクパターン２１６が必要領域２１８に形成される。イオン照射条件は、必要領域２１８にて所望の深さに高抵抗層２２２を形成するように定められている。開口部２１４において主面２０２が露出されているので、不要領域２２０における高抵抗層２２２は必要領域２１８よりも深くに形成される。なお、イオンビーム２２４は不要領域２２０において半導体基板２００を貫通してもよい。
　図１１（ｂ）は、本発明のある実施の形態に係る半導体装置の製造方法の更なる他の一例を示す。図１１（ｂ）においても図１１（ａ）と同様に、マスク２１２は主面２０２に準備される。ただし、図１１（ａ）においてはマスクパターン２１６をイオンビーム２２４が透過するのに対し、図１１（ｂ）に示すマスク２１２は、イオンビーム２２４を遮蔽するマスクパターン２１６を備える。よって、マスク２１２の開口部２１４が必要領域２１８に形成され、マスクパターン２１６が不要領域２２０に形成される。
　さらに、図１１（ｂ）においては、素子領域２０６は、浅い側に配線層２４０を備え、深い側に素子形成領域２４２を備える。配線層２４０は必要領域２１８に、例えばインダクタ形成領域６４（図８（ｂ）参照）を備える。また、配線層２４０は不要領域２２０に、素子形成領域２４２の素子を互いに接続して回路を形成するための配線やインダクタ等を備える。素子形成領域２４２は例えば、トランジスタ、ダイオード、抵抗、コンデンサ等の素子を備える。よって、図示されるように、素子領域２０６は、横方向位置によって異なる深さを有する。
　イオン照射条件は、必要領域２１８にて配線層２４０の直下に高抵抗層２２２を形成するように定められている。必要領域２１８には開口部２１４が形成されているので、イオンビーム２２４が非素子部分２１０に照射され、配線層２４０の直下に高抵抗層２２２が形成される。不要領域２２０においてはマスクパターン２１６によってイオンビーム２２４が遮断され、高抵抗層２２２は形成されない。その結果、素子形成領域２４２に横方向に隣接する場所に高抵抗層２２２が選択的に形成される。このように、所望の場所に高抵抗層２２２を配置することができる。
　マスク２１２を主面２０２に準備する場合には、マスク２１２は、主面２０２から取り外し可能に接触させられるように構成されていてもよい（例えば、図１７参照）。あるいは、マスク２１２は、主面２０２からいくらかの隙間を空けて配置されてもよい。このようにすれば、素子領域２０６に大きな影響を与えることなくマスク２１２を基板２００から取り除くことができる。
　図１２（ａ）、図１３（ａ）、及び図１４（ａ）は、本発明のある実施の形態に係る高抵抗層形成工程に使用されるマスクを例示する平面図であり、図１２（ｂ）、図１３（ｂ）、及び図１４（ｂ）は、図１２（ａ）、図１３（ａ）、及び図１４（ａ）に示すマスクの断面図である。
　図１２（ａ）及び図１２（ｂ）に示されるマスク３００は、例えば図８（ｂ）に示される半導体装置６０のようにインダクタの背後に高抵抗層を形成するために使用される。マスク３００は、シリコン基板３０２の裏面側に形成される。マスク３００は、いくつかの（図においては４つの）凹部３０４を有する金属膜３０６である。金属膜３０６は例えばアルミニウムである。金属膜３０６の厚さは例えば１０μｍ～５０μｍ程度である。凹部３０４においてシリコン基板３０２の裏面が露出されている。凹部３０４は例えば一辺の長さが１００μｍ～５００μｍ程度の長方形である。凹部３０４のそれぞれが個々のインダクタのための高抵抗層に対応するように形成されている。
　図１３（ａ）及び図１３（ｂ）に示されるマスク３０８は、例えば図９（ａ）及び図９（ｂ）に示される半導体装置５１のように、ある回路と他の回路とのアイソレーションのための高抵抗層５６、５８を形成するために使用される。マスク３０８は、シリコン基板３１０の裏面側に形成される。マスク３０８は、凹部３１２を有する金属膜３１４である。金属膜３１４の厚さ及び材料は例えば図１２（ａ）及び図１２（ｂ）に示す金属膜３０６と同様であってもよい。凹部３１２においてシリコン基板３１０が露出されている。
　凹部３１２は、ある回路領域３１６とそれに隣接する別の回路領域３１８との境界に沿って細長く延びている。回路領域３１６、３１８は図において破線で示す。凹部３１２によって、金属膜３１４は、一方の回路領域３１６を覆う部分と他方の回路領域３１８を覆う部分とに分離されている。凹部３１２の幅は、２つの回路領域３１６、３１８間の距離よりも狭い。凹部３１２の幅は例えば１０μｍ～２５０μｍ程度であり、回路領域３１６、３１８間の距離は例えば約３００μｍである。
　図１４（ａ）及び図１４（ｂ）に示されるマスク３２０は、図１３（ａ）及び図１３（ｂ）に示されるマスク３０８と同様に、回路間のアイソレーションのための高抵抗層を形成するために使用される。マスク３２０は、シリコン基板３２２の裏面側に形成される。マスク３２０は、凹部３２４を有する金属膜３２６である。金属膜３２６の厚さ及び材料は例えば図１２（ａ）及び図１２（ｂ）に示す金属膜３０６と同様であってもよい。凹部３２４においてシリコン基板３２２が露出されている。
　凹部３２４は回路領域の外周に沿って矩形の環状に形成されている。凹部３２４によって、回路領域を覆う金属膜３２６の島状の部分がその外側で島状部分を包囲する金属膜３２６の部分から分離されている。凹部３２４の外周の一辺の長さは例えば３００μｍ～１０００μｍ程度であり、凹部３２４の幅は例えば５μｍ～５０μｍ程度である。
　ある実施形態においては、マスク３００、３０８、３２０の凹部３０４、３１２、３２４は、凹部の深さ（すなわち金属膜の厚さ）が凹部の幅の２倍から３倍となるように形成されてもよい。凹部３０４、３１２、３２４がこうしたアスペクト比をとる場合、マスク３００、３０８、３２０を既存の方法で形成することが容易であるという利点がある。
　図１５は、本発明のある実施の形態に係るイオン照射工程を説明するための図である。このイオン照射工程においては、素子領域２０６を囲むように高抵抗層２２２を形成するために、複数回のイオン照射が行われる。ここで、素子領域２０６は少なくとも１つの回路を備える。複数回のイオン照射が同一のマスク２１２を使用して異なるイオン照射条件で行われる。複数回のイオン照射によって、縦方向に異なる深さに形成される複数の高抵抗層２２２が横方向に接続される。
　図１５に示される半導体基板２００においては、図１０に示す半導体基板２００とは異なり、非素子部分２１０の一部が主面２０２に達している。そのため、必要領域２１８に形成される第１高抵抗層２２６もまた主面２０２に達している。第１高抵抗層２２６は、素子領域２０６の外周に形成されている。また、不要領域２２０に形成される第２高抵抗層２２８は、素子領域２０６の背後に形成されている。
　第２高抵抗層２２８は、非素子部分２１０に単に存在するのではなく、素子領域２０６をその外部からのノイズから遮蔽するために第１高抵抗層２２６と同様に使用される。したがって、必要領域２１８及び不要領域２２０はそれぞれ、第１必要領域及び第２必要領域と言い換えることもできる。よって、マスク２１２の開口部２１４は第１高抵抗層２２６に対応して第１必要領域２１８に形成され、マスクパターン２１６は第２高抵抗層２２８に対応して第２必要領域２２０に形成されている。
　図１５には、３回のイオン照射をする場合を例示する。各回のイオン照射は基板２００の裏面２０４から行われる。同一のマスク２１２が使用されるので、複数回のイオン照射は連続的に順次行われる。各回のイオン照射におけるイオン加速エネルギーは、上方部分２３０、中間部分２３２、及び下方部分２３４が互いに縦方向に接続されるように、段階的に調整される。例えば、１回目のイオン照射で高抵抗層２２２の上方部分２３０が形成され、２回目のイオン照射で高抵抗層２２２の中間部分２３２が形成され、３回目のイオン照射で高抵抗層２２２の下方部分２３４が形成されている。この場合、イオン加速エネルギーは、１回目の照射が最大であり、２回目はそれより小さく、３回目は最小である。
　３回目のイオン照射によって第１高抵抗層２２６が第２高抵抗層２２８の深さに達し、第１高抵抗層２２６と第２高抵抗層２２８とが横方向に接続されている。第１高抵抗層２２６と第２高抵抗層２２８との接続部分を符号２３０で図１５に示す。このようにして、素子領域２０６の外周及び背後を囲む高抵抗層２２２が形成される。同一のマスク２１２を使用して高抵抗層２２２を形成することができるので、処理が容易である。
　図１６は、本発明のある実施の形態に係るイオン照射工程を説明するための図である。この場合、１回目のイオン照射により形成される高抵抗層Ｉと２回目のイオン照射により形成される高抵抗層ＩＩとがそれぞれ別のマスクを用いて形成される。１回目のイオン照射は、素子領域２０６の外周と背後とに高抵抗層Ｉを形成する。ただし、外周の高抵抗層は背後の高抵抗層とつながっていない。１回目のマスクが除去され、２回目のマスクが形成される。２回目のイオン照射は、高抵抗層Ｉのそれら２つの部分を接続するように、素子領域２０６の外周において深い位置に高抵抗層ＩＩを形成する。このようにして、素子領域２０６の外周及び背後を囲む高抵抗層２２２を形成することもできる。
　なお、例えば図５及び図６（ｂ）に示されるように半値幅の広いイオン種を用いる場合には縦方向に広い高抵抗層２２２を形成することができるので、１回のイオン照射で素子領域２０６の外周及び背後を囲む高抵抗層２２２が形成され得る。
　本実施形態に係る半導体装置の製造方法においては、基板にマスクを適用してイオン照射をするというシンプルな方法で、既に形成されている素子に実質的に影響を与えることなく、必要な領域に高抵抗層を柔軟に配置することができる。特に、素子を囲む三次元構造をもつ高抵抗層を容易に形成することができる。従来の方法ではそうした構造を得るためには、素子分離のためのトレンチ作製や酸化膜の埋め込みなどを含む複雑な多段階のプロセスを必須としていたのに対し、本実施形態によると、簡便かつ低コストの高抵抗層形成方法が提供される。
　以上、本発明を上述の実施の形態を参照して説明したが、本発明は上述の実施の形態に限定されるものではなく、実施の形態の構成を適宜組み合わせたものや置換したものについても本発明に含まれるものである。また、当業者の知識に基づいて実施の形態におけるイオン照射システム、加速器、ウェハ搬送装置などにおいて各種の設計変更等の変形を実施の形態に対して加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうる。
　上述の実施形態においては、マスク２１２は基板２００の表面（すなわち主面２０２または裏面２０４）上に直に形成されているが、これに限られない。ある実施形態においては、基板２００の表面とマスク２１２との間に中間層（例えばフィルム３３０、図１７参照）が設けられていてもよい。この中間層は、基板２００を保護するための層または膜であってもよい。あるいは、中間層は、基板２００へのマスク材料（例えば金属）の密着性を高めるための層または膜であってもよい。中間層は基板２００の表面全域に設けられていてもよいし、基板２００の表面の一部（例えば、マスクパターン２１６に相当する領域）に設けられていてもよい。中間層は、マスク２１２が形成される基板２００の片面だけではなく、基板２００の両面に設けられていてもよい。
　図１７は、本発明のある実施の形態に係るマスク２１２を示す図である。マスク２１２は、基板２００を保護しかつ基板２００へのマスク材料（例えば金属）の密着性を高めるためのフィルム３３０を備える。フィルム３３０が基板２００の素子領域２０６上に形成され、フィルム３３０上にマスクパターン２１６が形成されている。フィルム３３０は、基板２００の表面から剥離可能なフィルムである。フィルム３３０は例えば、ポリイミドコーティングまたはラミネートである。したがって、フィルム３３０を基板２００の表面から剥がすことにより、基板２００からマスク２１２を容易に除去することができる。このようにフィルム３３０を介在させることにより、基板２００の主面側を研磨または研削せずに、主面２０２からマスク２１２を除去することができる。
　ある実施形態においては、半導体基板は、イオン照射をする工程の後に、非素子部分の第１区域において第１深さに第１高抵抗層を備え、第１区域と異なる非素子部分の第２区域において第１深さと異なる第２深さに第２高抵抗層を備えてもよい。イオン照射をする工程におけるイオン照射条件は、第１高抵抗層を第１深さに形成するよう定められていてもよい。マスクは、第１高抵抗層に対応する第１マスク領域と、第２高抵抗層に対応する第２マスク領域と、を備えてもよい。第１マスク領域においては半導体基板の主面または裏面が露出されていてもよい。第２マスク領域は、第２高抵抗層を第２深さに形成するようにマスク厚さ及び／またはマスク材料が定められていてもよい。
　第１マスク領域は、マスクの開口部ではなく、マスク材料を有していてもよい。マスクは、第１マスク領域及び第２マスク領域とはマスク厚さ及び／またはマスク材料が異なる第３マスク領域を備えてもよい。各マスク領域の厚さは一定ではなく横方向に変化していてもよい。マスク領域の境界はマスク厚さの段差でなくてもよく、マスク領域の境界においてマスク厚さ及び／またはマスク材料が連続的に変化していてもよい。
　ある実施形態においては、マスクを準備する工程に代えて、欠陥形成位置（例えば主面または裏面からの深さ）を調整するための領域を半導体基板の主面または裏面に形成する工程を備えてもよい。例えば、基板の主面または裏面に直に凹部を形成（例えば切削）することにより、マスクを使用する場合と同様に高抵抗層の選択的な形成を実現することも可能であろう。この場合、切削された凹部がマスクの開口部に相当し、残された凸部がマスクパターンに相当する。
　１０　イオン照射システム、　１２　加速器、　１４　ウェハ搬送装置、　１６　ビーム輸送ダクト、　１８　搬送プレート、　２０　照射チャンバ、　２２　移動機構、　２４　ウェハ、　２６　搭載部、　３４　高抵抗層、　３６　アブソーバ、　３８　半導体装置、　５０　高抵抗層、　５１　半導体装置、　５２　デジタル回路、　５４　アナログ回路、　５６，５８　高抵抗層、　１００　半導体装置、　２００　半導体基板、　２０２　主面、　２０４　裏面、　２０６　素子領域、　２１２　マスク、　２１４　開口部、　２１６　マスクパターン、　２２２　高抵抗層、　２２４　イオンビーム、　２２６　第１高抵抗層、　２２８　第２高抵抗層。
　本発明は、半導体装置の製造に用いられる。

Claims (18)

  1. 　半導体装置の製造方法であって、
    　半導体基板の主面またはその反対側の裏面にマスクを準備する工程を備え、前記半導体基板は、前記主面に素子領域を備え、前記主面と前記裏面との間に非素子部分を備えており、本方法はさらに、
    　前記素子領域よりも抵抗率の高い高抵抗層を前記非素子部分に形成するように前記マスク及び前記半導体基板にマスク側からイオン照射をする工程を備えることを特徴とする方法。
  2. 　前記マスクは、前記基板の面内方向に関して異なる場所で前記高抵抗層が異なる深さに形成されるように作製されていることを特徴とする請求項１に記載の方法。
  3. 　前記マスクは前記裏面に準備されることを特徴とする請求項１または２に記載の方法。
  4. 　前記マスクを準備する工程は、前記裏面を平坦化する工程と、前記裏面にマスクパターンを形成する工程と、を備えることを特徴とする請求項３に記載の方法。
  5. 　前記イオン照射をする工程の後に、前記裏面から前記マスクパターンを除去する工程をさらに備えることを特徴とする請求項４に記載の方法。
  6. 　前記半導体基板は、前記イオン照射をする工程の後に、前記非素子部分の第１区域において第１深さに第１高抵抗層を備え、前記第１区域と異なる前記非素子部分の第２区域において前記第１深さと異なる第２深さに第２高抵抗層を備え、
    　前記イオン照射をする工程におけるイオン照射条件は、前記第１高抵抗層を前記第１深さに形成するよう定められており、
    　前記マスクは、前記第１高抵抗層に対応する第１マスク領域と、前記第２高抵抗層に対応する第２マスク領域と、を備え、前記第２マスク領域は、前記第２高抵抗層を前記第２深さに形成するようにマスク厚さが定められていることを特徴とする請求項１から５のいずれかに記載の方法。
  7. 　前記第１マスク領域においては前記主面または前記裏面が露出されていることを特徴とする請求項６に記載の方法。
  8. 　前記高抵抗層は前記素子領域を囲むように形成されることを特徴とする請求項１から７のいずれかに記載の方法。
  9. 　前記イオン照射をする工程は、前記素子領域の外周に形成される高抵抗層が前記素子領域の背後に形成される高抵抗層と前記基板の面内方向に接続されるように、複数回のイオン照射を同一のマスクを使用して異なるイオン照射条件で行うことを含むことを特徴とする請求項８に記載の方法。
  10. 　前記マスクを準備する工程に代えて、欠陥形成位置を調整するための領域を前記主面または前記裏面に形成する工程を備えることを特徴とする請求項１に記載の方法。
  11. 　低抵抗半導体基板の裏面にマスクパターンを形成する工程と、
    　前記半導体基板の内部に高抵抗層を形成するように前記マスクパターン及び前記半導体基板にマスクパターン側からイオン照射をする工程と、
    　前記裏面から前記マスクパターンを除去する工程と、を備えることを特徴とする半導体装置の製造方法。
  12. 　素子領域を備える主面と、
    　前記主面の反対側の裏面と、
    　前記主面と前記裏面との間にある非素子部分と、を備え、
    　前記非素子部分は、前記素子領域よりも抵抗率の高い第１格子欠陥層及び第２格子欠陥層を備え、
    　前記第１格子欠陥層は、第１区域において第１深さに形成され、前記第２格子欠陥層は、前記第１区域と異なる第２区域において前記第１深さと異なる第２深さに形成されていることを特徴とする半導体装置。
  13. 　抵抗率に変化が生じうる工程を経た半導体基板の所定の領域にイオン照射を行い、該所定の領域に周囲より抵抗率の高い高抵抗層を形成する高抵抗層形成工程を有する半導体装置の製造方法。
  14. 　前記イオン照射を１００ＭｅＶ以下の加速エネルギーで行うことを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 　前記イオン照射に用いられるイオン種は、Ｈ、Ｈｅ、Ｂ、Ｃ、Ｎ、Ｏ、Ｎｅ、Ｓｉ、Ａｒ、Ｋｒ、Ｘｅからなる群より選択される少なくとも１種の原子がイオン化されたものであることを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
  16. 　前記半導体基板として、Ｓｉ、ＳｉＣ、ＧａＮからなる群より選択される結晶基板を用いることを特徴とする請求項１３乃至１５のいずれか１項に記載の半導体装置の製造方法。
  17. 　前記高抵抗層形成工程より前に、半導体基板への熱処理を伴う素子形成工程または回路形成工程を更に含む請求項１３乃至１６のいずれか１項に記載の半導体装置の製造方法。
  18. 　前記高抵抗層形成工程より後に、抵抗率の変化が実質的に生じない後工程を更に含む請求項１３乃至１７のいずれか１項に記載の半導体装置の製造方法。
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