JP7197692B2 - 広バンド・ギャップ半導体デバイスを製造するときの高エネルギ注入中におけるマスキング・システムおよび方法 - Google Patents

広バンド・ギャップ半導体デバイスを製造するときの高エネルギ注入中におけるマスキング・システムおよび方法 Download PDF

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Description

[0001] 本明細書において開示する主題は、広バンド・ギャップ半導体パワー・デバイスに関し、更に特定すれば、荷電平衡（ＣＢ）ＳｉＣパワー・デバイスのような、炭化硅素（ＳｉＣ）パワー・デバイスを形成するときに使用される高エネルギ注入マスクに関する。
従来技術
[0002] 半導体パワー・デバイスに対して、荷電平衡（ＣＢ）設計は様々な利点を提供する。例えば、ＣＢデバイスは、従前からのユニポーラ・デバイス設計と比較して、単位面積あたり少ない抵抗および少ない導通損失を明確に示す。しかしながら、これらのＣＢ設計だけでなく他の半導体パワー・デバイスの設計は、深部注入領域(deeply implanted region)を含む場合があり、これらの領域はデバイスの１つ以上の半導体層を貫通して数マイクロメートルに達する可能性もある。ＳｉＣのような特定の半導体材料へのドーパントの拡散係数は、シリコンのような他の半導体材料と比較すると、相対的に低い。したがって、ＳｉＣ ＣＢデバイスを作成しているとき、１つ以上の深部注入領域を達成するために高エネルギ・イオン注入技法を使用することがある。このような構造を製作するために高エネルギ注入を使用するには、適したマスキング材料を選択しなければならない。しかしながら、従来のマスキング材料は、高エネルギ注入に使用するには適していないことが、現在では認識されている。
[0003] 例えば、低エネルギ注入動作（例えば、５００キロ電子ボルト（ＫｅＶ）未満）のためのマスキング材料として通例使用される有機材料には、フォトレジスト、ポリイミド、および他の関連材料が含まれる。しかしながら、高エネルギ注入動作に有機マスク（ソフト・マスクとも呼ぶ）を使用すると、有機材料の比較的厚い層（例えば、２０マイクロメートル（μｍ）以上）を被着させる必要があるが、この厚い層を所望の高解像度構造(structure)に効果的にパターニングするのは困難である。また、これらの有機マスキング材料は、高エネルギ注入デバイスのイオン・ビームに露出されると劣化し、したがって、高エネルギ注入には寸法的に安定しないと考えられている。加えて、有機材料は、通例、摂氏３００度（°Ｃ）よりも高い温度に加熱されると耐えることができない(do not survive)が、高エネルギ注入の種類によっては、その間に３００°Ｃより高い温度が発生するおそれがある。更に、有機マスキング材料は、注入が完了した後に、除去するのが難しい場合もあり、望ましくない残渣を後に残し、最終的なデバイスの性能に影響を及ぼす可能性がある。
[0004] 二酸化硅素（ＳｉＯ２）は、硬質マスキング材料の一例であるが、これも高エネルギ注入プロセスには相応しくない。具体的には、ＳｉＯ２は、高エネルギ注入を阻止するために使用される厚さでは、成長させるまたはエッチングすることが困難な材料になり得る。例えば、二酸化硅素に伴う形成速度(formation rate)は低いので、約２μｍよりも厚い二酸化硅素層を形成するのは困難である。加えて、ＳｉＯ２の層が厚い程、堆積されている間に応力を発生し易い。形成後に材料をパターニングしようとするとき、数マイクロメータを超える深さにＳｉＯ２をエッチングするのも難しく、ＳｉＯ２マスクの残渣部分が残留し、下地層の意図する部分にドーパントが達するのを阻止するという望ましくない結果になる可能性がある。例えば、マスクにおいてＳｉＯ２層をパターニングするために、ＳｉＯ２層の部分をエッチング・プロセスから保護するために、有機フォトレジスト・マスクが使用されることがある。このエッチング・プロセス中に、ＳｉＯ２がしかるべく(suitably)エッチングされてＳｉＯ２マスクを形成する前に、フォトレジスト・マスクの一部または全部が分解または腐食し、ＳｉＯ２マスクのパターニングおよび／または下地の半導体層の注入において、望ましくない不規則性が生ずる結果となるおそれがある。
[0005] 金属マスク（例えば、ニッケル、金、銅）のような他の硬質マスクも、高エネルギ注入に使用するときに、問題が生ずる。例えば、中間デバイス構造(structure)内に高応力および／または剥離を生ずることなく蒸着またはスパッタリングによって、数マイクロメートルよりも厚い厚さで金属層を堆積することは困難である。加えて、数マイクロメートルよりも厚い金属層をエッチングすることも、困難である可能性がある。更に、遮蔽に金属層を使用するとき、注入後に除去されない残渣金属が、半導体デバイスの製作中における熱酸化ステップのような、後続の熱処理の間に半導体デバイス内に追い込まれる(driven into)可能性があることを注記しておく。したがって、金属マスキング材料は、有機マスキング材料の欠点(limitation)の一部を克服することができるが、金属マスクを使用すると、パワー・デバイスの半導体構造内における金属原子の望ましくない閉じ込めが生ずる可能性があり、最終的な半導体パワー・デバイスにおいて予測不可能性および／または障害（例えば、短絡）が生ずるに至る可能性がある。潜在的にデバイス動作に危害が生ずる可能性があることに加えて、金属マスクからの残渣金属は、製作機器（例えば、注入チェンバ、ファーネス）内に堆積し、機器を汚染する、および／または機器の正常動作に危害が及ぶ可能性もあり、望ましくない。
[0006] 一実施形態では、中間半導体デバイス構造体(structure)は、第１導電型を有するＳｉＣ基板層と、ＳｉＣ基板層上に配置され第１または第２導電型を有する炭化硅素（ＳｉＣ）エピタキシャル（エピ）層とを含む。また、この中間デバイス構造体は、ＳｉＣエピ層の第１部分上に直接配置され、５マイクロメートル（μｍ）と２０μｍとの間の厚さを有するシリコン高エネルギ注入マスク（ＳｉＨＥＩＭ）も含む。ＳｉＨＥＩＭは、５００キロ電子ボルト（ＫｅＶ）よりも高い注入エネルギを有する高エネルギ注入プロセスの間、ＳｉＣエピ層の第１部分の注入を阻止するように構成される。
[0007] 他の実施形態では、方法は、ＳｉＣ半導体層上に炭化硅素（ＳｉＣ）エピタキシャル（エピ）層を形成するステップと、ＳｉＣエピ層上にポリシリコン・マスク層を配置するステップと、ポリシリコン・マスク層をパターニングして、ＳｉＣエピ層の第１部分上に高エネルギ注入シリコン・マスク（ＳｉＨＥＩＭ）を直接生成する(yield)ステップと、ＳｉＣ層の高エネルギ注入を実行して、ＳｉＣエピ層内に高エネルギ注入領域を形成するステップであって、高エネルギ注入領域が５μｍと１０μｍとの間の深さを有する、ステップとを含む。
[0008] 他の実施形態では、中間半導体デバイス構造体は、第１導電型を有するＳｉＣ基板層と、ＳｉＣ基板層上に配置され第１または第２導電型を有する炭化硅素（ＳｉＣ）エピタキシャル（エピ）層と、ＳｉＣエピ層の第１部分上に直接配置されたシリコン高エネルギ注入マスク（ＳｉＨＥＩＭ）とを含む。また、この中間半導体デバイス構造体は、ＳｉＨＥＩＭによって露出されたＳｉＣエピ層の第２部分内に配置され第２導電型を有する高エネルギ注入領域も含み、高エネルギ注入領域は２マイクロメートル（μｍ）と１５μｍとの間の深さを有する。
[0009] 本開示のこれらおよびその他の特徴、態様、ならびに利点は、以下の詳細な説明を添付図面を参照しながら読解すれば、一層深く理解されて来るであろう。添付図面において、同様の記号は図面全体を通じて同様の部分を表す。
本手法の実施形態にしたがって、シリコン高エネルギ・マスク（ＳｉＨＥＩＭ）を含む中間半導体デバイス構造体上において高エネルギ注入プロセスを実行する高エネルギ注入システムの模式図である。 本手法の実施形態にしたがって、高エネルギ注入プロセスおよびＳｉＨＥＩＭを少なくとも部分的に使用して製作された半導体デバイスの実施形態の斜視図である。 本手法の実施形態にしたがって、高エネルギ注入プロセス中にＳｉＨＥＩＭマスクの実施形態を使用して、半導体パワー・デバイスを形成するプロセスの流れ図である。 本手法の実施形態による図３のプロセスのステップと対応する、中間デバイス構造体の部分的断面図である。 本手法の実施形態による図３のプロセスのステップと対応する、中間デバイス構造体の部分的断面図である。 本手法の実施形態による図３のプロセスのステップと対応する、中間デバイス構造体の部分的断面図である。 本手法の実施形態による図３のプロセスのステップと対応する、中間デバイス構造体の部分的断面図である。 本手法の実施形態による図３のプロセスのステップと対応する、中間デバイス構造体の部分的断面図である。 本手法の実施形態による図３のプロセスのステップと対応する、中間デバイス構造体の部分的断面図である。 本手法の実施形態にしたがって、高エネルギ注入プロセス中にＳｉＨＥＩＭマスクの他の実施形態を使用して半導体パワー・デバイスを形成するプロセスの流れ図である。 本手法の実施形態による図５のプロセスのステップと対応する、中間デバイス構造体の部分的断面図である。 本手法の実施形態による図５のプロセスのステップと対応する、中間デバイス構造体の部分的断面図である。 本手法の実施形態による図５のプロセスのステップと対応する、中間デバイス構造体の部分的断面図である。 本手法の実施形態による図５のプロセスのステップと対応する、中間デバイス構造体の部分的断面図である。 本手法の実施形態による図５のプロセスのステップと対応する、中間デバイス構造体の部分的断面図である。 本手法の実施形態による図５のプロセスのステップと対応する、中間デバイス構造体の部分的断面図である。
[0016] 以下に、１つ以上の具体的な実施形態について説明する。これらの実施形態について簡潔な説明を行うために、この明細書には実際の実施態様の特徴全ては記載されていない。尚、あらゆる工学または設計プロジェクトにおけると同様、このような実際の実施態様のいずれの開発においても、開発者の具体的な目標を達成するためには、実施態様に特定的な多数の判断を行わなければならず、実施態様毎に異なるシステム関連の制約または業務関連の制約を順守しなければならないことは、認められてしかるべきである。更に、このような開発努力は、複雑で時間がかかることもあるが、他方において、本開示の恩恵を受ける当業者にとっては、設計、製作、および製造といった日常業務であることも認められてしかるべきである。
[0017] 本開示の種々の実施形態のエレメントを導入するとき、「ａ」、「ａｎ」、「ｔｈｅ」、および「ｓａｉｄ」という冠詞は、１つ以上のそのエレメントがあるという意味を表すことを意図している。「備える」(comprising)、「含む」(including)、および「有する」(having)という用語は、包含的であり、列挙されるエレメント以外にも追加のエレメントがあってもよいという意味を表すことを意図している。 更に、以下の論述における数値例はいずれも、限定ではないことを意図しており、したがって、追加の数値、範囲、および割合も、開示する実施形態の範囲内に該当する。
[0018] 本明細書において使用する場合、「層」(layer)という用語は、下地表面の少なくとも一部の上に、連続的にまたは不連続的に配置された材料を指す。更に、「層」という用語は、必ずしも、均一な厚さで配置された材料を意味するとは限らず、配置される材料は均一な厚さまたは可変厚さを有してもよい。更に、「層」という用語は、本明細書において使用する場合、文脈上そうでないとする明確な指示がない限り、１つの層または複数の層を指す。更に、本明細書において使用する場合、「上に配置される」(disposed on)という表現は、特に具体的に指示されていないならば、互いに直接接触して配置された層、または間に介在層を有することによって間接的に配置された層を指す。したがって、「上に直接配置された」(disposed directly on)という表現は、本明細書において使用する場合、２つの層または構造が互いに直接接触しており、それらの間に介在層も構造もないことを意味する。「隣接する」(adjacent)という用語は、本明細書において使用する場合、２つの層が連続的に配置され、互いに直接接触することを意味する。
[0019] 本開示において、層／領域が他の層または基板「上」(on)にあるというように記載されているとき、これらの層／領域は、互いに直接接触する、またはこれらの層および領域間に１つ（以上の）層または構造を有することができると理解するものとする。更に、「上に」(on)という用語は、層／領域の互いに対する相対的な位置を記述し、必ずしも「の上に」(on top of)を意味する訳ではない。何故なら、上または下の相対的な位置は、見る人に対するデバイスの向きによって異なるからである。更に、「上面」(top)、「底面」(bottom)、「上方に」(above)、「の下に」(below)、「上側」(upper)、およびこれらの用語の変形の使用は、便宜的に行われ、特に明記されていなければ、決してコンポーネントの特定の向きを要求するのではない。このことを念頭に入れて、本明細書において使用する場合、「下側」(lower)、「中間「(middle)、または「底面」(bottom)という用語は、基板層に相対的に近い側の(nearer)構造（例えば、エピタキシャル層）を指し、一方「上面」(top)または「上側」(upper)という用語は、基板層から相対的に離れた特定の構造（例えば、エピタキシャル層）を指す。
[0020] 以下で論ずるように、開示する半導体デバイスは、反復エピタキシャル成長およびドーパント注入ステップを使用して実施される多層ドリフト領域を含むことができる。本明細書において使用する場合の「多層」(multi-layered)という用語、および特定数の層（例えば、「二層」、「三層」、「四層」）に対する言及は、半導体デバイスのエピタキシャル（エピ）層の数を指す。尚、エピ層の内、最上位にあるエピ層を本明細書ではデバイス層と呼び、下に位置するエピ層の１つ以上を本明細書では荷電平衡（ＣＢ）層と呼ぶことは認めることができよう。
[0021] 本実施形態は、半導体荷電平衡（ＣＢ）デバイスまたは半導体スーパージャンクション（ＳＪ）デバイスのような半導体デバイスの設計、および製造方法を対象とする。開示する設計および方法は、垂直ＣＢトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスのようなＣＢデバイス、ならびに中間電圧（例えば、２ｋＶ～１０ｋＶ）および高電圧（例えば、１０ｋＶ以上、または１０ｋＶ～２０ｋＶ）電力変換関連用途に利用することができる他のデバイスの製造において有用である。以下では垂直ＣＢトレンチ－ＭＯＳＦＥＴデバイスのコンテキストで論ずるが、開示する技法は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、および／またはダイオードのような、他の適した種類の半導体デバイスにも適用可能な場合もあることは認めることができよう。加えて、以下では、炭化硅素（ＳｉＣ）層に注入するというコンテキストで論ずるが、開示する方法は、シリコン、窒化ガリウム、ダイアモンド、窒化アルミニウム、窒化硼素、または他の適した半導体材料のような他の半導体材料に対して高エネルギ注入プロセスを実行するときにも有用な場合もある。
[0022] 前述のように、半導体デバイスの製作中に、中間デバイス構造体の１つ以上の半導体層内に１つ以上の構造（例えば、荷電平衡領域、荷電平衡バス領域、スーパージャンクション・ピラー）を定めるために、深イオン注入を実行することができる。高エネルギ・イオン注入（本明細書では、高エネルギ注入とも呼ぶ）は、低いドーパント拡散の半導体層（例えば、ＳｉＣ）を含む特定の型の半導体層内に、実質的な深さ（例えば、数マイクロメートル）まで、ドーパントが貫入することを可能にする。本明細書において使用する場合、「高エネルギ」(high-energy)とは、１０メガ電子ボルト（ＭｅＶ）と５０ＭｅＶとの間というような、５００キロ電子ボルト（ＭｅＶ）よりも大きなエネルギを有する注入動作を指す。例えば、高エネルギ注入は、ドーパントが１μｍよりも大きな深さ（例えば、２μｍと１５μｍとの間、５μｍと１０μｍとの間）までＳｉＣエピ層内に貫入することを可能にする。しかしながら、高エネルギ注入は、注入の間中間デバイス構造体の特定領域にドーパントが到達するのを効果的に阻止することができるマスクを設計するときに、特異な課題が発生する。更に具体的には、現在認識されているのは、高エネルギ注入マスクは、適した厚さに制御可能に形成できなければならないこと、高エネルギ注入プロセスの条件に対して実質的に安定でなければならないこと（例えば、熱的に安定、化学的に安定）、下地層と比較して同様の熱膨張特性を有さなければならないこと、そして明確に定められた、高アスペクト比の構造（たとえば、実質的に垂直な側壁を有するトレンチ構造）に信頼性高くパターニングできなければならないことである。
[0023] 以上のことを念頭に入れて、本実施形態は、半導体デバイス（例えば、ＳｉＣ半導体パワー・デバイス）の製作における高エネルギ注入動作に使用するのに適した高エネルギ注入マスクを対象とする。具体的には、本実施形態は、ＳｉＣパワー・デバイスの製作中に、高エネルギ注入プロセスが下地のＳｉＣ層の部分にドープするのを効果的に阻止するように設計されたシリコン高エネルギ注入マスク（ＳｉＨＥＩＭ）を含む。以下で論ずるように、開示するＳｉＨＥＩＭを製作するために、下地のＳｉＣ層上に適した厚さ（例えば、５μｍと２０μｍとの間）でポリシリコン・マスク層を最初に形成する（例えば、成長させる、堆積させる、接合する）。続いて、従前からのＳｉ製作技法（例えば、フォトリソグラフィ、ドライ・エッチング）を使用して、ポリシリコン・マスク層をパターニングし、高エネルギ注入のためにＳｉＣ層の暴露部分(unmask portion)を選択的に露出させる。確立されているシリコン製作技術を使用して正確にポリシリコン・マスク層を形成しパターニングすると、最終的なＳｉＨＥＩＭは、高アスペクト比のトレンチ構造（例えば、５μｍと２０μｍとの間の深さ、そして１μｍと１０μｍとの間の幅）を含む。これは、実質的に垂直な側壁を有し、正確に定められた深部注入領域の下地ＳｉＣ層への注入を容易にする。
[0024] 加えて、熱特性に関して、現在認識されているのは、開示するＳｉＨＥＩＭは、ＳｉＣと比較すると、同様の熱膨張係数を有し、デバイス製作中における温度変化（例えば、加熱／冷却サイクル）にも拘わらず、ＳｉＨＥＩＭとＳｉＣ層との間の剥離を防止または軽減することである。また、開示するＳｉＨＥＩＭは、熱的に安定であり（例えば、５００°Ｃよりも高い、１０００°Ｃよりも高い温度）、高エネルギ注入プロセスによって実質的に劣化されない。有機マスクとは異なり、ＳｉＨＥＩＭマスクは、下地のＳｉＣ層を効果的に遮蔽しつつ、比較的薄く（例えば、２０μｍ以下）残すことができ、注入後には、確立されているシリコン・エッチング技法を使用して綺麗に除去される。更に、金属マスクとは異なり、開示するＳｉＨＥＩＭは、半導体デバイスおよび／または製作機器の望ましくない金属汚染の危険性を回避し、最終的な半導体デバイスおよび／または製作機器の信頼性を高める。したがって、開示するＳｉＨＥＩＭは、ＳｉＣ半導体デバイスの製作の一部として、１つ以上の高エネルギ注入動作中におけるＳｉＣ層の効果的な遮蔽を可能にする。
[0025] 以上のことを念頭に入れて、図１は、本技法による高エネルギ注入システム１０の実施形態例の模式図である。前述のように、図示する高エネルギ注入システム１０は、５００キロ電子ボルト（ｋｅＶ）以上のエネルギ（例えば、１０メガ電子ボルト（ＭｅＶ）と５０ＭｅＶとの間）において、高エネルギ注入プロセスを実行するように設計されている。加えて、高エネルギ注入システム１０は、第１導電型（例えば、ｎ－型）または第２導電型（例えば、ｐ－型）を有し、半導体表面内の深くまで（例えば、２μｍよりも大きな深さ、２μｍと１５μｍとの間まで）達するドープ半導体領域(doped semiconductor region)を形成するエネルギで、複数の異なる適したドーパント・イオン（例えば、硼素、窒素、燐、アルミニウム、砒素）を注入することができる。
[0026] 図１に示すように、高エネルギ注入システム１０は、注入室１２を含む。注入室１２は、注入プロセス中通常真空下に維持される内部空間(volume)１４を定める。高エネルギ注入システム１０の多数のコンポーネントが、注入室１２の内部に配置されており、イオン源１６、フィルタ１８、および加速器２０を含む。これらについては、以下で更に詳しく論ずる。尚、図１の高エネルギ注入システム１０は簡略化された実施形態であり、システム１０の動作についての論述を全体的に容易にするために特定のコンポーネントを図示したものであることは、認めることができよう。したがって、高エネルギ注入システム１０の実施形態は、本開示による高エネルギ注入システム１０の動作を可能にするために、追加のコンポーネントまたは異なるコンポーネント（例えば、真空ポンプ、コントローラ、センサ等）を含んでもよいことは、注記してしかるべきである。
[0027] 図示する高エネルギ注入システム１０の実施形態の動作中に、イオン源１６はイオン２２を生成する。イオン２２は、所望のドーパント原子（例えば、硼素、窒素、燐、アルミニウム、砒素）のイオンを含む。しかしながら、場合によっては、イオン源１６によってイオン２２が生成されるとき、所望のドーパント・イオン２６とは全く異なる副産物イオン２４も生成されることもある。このような実施形態では、高エネルギ注入システム１０のフィルタ１８は、望ましくないイオン２４の分離および除去を容易にし、所望のドーパント原子のイオン２６だけを選別して、システムにおける次の段階（例えば、加速器２０）に進むようにする。本開示によれば、分離磁石、物理的フィルタ、質量分光分析計等のような、任意の適した種類のフィルタ１８またはフィルタリング技法を使用することができる。
[0028] 選別されたドーパント・イオン２６は、続いて、加速器２０に誘導される。加速器２０は、ドーパント・イオンを所望の注入エネルギ（例えば、５００ｋｅＶよりも大きい、１０ＭｅＶと５０ＭｅＶとの間）に加速し、１つ以上の高エネルギ・イオン・ビーム２８を形成し、中間デバイス構造体３２の上面３０に向けて誘導する。尚、ドーパント・イオンの性質、中間デバイス構造体３２の性質、および注入エネルギの組み合わせが、貫入深さ、即ち、イオンが中間デバイス構造３２の中にどの位深く注入するかについての範囲を決定することは理解されてしかるべきである。例えば、注入に適したエネルギにイオンを加速するために、加速器２０内に適した磁場を生成することもできる。ある実施形態では、加速器２０と中間デバイス構造体３２との間に１つ以上のコンポーネント（例えば、１組のプレート）を配置してもよく、これらのコンポーネントを使用すると、中間デバイス構造体３２の上面３０上において１つ以上の次元でイオン・ビーム２８を誘導またはスキャンし、均質な注入を達成することもできる。
[0029] 加速器２０を離れた後、イオン・ビーム２８は上面３０に衝突し、中間デバイス構造体３２の１つ以上のエピ層３４の部分に選択的に注入する。図示する例では、中間デバイス構造体３２は、第２または埋め込みエピ層３４B上に直接配置された最上位またはデバイス・エピ層３４Aを含み、一方第２または埋め込みエピ層３４Bは、基板層３６上に直接配置されている。例えば、エピ層３４Aおよび３４Bならびに基板層３６は、ＳｉＣ層であってもよく、中間デバイス構造体３２は、ＳｉＣパワーＦＥＴデバイスのそれであってもよい。
[0030] 前述のように、本実施形態では、ＳｉＨＥＩＭ４０がデバイス・エピ層３４上に配置され、中間デバイス構造体３２の上面３０の一部を形成する。ＳｉＨＥＩＭ４０は、イオン・ビーム２８がエピ層３４の遮蔽された領域４２に到達しドープするのを効果的に阻止する。尚、ＳｉＨＥＩＭ４０は、中間デバイス構造体３２の下に位置する部分が一定量の注入(implantation dose)を受けるのを阻止または防止するのに十分な厚さ４４を有するように形成される（例えば、成長、堆積、接合）ことは認めることができよう。
[0031] 例えば、特定の実施形態では、ＳｉＨＥＩＭ４０は、１μｍと２０μｍとの間（例えば、５μｍと２０μｍとの間）の厚さ４４を有するのでもよい。ＳｉＨＥＩＭ４０は、複数の(a number of)正確に定められた高アスペクト比のトレンチ構造４６を含み、その各々が、１μｍと１０μｍとの間のそれぞれの幅４８を有し、各々がＳｉＨＥＩＭ４０の厚さ４４全体を貫通し、下地のエピ層３４の領域５０を、注入のために、選択的に露出させる。したがって、図示する中間デバイス構造体３２のエピ層３４は、エピ層３４の露出または暴露領域５０の直下に配置された高エネルギ注入領域５２を含む。高エネルギ注入領域５２は、各々、対応する高アスペクト比のトレンチ構造４６の幅４８と実質的に同様な、それぞれの幅を有する。高エネルギ注入領域５２は、各々、深さ５６を有し、図示する実施形態では、深さ５６は、エピ層３４Ａの厚さ５８Ａ全体を貫通し、エピ層３４Ｂの厚さ５８Ｂの一部に貫入する。加えて、注記すべきは、ＳｉＨＥＩＭ４０のトレンチ構造４６が、実質的に垂直に（例えば、中間デバイス構造体３２のエピ層３４に対して実質的に垂直に）パターニングされたエッジ６２を含むことである。したがって、高エネルギ注入領域５２は、実質的に垂直なエッジ６４（例えば、エピ層３４Ａの表面に対して実質的に垂直）を有すると記述してもよい。
[0032] ある実施形態では、高エネルギ注入プロセス中に中間デバイス構造体３２を加熱してもよい。例えば、図示する高エネルギ注入システム１０は、熱源６６を含み、注入プロセス中に中間デバイス構造体３２が装着されるステージまたはプラットフォームに統合することができる。ある実施形態では、熱源６６は、基板層３６に直接接触するのではなく、代わりにウェハの直ぐ近くにある。尚、特定の高エネルギ注入プロセス中に中間デバイス構造体３２を加熱する（例えば、１００°Ｃと１０００°Ｃとの間の温度まで）と、高エネルギ注入プロセスによって導入される可能性がある損傷を、それが起きたときに、修復（例えば、アニール）できることが、現在認められている。また、高温イオン注入は、高投与量まで注入されるとき、基板層３６のアモルファス化を回避することができる。前述のように、開示するＳｉＨＥＩＭ４０は、高エネルギ・イオン・ビーム２８に対して熱的に安定であり（例えば、１００°Ｃと１０００°Ｃとの間の温度、または１０００°Ｃより高い温度でも）、化学的にも安定である（例えば、実質的に劣化しない）。
[0033] 熱的および化学的安定性に加えて、ＳｉＨＥＩＭ４０は、他のマスキング材料および技法に対して、追加の利点も提供する。具体的には、特定の実施形態では、開示するＳｉＨＥＩＭ４０を高純度で形成し、本質的にシリコンで構成することができる。例えば、典型的なエピ層の汚染濃度(contaminant concentration)は、立方センチメートル（ｃｍ３）あたり１０１２であるとしてよいが、特定の実施形態では、ＳｉＨＥＩＭ４０の汚染濃度を厳しく制御することができる。ＳｉＨＥＩＭ４０の清潔さ(cleanliness)は、中間デバイス構造体３２または注入室１２の望まれない汚染を抑えるという視点からは有益である。即ち、注入プロセス中に、中間デバイス構造体３２に衝撃を与える(impact)イオンが、ＳｉＨＥＩＭ４０の限られた部分を置換させ(displace)、室１０内で拡散させる可能性がある。ある状況では、置換された材料が注入室１２内に堆積し、一方他の状況では、この材料が加速され、中間デバイス構造体３２のエピ層３４内において、ドーパント・イオンと共に意図せずに注入される。
[0034] しかしながら、ＳｉＨＥＩＭ４０が過剰に純粋な実施形態では、置換された材料が、高エネルギ注入システム１０または注入された中間デバイス構造体３２を使用して製作された半導体材料の動作を潜在的に妨害する汚染種（例えば、金属原子またはイオン）を含む可能性が低いことが、現在認められている。加えて、現在認められているのは、ＳｉＨＥＩＭ４０からの少量のシリコンが下地のＳｉＣ層に注入されていく場合、これは、中間デバイス構造体３２または最終的な半導体デバイスの電気的特性に重大な影響を及ぼさないということである。また、シリコンは半導体製造においてありふれた材料であるので、注入中にＳｉＨＥＩＭ４０から置換されたシリコン、および／または後続の熱処理中に下地のＳｉＣ層から放出されたシリコンは、通常では、半導体デバイスまたは製作機器に対する問題または懸念にはならない。前述のように、これは金属マスキング技法とは際だって対照的である。金属マスキング技法では、少量の置換された金属であっても、製造中（例えば、製作中に注入室および／またはファーネスを汚染する）、およびデバイスの動作中（例えば、予測できない挙動、デバイス端子の短絡）に、望ましくない副作用を生ずる可能性がある。
[0035] 図２は、１つ以上の高エネルギ注入プロセス中に、少なくとも部分的に、開示するＳｉＨＥＩＭを使用して形成された半導体デバイス７０の実施形態の斜視図である。図２に示す実施形態では、半導体デバイス７０、更に具体的には、ＳｉＣ荷電平衡（ＣＢ）トレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスである。尚、トレンチ－ＭＯＳＦＥＴデバイス７０の特定のコンポーネントを更に明確に図示するために、一般に理解されている設計エレメントのあるもの（例えば、最上位メタライゼーション、パシベーション、エッジ終端等）を省略することは、認めることができよう。
[0036] 図１の中間デバイス構造体３２と同様、図２のトレンチＭＯＳＦＥＴデバイス７０の図示する実施形態は、第２エピ層３４Ｂ上に直接配置された第１またはデバイス・エピ層３４Ａを含む。一方、第２エピ層３４Ｂは、基板層３６上に直接配置されている。第１エピ層３４Ａは、第１導電型（例えば、ｎ－型）のエピ・ドーピングを有し、トレンチ－ＭＯＳＦＥＴデバイス７０のデバイス特定構造を含む。これらの構造には、内部にゲート７４（例えば、ポリシリコン・ゲート）が配置されたトレンチ構造７２、第１導電型（例えば、ｎ－型）を有するソース領域７６、第２導電型（例えば、ｐ－型）を有するベース領域７８、および第２導電型（例えば、ｐ－型）を有する防御領域８０を含む。
[0037] 図２に示すトレンチ－ＭＯＳＦＥＴデバイス７０の実施形態では、第２エピ層３４Ｂは、第１導電型（例えば、ｎ－型）のエピ・ドーピングを有する荷電平衡（ＣＢ）層である。加えて、ＣＢ層３４Ｂは、第２導電型（例えば、ｐ－型）を有する荷電平衡（ＣＢ）領域８２を含む。他の実施形態では、デバイス７０は、デバイス７０が特定の用途に適した阻止電圧を有するように、任意の適した数の（例えば、２、３、４、５、またはそれ以上）ＣＢ層を含んでもよい。更に、図示するＳｉＣトレンチ－ＭＯＳＦＥＴデバイス７０は、デバイス・エピ層３４Ａのソース領域７６上に配置されたソース・コンタクト８４と、基板３６の底面上に直接配置されたドレイン・コンタクト８６とを含む。
[0038] また、図２において図示するＳｉＣトレンチ－ＭＯＳＦＥＴデバイス７０の実施形態は、荷電平衡（ＣＢ）バス領域９０も含む。荷電平衡（ＣＢ）バス領域９０は、第２導電型を有するデバイス・エピ層３４Ａ内にあるベース領域７８または防御領域８０とＣＢ領域８２との間を延びる。尚、デバイス７０がオフ状態からオン状態に遷移するとき、正孔はベース領域７８からＣＢ領域８２に、ＣＢバス領域８０を通じて、流れることができることが現在認められている。逆に、オン状態からオフ状態への遷移の間、キャリアがＣＢ領域８２からベース領域７８に、ＣＢバス領域９０を通じて、流れることができる。その結果、デバイス７０のスイッチング性能は、全体的にキャリアの再結合－生成率には無関係となり、これによってスイッチング速度の向上、ならびにスイッチングおよび動的オン抵抗損失の低減を提供する。
[0039] したがって、図示するＣＢバス領域９０は、高エネルギ注入プロセスおよび開示するＳｉＨＥＩＭを使用して形成された構造の一例である。即ち、ＣＢバス領域９０は、第１エピ層３４Ａの厚さ５８Ａ全体を貫通し、第２エピ層３４Ｂの厚さ５８Ｂ内に部分的に貫入し、ＣＢ領域８２と接触する。複数のＣＢ層を有する他の実施形態では、ＣＢバス領域９０は、複数のＣＢ層の各々の少なくとも一部も貫通し、各ＣＢ層のＣＢ領域８２と接触することができる。したがって、特定の実施形態では、ＣＢバス領域９０は、１つ以上のＣＢ層のＣＢ領域と接触するために、２μｍよりも大きい深さ９２（例えば、２μｍと１５μｍとの間、５μｍと１５μｍとの間、５μｍと１０μｍとの間）を有すればよいが、ＳｉＣエピ層において２μｍ未満（例えば、約１μｍ）の深さに制限される標準的な注入エネルギ（例えば、５００ｋｅＶ未満）には適さない構造となる。ＣＢバス領域９０は高エネルギ注入領域の一例として提示したが、他の実施形態では、デバイス７０の他の構造（例えば、ＣＢ領域８２、ベース領域７８、ソース領域７６）を、開示したＳｉＨＥＩＭを使用して、本明細書において開示したように、高エネルギ注入プロセスの間に形成できることも認めることができよう。尚、ＣＢバス領域９０および／または高エネルギ注入プロセスを使用して形成された他の領域は、立方センチメートル（ｃｍ３）あたり約１×１０１４（例えば、立方センチメートル（ｃｍ３）あたり約５×１０１５と立方センチメートル（ｃｍ３）あたり約１×１０１７との間）以上のドーピング濃度を有してもよいことは、理解されてしかるべきである。
[0040] 図３は、高エネルギ注入プロセス中に、開示するＳｉＨＥＩＭマスク４０を使用して注入された少なくとも１つの高エネルギ注入領域（例えば、ＣＢバス領域９０）を有するＳｉＣパワー・デバイス（例えば、図２のトレンチＭＯＳＦＥＴデバイス７０）を形成するプロセス１００の実施形態を示す流れ図である。尚、図示するプロセス１００の実施形態は単に例として提示するに過ぎず、他の実施形態では、プロセス１００は、本開示にしたがって、追加のステップ、繰り返しステップ、またはもっと少ないステップを含んでもよいことは注記してしかるべきである。加えて、図３については図４Ａ～図４Ｆを参照しながら論ずる。図４Ａ～図４Ｆは、図３のプロセスの個々のステップの出力または生産物(product)にそれぞれ対応する中間デバイス構造体の部分的断面図である。尚、図４Ａ～図４Ｆに示す種々の層および構造は、全て同じ拡縮率で描かれているのではないことは認められてしかるべきである。
[0041] 図示する実施形態では、プロセス１００は、開始すると、１つ以上のＳｉＣエピ層を形成して（ブロック１０２）、中間デバイス構造体１０４を生成する。特定の実施形態では、気相、液相、または固相エピタキシャル成長技法を使用して、ＳｉＣエピ層を成長させることができる。例えば、ＳｉＣエピ層は、エピタキシャル成長室において化学蒸着（ＣＶＤ）技法を使用して、下地層（例えば、ＳｉＣ基板層、他のＳｉＣエピ層）上に成長させることができる。手短に図４Ａに目を向けると、中間デバイス構造体例１０４は、ＳｉＣ基板３６上に直接成長させたＳｉＣエピ層３４を含む。簡素化のために省略したが、ＳｉＣエピ層３４は、任意の適した数のＳｉＣエピ層（例えば、図１に示すようなデバイス層３４Ａおよび１つ以上のＣＢ層３４Ｂ）を含んでもよく、各エピ層は、個々のＳｉＣデバイスに適した構造（例えば、図２に示すようなＣＢ領域８２、防御領域８０、ソース領域７６、ベース領域７８）を含んでもよいことは、認めることができよう。
[0042] 図３に戻り、プロセス１００は、続いて、ブロック１０２において形成したＳｉＣエピ層３４上にポリシリコン・マスク層１１０を直接形成し（ブロック１０６）、次いで堆積したポリシリコン・マスク層を平面化して、中間デバイス構造体１０８を生成する。例えば、ポリシリコン・マスク層１１０は、エピタキシャル成長室において化学蒸着（ＣＶＤ）技法を使用して、ＳｉＣエピ層３４上に成長させることができる。特定の実施形態では、ポリシリコン・マスク層１１０が最小限の応力で堆積されるように、高温（例えば、１０００°Ｃよりも高い、１０５０°Ｃあたりの温度）で堆積する。ある実施形態では、化学－機械的平面化、または他の適した平面化技法を使用して、ポリシリコン・マスク層１１０を平面化する（例えば、薄くする、平坦化する、または滑らかにする）。手短に図４Ｂに目を向けると、中間デバイス構造体例１０８は、ＳｉＣエピ層３４上に直接配置されたポリシリコン・マスク層１１０を含み、この層は、平面化後、実質的に平坦で均一な上面１１２を有する。
[0043] 図３に戻り、プロセス１００は、続いて、フォトレジスト層を被着し、パターニングして（ブロック１１４）、ポリシリコン・マスク層１１０上にフォトレジスト・マスクを直接形成し、中間デバイス構造体１１６を生成する。このフォトレジスト・マスクは、任意の適したフォトリソグラフ技法および／または機器を使用して、形成することができる。例えば、特定の実施形態では、１－ライン・ウェハ・ステッパ(I-line wafer stepper)を使用して、フォトレジストをパターニングする。手短に図４Ｃに目を向けると、中間デバイス構造体例１０８は、ポリシリコン・マスク層１１０上に直接配置されたフォトレジスト・マスク１１８を含む。更に具体的には、ポリシリコン・マスク層１１０の表面は、遮蔽部分１２０と、露出または暴露部分１２２とを含む。ある実施形態では、マスクは酸化硅素層である。
[0044] 図３のプロセス１００は、続いて、ポリシリコン・マスク層１１０の露出部分１２２をエッチングして（ブロック１２４）、中間デバイス構造体１２６に示すように、ＳｉＨＥＩＭ４０を形成する。例えば、１つ以上のＳｉＣエピ層３４の注入に備えて、深反応イオン・エッチング（ＤＲＩＥ：deep reactive ion etching）を使用して、ＳｉＨＥＩＭ４０をパターニングすることができる。尚、ＤＲＩＥは、ポリシリコン・マスク層１１０の露出部分１２２内に深く（例えば、２０μｍ以上）貫入し、高アスペクト比の構造を形成できることは、認めることができよう。フォトレジスト・マスク１１８は、ポリシリコン・マスク層１１０の遮蔽部分１２２をエッチングから保護し、高アスペクト比のトレンチ構造４６を形成する。エッチングの後、フォトレジスト・マスク１１８を徐々にＳｉＨＥＩＭ４０の表面からエッチング中に除去することができ、一方特定の実施形態では、別のプロセスにおいて除去する（例えば、溶解する）こともできる。
[0045] 図４Ｄに示すように、中間デバイス構造体１２６は、高アスペクト比のトレンチ構造４６を有するＳｉＨＥＩＭ４０を含み、各トレンチ構造４６は、図４Ｃに示すフォトレジスト・マスク１１８の構造体によって定められるそれぞれの幅４８（例えば、１μｍと１０μｍとの間）を有する。加えて、前述のように、図示するトレンチ構造４６は、ＳｉＨＥＩＭ４０の厚さ４４に対応する深さを有する。したがって、ＳｉＨＥＩＭ４０をパターニングした後、ＳｉＣエピ層３４Ａの表面は、防御領域４２と暴露または露出領域５０とを含む。前述のように、トレンチ構造４６のエッジ６２は、実質的に垂直である（例えば、中間デバイス構造体３２のエピ層３４に対して実質的に垂直）。
[0046] ＳｉＨＥＩＭ４０を形成した後、図３のプロセス１００は、続いて、高エネルギ注入プロセスを実行し（ブロック１２８）、エピ層３４の表面内に高エネルギ注入領域５２を形成し、中間デバイス構造体１３０を生成する。図４Ｅに示すように、中間デバイス構造体１３０は高エネルギ注入領域５２を含む。高エネルギ注入領域５２は、各々、対応する高アスペクト・トレンチ構造４６の幅４８と実質的に同様の、それぞれの幅を有する。高エネルギ注入領域５２は、各々、深さ５６を有する。図示する実施形態では、深さ５６は、エピ層３４Ａの厚さ５８Ａ全体を貫通し、エピ層３４Ｂの厚さ５８Ｂの一部に貫入する。前述のように、ＳｉＨＥＩＭ４０のトレンチ構造４６は、高エネルギ注入領域５２が実質的に垂直なエッジ６４も含むように、実質的に垂直なエッジ６２を含む。
[0047] 図３に戻り、プロセス１００は、続いて、ＳｉＨＥＩＭ４０を除去し（ブロック１３２）、中間デバイス構造体１３４を生成する。例えば、特定の実施形態では、ドライ・エッチング（例えば、ＤＲＩＥ）、ウェット・エッチング、またはＳｉＣエピ層３４の表面からＳｉＨＥＩＭ４０を綺麗に除去する他の適した技法を使用して、ＳｉＨＥＩＭ４０を除去することができる。図４Ｆに示すように、一旦ＳｉＨＥＩＭ４０が除去されたなら、中間デバイス構造体１３４のＳｉＣエピ層３４の表面は暴露または露出される。矢印１３８で示すように、特定の実施形態では、ブロック１０６、１１４、１２４、１２８、および１３２を繰り返して第２ＳｉＨＥＩＭ４０を形成し、第２高エネルギ注入プロセスを実行して、第２組の高エネルギ注入領域（例えば、高エネルギ注入領域５２に対して導電型が反対）をＳｉＣエピ層３４内に形成できることは、認めることができよう。ＳｉＨＥＩＭ４０を使用する１つ以上の高エネルギ注入ステップの後、プロセス１００は、ブロック１３６に進み、適したステップ（例えば、熱酸化、メタライゼーション、パシベーション、エッジ終端等）を実行して、製作を完了し、ＳｉＣデバイス（例えば、図２のＳｉＣトレンチ－ＭＯＳＦＥＴデバイス７０）を生成する。
[0048] 図５は、少なくとも１つの高エネルギ注入領域（例えば、ＣＢバス領域９０）を有するＳｉＣパワー・デバイス（例えば、図２のトレンチ－ＭＯＳＦＥＴデバイス７０）を形成する代替プロセス１４０の実施形態を示す流れ図である。更に具体的には、プロセス１４０は、ＳｉＨＥＩＭの実施形態を使用し、高エネルギ注入の前に、これをＳｉＣエピ層の表面に接合する(bond)ことを含む。尚、図示するプロセス１４０の実施形態は単に例として提示するに過ぎず、他の実施形態では、プロセス１４０は、本開示にしたがって、追加のステップ、繰り返しステップ、またはもっと少ないステップを含んでもよいことは注記してしかるべきである。加えて、図５について、図４Ａおよび図４Ｆだけでなく図６Ａ～図６Ｆも参照して論ずる。図６Ａ～図６Ｆは、図５のプロセス１４０の個々のステップの出力または生産物にそれぞれ対応する、中間デバイス構造体の部分的断面図である。尚、図６Ａ～図６Ｆに示す種々の層および構造は、同じ拡縮率で描かれているのではないことは認められてしかるべきである。
[0049] 図示する実施形態では、プロセス１４０は、開始すると、１つ以上のＳｉＣエピ層を形成し（ブロック１０２）、図３に関して先に論じたように、図４Ａに示す中間デバイス構造体１０４を生成する。プロセス１４０は、続いて、中間デバイス構造体１０４とは別のマスキング・ウェハ（例えば、絶縁物上シリコン（ＳＯＩ）ウェハ）を平面化して（ブロック１４２）、このマスキング・ウェハを接合するための準備を行う。例えば、マスキング・ウェハは、ＣＭＰまたは他の適した技法を使用して平面化することができ、２つの構造体の効果的な接合をし易くするために、実質的に高精度で均一な（例えば、平坦、滑らかな）表面を生成する。図６Ａは、平面化後における、ＳＯＩマスキング・ウェハである中間デバイス構造体１４４の実施形態を示す。更に具体的には、平面化されたマスキング・ウェハ１４４は、平面化された酸化物（例えば、ＳｉＯ２）層を含む。本明細書では、これを酸化物マスク層１４６と呼ぶ。酸化物マスク層１４６を、ポリシリコン・マスク層１１０上に直接配置する。ポリシリコン・マスク層１１０は、これよりも薄い埋め込み酸化物（ＢＯＸ）層１４８上に直接配置され、一方、埋め込み酸化物（ＢＯＸ）層１４８は、シリコン・ハンドル・ウェハ(silicon handle wafer)１５０上に直接配置されている。尚、特定の実施形態では、酸化物マスク層１４６を平面化の間に完全に除去し、代わりに、直接接合のために、ポリシリコン・マスク層１１０を露出させてもよいことは注記してしかるべきである。
[0050] 図５に戻り、図示するプロセス１４０の実施形態は、続いて、マスキング・ウェハ１４４（図６Ａに示す通り）を中間デバイス構造体１０４（図６Ａに示す通り）の１つ以上のエピ層の表面に接合して（ブロック１５２）、中間デバイス構造体１５４（図６Ｂに示す通り）を生成する。更に具体的には、酸化物マスク層１４６（またはポリシリコン・マスク層１１０）がＳｉＣエピ層３４上に直接配置されるように、マスキング・ウェハ１４４を１８０°回転させる（例えば、ひっくり返す）。次いで、中間デバイス構造体１５４を適した温度に加熱し（例えば、６００°Ｃと１０００°Ｃとの間でアニールする）、酸化物マスク層１４６（または、ポリシリコン・マスク層１１０）をＳｉＣエピ層３４の表面上に直接接合する。
[0051] 図５に図示するプロセス１４０の実施形態は、続いて、シリコン・ハンドル・ウェハ１５０およびＢＯＸ層１４８を除去し（ブロック１５６）、中間デバイス構造体１５８を形成する。例えば、シリコン・ハンドル・ウェハ１５０およびＢＯＸ層１４８は、本開示によれば、ＣＭＰ、エッチング、および／または他の適した技法を使用して除去することができる。図６Ｃは、中間デバイス構造体１５８を示す。中間デバイス構造体１５８は、酸化物マスク層１４６を含むことを除いて、図４Ｂの中間デバイス構造体１０８と同様である。
[0052] プロセス１４０の残りは、図３のプロセス１００と実質的に同様である。即ち、プロセス１４０は、続いて、図３に関して先に論じたように、ポリシリコン・マスク層１１０の表面上にフォトレジスト層を被着してパターニングし（ブロック１１４）、中間デバイス構造体１６０を生成する。したがって、図６Ｄに示す中間デバイス構造体１６０のＳｉＣエピ層３４は、防御領域１２０と露出または暴露領域１２２とを含む。図５に戻って、ポリシリコン・マスク層１１０および酸化物マスク層１４６の双方の露出領域１２２をエッチングして（ブロック１６２）、中間デバイス構造体１６４を生成する。図６Ｅに示すように、中間デバイス構造体１６４は、ポリシリコン・マスク層１１０および酸化物マスク層１４６の部分から形成された２層ＳｉＨＥＩＭ４０の実施形態を含む。
[0053] 図５に戻り、プロセス１４０は、続いて、高エネルギ注入プロセスを実行して（ブロック１２８）、エピ層３４内に高エネルギ注入領域５２を形成し、中間デバイス構造体１３０を生成する。図６Ｅに示すように、中間デバイス構造体１６６は、ＳｉＣエピ層３４内に配置された高エネルギ注入領域５２を含む。図５のプロセス１４０は、続いて、ＳｉＨＥＩＭ４０を除去して（ブロック１３２）、図４Ｆに示す中間デバイス構造体１３４を生成する。前述のように、特定の実施形態では、矢印１３８によって示すように、このプロセスを部分的に繰り返して、追加の高エネルギ注入プロセスを実行してもよい。
[0054] 尚、半導体以外のマスキング材料（例えば、有機マスク、金属マスク）とは異なり、ＳｉＨＥＩＭ４０は、高エネルギ注入プロセスによってドープされると記述してもよいことは、認めることができよう。加えて、特定の実施形態では、ブロック１２８の高エネルギ注入プロセスの前にもＳｉＨＥＩＭ４０にドープして、ＳｉＨＥＩＭ４０を導電性にする。これによって、注入中における中間デバイス構造体１３０または１６４の荷電に伴う問題を軽減することができる。即ち、現在認められているのは、特定の高エネルギ注入プロセスは、中間デバイス構造体が注入の間電荷を蓄積するときに、問題が発生する可能性があるということである。特定の高エネルギ注入システム１０は、このような荷電の問題を軽減するために、フラッド・ガン(flood gun)のような種々の技法を使用する。しかしながら、ＳｉＨＥＩＭ４０に十分なレベルまでドープして導電性にすると、注入中におけるこの荷電の影響を実質的に低減することが、現在認められている。
[0055] したがって、特定の実施形態では、ＳｉＨＥＩＭ４０が第１導電型（例えば、ｎ－型）または第２導電型（例えば、ｐ－型）を有する場合もある。例えば、特定の実施形態では、ＳｉＨＥＩＭ４０が形成されるときに（例えば、ＣＶＤ成長プロセス中）ドープすることもでき、または形成後にドープすることもできる（例えば、図４Ｂの中間デバイス構造体１０８または図６Ｃの中間デバイス構造体１５８のポリシリコン・マスク層１１０にドープする）。特定の実施形態では、ＳｉＨＥＩＭ４０が、第１または第２導電型の、立法センチメートル（ｃｍ３）あたり１×１０１６と立方センチメートル（ｃｍ３）あたり１×１０２０との間のドーピングを有してもよい。ＳｉＨＥＩＭ４０にドープする特定の実施形態では、高エネルギ注入領域５２を形成するために使用されるドーパント種とは異なるものを使用して、ＳｉＨＥＩＭ４０に特定的にドープすることもできる。
[0056] 本開示の技術的効果には、ＳｉＣエピ層の高エネルギ注入動作において使用するためのシリコン高エネルギ注入マスク（ＳｉＨＥＩＭ）の実施形態が含まれる。開示したＳｉＨＥＩＭは、適した厚さに制御可能に形成することができ、高エネルギ注入プロセスの条件に対して実質的に安定であり（例えば、熱的に安定、化学的に安定）、ＳｉＣエピ層と比較して同様の熱膨張特性を有し、正確に定められた高アスペクト構造（例えば、実質的に垂直な側壁を有するトレンチ構造）に信頼性高くパターニングすることができる。したがって、開示したＳｉＨＥＩＭは、下地のＳｉＣエピ層内に深く（例えば、１μｍよりも大きい、２μｍと１５μｍとの間、５μｍと１０μｍとの間の深さ）達し、正確に定められた構造（例えば、ＳｉＣエピ層の表面に対して垂直なエッジ）を有する、高エネルギ注入領域の注入を可能にする。更にまた、開示したＳｉＨＥＩＭは、高エネルギ注入プロセスにおける有機（ソフト）マスクおよび金属（硬質）マスクの使用に伴う欠点に取り組み、これらを克服する。
[0057] この書面による説明は、当業者が任意のデバイスまたはシステムを製造するおよび使用すること、ならびに任意の組み込まれた方法を実行することを含んで、本開示を実践することを可能にするために、最良の態様を含む例を使用する。本開示の特許可能な範囲は、請求項によって定められ、当業者に想起される他の例も含むこともできる。このような他の例は、請求項の一語一句(literal language)違わない構造的エレメントを有する場合、または請求項の一語一句と実質的に違わない均等な構造的エレメントを含む場合、特許請求の範囲に該当することを意図している。

Claims (14)

  1. 中間半導体デバイス構造体であって、
    第１導電型を有するＳｉＣ基板層と、
    前記ＳｉＣ基板層上に配置され、前記第１導電型を有する、炭化硅素（ＳｉＣ）エピタキシャル（エピ）層と、 前記ＳｉＣエピ層の第１部分上に直接形成され、５マイクロメートル（μｍ）と２０μｍとの間の厚さを有するシリコン高エネルギ注入マスク（ＳｉＨＥＩＭ）であって、５００キロ電子ボルト（ｋｅＶ）よりも高い注入エネルギを有する第２導電型の高エネルギ注入プロセス中に、前記ＳｉＣエピ層の第１部分の注入を阻止するように構成される、ＳｉＨＥＩＭと、
    を備え、
    前記ＳｉＨＥＩＭが、立法センチメートル（ｃｍ ３ ）あたり１×１０ １６ と立方センチメートル（ｃｍ ３ ）あたり１×１０ ２０ との間の前記第１導電型のエピタキシャル・ドーピング濃度を有し、前記ＳｉＨＥＩＭが前記高エネルギ注入プロセス中において前記中間半導体デバイス構造体の荷電を阻止するような導電性を有する、ポリシリコン層である、中間半導体デバイス構造体。
  2. 請求項１記載の中間デバイス構造体において、前記高エネルギ注入プロセスの注入エネルギが、１０メガ電子ボルト（ＭｅＶ）と５０ＭｅＶとの間であり、前記ＳｉＨＥＩＭが、前記高エネルギ注入プロセス中における第２導電型のイオンの注入を阻止するように構成される、中間デバイス構造体。
  3. 請求項１記載の中間デバイス構造体において、前記ＳｉＨＥＩＭが、前記ＳｉＣエピ層の第２部分の上方に直接定められたトレンチ構造を含み、前記トレンチ構造が、前記高エネルギ注入プロセス中における注入に、前記ＳｉＣエピ層の第２部分を露出させるように構成される、中間デバイス構造体。
  4. 請求項３記載の中間デバイス構造体において、前記トレンチ構造が、１μｍと２０μｍとの間のそれぞれのトレンチ深さと、１μｍと１０μｍとの間のそれぞれのトレンチ幅と、１：２と１：２０との間のアスペクト比とを有する、中間デバイス構造体。
  5. 請求項３記載の中間デバイス構造体において、前記ＳｉＣエピ層の第１部分が、前記ＳｉＣエピ層の第２部分に隣接して配置され前記第１導電型を有する高エネルギ注入領域を含み、前記ＳｉＨＥＩＭが、前記高エネルギ注入プロセス中における前記ＳｉＣエピ層の第２部分の第２導電型のイオンの注入を選択的に許容するように構成される、中間デバイス構造体。
  6. 請求項１記載の中間デバイス構造体において、前記ＳｉＨＥＩＭが本質的にシリコンで構成される、中間デバイス構造体。
  7. 請求項１記載の中間デバイス構造体において、前記ＳｉＨＥＩＭが、パターニングされた酸化物層上に直接配置されパターニングされたポリシリコン層を含み、一方、前記酸化物層が、前記ＳｉＣエピ層の第１部分上に直接配置される、中間デバイス構造体。
  8. 方法であって、
    ＳｉＣ半導体層上に炭化硅素（ＳｉＣ）エピタキシャル（エピ）層を形成するステップと、
    前記ＳｉＣエピ層上にポリシリコン・マスク層を配置するステップと、
    前記ポリシリコン・マスク層をパターニングして、前記ＳｉＣエピ層の第１部分上に高エネルギ注入シリコン・マスク（ＳｉＨＥＩＭ）を直接生成するステップと、
    前記ＳｉＣ層の高エネルギ注入を実行して、前記ＳｉＣエピ層内に高エネルギ注入領域を形成するステップであって、前記高エネルギ注入領域が、５マイクロメートル（μｍ）と１０μｍとの間の深さを有する、ステップと、
    を含み、
    前記ＳｉＣエピ層上に前記ポリシリコン・マスク層を配置するステップが、
    マスキング・ウェハの酸化物層を平面化するステップであって、前記マスキング・ウェハが、前記ポリシリコン・マスク層上に直接配置された平面化酸化物層を含み、前記ポリシリコン・マスク層が、埋め込み酸化物（ＢＯＸ）層上に直接配置され、前記埋め込み酸化物層（ＢＯＸ）層が、シリコン・ハンドル・ウェハ上に直接配置される、ステップと、
    前記マスキング・ウェハの平面化酸化物層を、前記ＳｉＣエピ層に接合するステップと、
    前記シリコン・ハンドル・ウェハと前記マスキング・ウェハのＢＯＸ層とを除去して、前記平面化酸化物層上に直接配置された前記ポリシリコン・マスク層を生成するステップと、
    を含む、方法。
  9. 請求項８記載の方法において、高エネルギ注入を実行するステップが、前記高エネルギ注入の間、前記ＳｉＣ層を加熱するステップを含む、方法。
  10. 請求項８記載の方法において、前記ポリシリコン・マスク層をパターニングするステップが、
    フォトレジスト層を前記ポリシリコン・マスク層上に直接配置するステップと、
    フォトリソグラフィを実行して前記フォトレジスト層をパターニングし、フォトレジスト・マスクを生成するステップと、
    前記ＳｉＣエピ層の第２部分からフォトレジスト・マスクによって露出された前記ポリシリコン・マスク層の部分をエッチングして、前記ポリシリコン・マスク層を前記ＳｉＨＥＩＭにパターニングするステップと、
    を含む、方法。
  11. 請求項１０記載の方法において、前記ＳｉＨＥＩＭが、前記ＳｉＣエピ層上に直接配置された酸化物層を含み、前記ポリシリコン・マスク層が、前記酸化物層上に直接配置され、前記エッチングするステップが、前記フォトレジスト・マスクによって露出された前記ポリシリコン・マスク層の部分、および前記ポリシリコン・マスク層の下にある前記酸化物層の部分をエッチングして、前記ポリシリコン・マスク層を前記ＳｉＨＥＩＭにパターニングするステップを含む、方法。
  12. 請求項８記載の方法において、前記高エネルギ注入領域が、立法センチメートル（ｃｍ３）あたり約１×１０１４以上のドーピング濃度を含む、方法。
  13. 請求項８記載の方法において、前記高エネルギ注入領域が、立方センチメートル（ｃｍ３）あたり約５×１０１５と立方センチメートル（ｃｍ３）あたり約１×１０１７との間のドーピング濃度を含む、方法。
  14. 請求項８記載の方法であって、デバイス層を形成するステップを含み、前記デバイスが、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、バイポーラ接合型トランジスタ（ＢＪＴ）、またはダイオードを含む、方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527412B2 (en) * 2020-08-09 2022-12-13 Applied Materials, Inc. Method for increasing photoresist etch selectivity to enable high energy hot implant in SiC devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012204568A (ja) 2011-03-25 2012-10-22 Sumitomo Electric Ind Ltd 半導体装置の製造方法
WO2017093076A1 (en) 2015-12-02 2017-06-08 Abb Schweiz Ag Method for manufacturing a semiconductor device
US20180166531A1 (en) 2016-12-14 2018-06-14 General Electric Company System and method for edge termination of super-junction (sj) devices

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5831521A (ja) * 1981-08-19 1983-02-24 Toshiba Corp 半導体装置の製造方法
JP3206727B2 (ja) * 1997-02-20 2001-09-10 富士電機株式会社 炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法
US6444528B1 (en) 2000-08-16 2002-09-03 Fairchild Semiconductor Corporation Selective oxide deposition in the bottom of a trench
JP2003248293A (ja) 2002-02-26 2003-09-05 Sony Corp マスク作成方法
US7012005B2 (en) 2002-06-25 2006-03-14 Siliconix Incorporated Self-aligned differential oxidation in trenches by ion implantation
EP1542265A1 (en) * 2002-06-26 2005-06-15 Sony Corporation Mask and production method therefor and production method for semiconductor device
US20060276014A1 (en) * 2005-06-07 2006-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned high-energy implantation for deep junction structure
JP2007042803A (ja) 2005-08-02 2007-02-15 Honda Motor Co Ltd イオン注入マスクおよびその製造方法、並びにイオン注入マスクを用いた炭化珪素半導体装置およびその製造方法
US20080014693A1 (en) 2006-07-12 2008-01-17 General Electric Company Silicon carbide vertical mosfet design for fast switching applications
JP2008147576A (ja) * 2006-12-13 2008-06-26 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JP2009033036A (ja) 2007-07-30 2009-02-12 Hitachi Ltd 半導体装置及びこれを用いた電気回路装置
US8357971B2 (en) 2007-10-29 2013-01-22 Nxp B.V. Trench gate MOSFET and method of manufacturing the same
US20100308400A1 (en) 2008-06-20 2010-12-09 Maxpower Semiconductor Inc. Semiconductor Power Switches Having Trench Gates
JP5601849B2 (ja) 2010-02-09 2014-10-08 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2012253291A (ja) 2011-06-07 2012-12-20 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
JP6241035B2 (ja) 2011-12-26 2017-12-06 東レ株式会社 感光性樹脂組成物および半導体素子の製造方法
KR101355520B1 (ko) 2012-05-09 2014-01-27 주식회사 시지트로닉스 고전압 반도체 소자의 구조 및 그 제조 방법
US9768259B2 (en) 2013-07-26 2017-09-19 Cree, Inc. Controlled ion implantation into silicon carbide using channeling and devices fabricated using controlled ion implantation into silicon carbide using channeling
US9711600B2 (en) * 2013-09-09 2017-07-18 Hitachi, Ltd. Semiconductor device and method of manufacturing the same, power conversion device, three-phase motor system, automobile, and railway vehicle
CN103578942B (zh) * 2013-11-12 2016-03-16 中国科学院微电子研究所 带有选择性截止层的碳化硅高温离子注入掩模的制造方法
CN103560078B (zh) * 2013-11-13 2016-04-20 中国科学院微电子研究所 一种精确控制碳化硅高温离子注入掩模陡直性的方法
CN104882369A (zh) * 2014-02-28 2015-09-02 株洲南车时代电气股份有限公司 碳化硅离子注入掺杂掩膜结构及其制备方法
US9893176B2 (en) 2014-12-26 2018-02-13 Fairchild Semiconductor Corporation Silicon-carbide trench gate MOSFETs
CN104576335A (zh) 2015-01-21 2015-04-29 中国科学院上海技术物理研究所 一种用于高能离子注入的复合掩膜
US9735237B2 (en) 2015-06-26 2017-08-15 General Electric Company Active area designs for silicon carbide super-junction power devices
JP6715597B2 (ja) 2015-12-29 2020-07-01 帝人株式会社 感光性樹脂組成物及び半導体デバイス製造方法
US10243039B2 (en) 2016-03-22 2019-03-26 General Electric Company Super-junction semiconductor power devices with fast switching capability
US9704949B1 (en) 2016-06-30 2017-07-11 General Electric Company Active area designs for charge-balanced diodes
US10600649B2 (en) * 2017-09-21 2020-03-24 General Electric Company Systems and method for charge balanced semiconductor power devices with fast switching capability

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012204568A (ja) 2011-03-25 2012-10-22 Sumitomo Electric Ind Ltd 半導体装置の製造方法
WO2017093076A1 (en) 2015-12-02 2017-06-08 Abb Schweiz Ag Method for manufacturing a semiconductor device
US20180166531A1 (en) 2016-12-14 2018-06-14 General Electric Company System and method for edge termination of super-junction (sj) devices

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