TW201814900A

TW201814900A - 半導體裝置及半導體裝置的製造方法

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Publication number: TW201814900A
Application number: TW105133283A
Authority: TW
Inventors: 井上剛; 正岡章賀; 松澤昭; 岡田健一; 平野拓一
Original assignee: 住重試驗檢查股份有限公司
Priority date: 2016-10-14
Filing date: 2016-10-14
Publication date: 2018-04-16
Also published as: TWI602293B

Abstract

本發明的課題是在於使形成於半導體基板的複數的電路領域間的雜訊遮斷特性提升。

其解決手段，半導體裝置(10)具備：第1電路領域(E1)，其係設於半導體基板(12)的主面(12a)；第2電路領域(E2)，其係設於主面(12a)的第1電路領域(E1)的旁邊；第1隔離構造(40)，其係形成於第1電路領域(E1)；及第2隔離構造(50)，其係形成於第1電路領域(E1)與第2電路領域(E3)之間，具有比半導體基板更高電阻率的高電阻領域(溝型高電阻領域(52))。

Description

半導體裝置及半導體裝置的製造方法

本發明是有關半導體裝置及半導體裝置的製造方法。

近年來，CMOS技術提升，使類比電路與數位電路混載的SoC(System on a Chip)被使用於各種的用途。在如此的混載晶片中，為了減低從數位電路往類比電路傳於基板的雜訊，而使用各種的隔離(isolation)技術。例如可舉：擴大從數位電路的雜訊源到類比電路的距離，在基板內部形成STI(Shallow Trench Isolation)或DTI(Deep Trench Isolation)等的絕緣層，形成護圈(Guard Ring)或三阱(Triple Well)等的阱層，使用高電阻基板，或組合該等的方法等。

[先行技術文獻] [專利文獻]

[專利文獻1]日本特開2001-345428號公報

[專利文獻2]日本特開2004-253633號公報

隨著類比．數位混載晶片的高集成化或高頻率化，在上述的隔離技術中產生無法充分地遮斷傳於基板的雜訊的情況。因高集成化，在類比電路與數位電路之間難取得充分的距離，會有傳播於比上述的絕緣層或阱層更深的領域之雜訊影響的情形。並且，在使用1GHz以上的高頻訊號時，因三阱構造的阻抗變小，亦有無法取得充分的雜訊遮斷效果的情形。

本發明的某形態所例示的目的之一是在於提供一種使形成於半導體基板的複數的電路領域間的雜訊遮斷特性提升之技術。

本發明的某形態的半導體裝置係具備：第1電路領域，其係設於半導體基板的主面；第2電路領域，其係設於主面的第1電路領域的旁邊；第1隔離構造，其係形成於第1電路領域；及第2隔離構造，其係形成於第1電路領域與第2電路領域之間，具有比半導體基板更高電阻率的高電阻領域。

本發明的別的形態為半導體裝置的製造方法。

此方法係具備：準備半導體基板之步驟，該半導體基板係具有：被設於主面的第1電路領域，及被設於主面的第1電路領域的旁邊的第2電路領域；將遮罩配置於半導體基板的主面上之步驟，該遮罩係具有：對應於第1電路領域與第2電路領域之間的領域之開口；及從遮罩上對主面進行離子照射，而於第1電路領域與第2電路領域之間的領域形成比半導體基板更高電阻率的高電阻領域之步驟。

另外，在方法，裝置，系統等之間互相置換以上的構成要素的任意的組合或本發明的構成要素或表現者亦有效作為本發明的形態。

若根據本發明，則可使形成於半導體基板的複數的電路領域間的雜訊遮斷特性提升。

E1‧‧‧第1電路領域

E2‧‧‧第2電路領域

10‧‧‧半導體裝置

12‧‧‧半導體基板

12a‧‧‧主面

12b‧‧‧背面

14‧‧‧三阱構造

24‧‧‧護圈

40‧‧‧第1隔離構造

50‧‧‧第2隔離構造

52‧‧‧溝型高電阻領域

56‧‧‧平面型高電阻領域

60‧‧‧遮罩

62‧‧‧開口

圖1是模式性地表示實施形態的半導體裝置的構造的剖面圖。

圖2是模式性地表示圖1的半導體裝置的構造的上面圖。

圖3是模式性地表示圖1的半導體裝置的製造方法的圖。

圖4是表示離子照射後的半導體基板的電阻率分布的一例的圖表。

圖5(a)~(c)是模式性地表示使用在離子照射的離子種類與所被形成的高電阻領域的形狀的關係的圖。

圖6是模式性地表示半導體裝置所取得的效果的剖面圖。

圖7是表示隔離構造的傳達特性的圖表。

圖8是表示隔離構造的傳達特性的圖表。

圖9是模式性地表示變形例的半導體裝置的構造的剖面圖。

圖10是模式性地表示圖9的半導體裝置的製造方法的圖。

圖11(a)，(b)是模式性地表示變形例的溝型高電阻領域的形成方法的剖面圖。

圖12是表示離子照射後的半導體基板的電阻率分布的一例的圖表。

以下，詳細說明有關用以實施本發明的形態。另外，以下所述的構成是舉例說明者，並非限定本發明的範圍者。並且，在圖面的說明中對於同一要素附上同一符號，適當省略重複的說明。而且，在以下的說明中參照的各剖面圖中，半導體基板或其他層的厚度或大小，基於說明的方便起見，並非一定是顯示實際的尺寸或比率者。

圖1是模式性地表示實施形態的半導體裝置10的構造的剖面圖，圖2是半導體裝置10的上面圖。半導體裝置10是系統LSI或晶片系統(System-on-chip)等的積體電路(IC)。半導體裝置10是包含被形成於半導體基板12的主面12a的第1電路領域E1及第2電路領域E2。例如，在第1電路領域E1是形成有類比電路，在第2電路領域E2是形成有數位電路。

本實施形態是在第1電路領域E1形成有第1隔離構造40，且在位於第1電路領域E1與第2電路領域E2之間的分離領域E3形成有第2隔離構造50。第1隔離構造40是三阱構造14或護圈24等以往型式的隔離構造。另一方面，第2隔離構造50是以離主面12a的深度d為20μm以上的溝(trench)型高電阻領域52所構成之與以往型式不同的隔離構造。在本實施形態中，藉由第1隔離構造40加上設置第2隔離構造50，使第1電路領域E1與第2電路領域E2之間的雜訊遮斷特性提升。

半導體裝置10是具備半導體基板12。半導體基板12是電阻率為100Ω．cm以下的低電阻的半導體基板，例如藉由柴可斯基(CZ)法來製作的p型的矽(Si)晶圓。藉由CZ法所製作的晶圓是與藉由浮動區域(FZ)法等所製作的高電阻晶圓作比較，電阻率低，且價格便宜。

在本說明書中，將與半導體基板12的主面12a正交的方向稱為上下方向或深度方向，將從半導體基板12來看朝主面12a側的方向稱為上方向或上側，將朝與主面12a相反的背面12b的方向稱為下方向或下側。並且，將與主面12a平行的方向稱為橫方向或水平方向。

第1電路領域E1是包含形成有構成類比電路的電晶體或二極體等的半導體元件的類比元件領域20。在類比元件領域20是設有用以形成半導體元件的阱領域，源極/汲極領域，接觸領域等的雜質擴散層。類比元件領域20是被設在p阱18的內側，p阱18是被設在n阱16的內側。n阱16及p阱18是形成所謂的三阱構造14，使進入類比元件領域20的雜訊減低。

在類比元件領域20是更設有用以減低雜訊的護圈24。護圈24是以能夠包圍源極/汲極領域或接觸領域的方式設在主面12a之導電性高的領域。護圈24是以金屬層或高濃度的雜質層等所構成，被連接至接地端子28。在圖示的例子中，護圈24是被形成於連接至類比訊號端子26的p型接觸領域22的周圍，使進入類比訊號端子26的雜訊減低。

第2電路領域E2是包含形成有構成數位電路的電晶體或二極體等的半導體元件的數位元件領域30。在數位元件領域30是設有用以形成半導體元件的阱領域，源極/汲極領域，接觸領域等。圖示的例子，在數位元件領域30是形成有被連接至數位訊號端子36的p型接觸領域32。

分離領域E3是位於第1電路領域E1與第2電路領域E2之間，形成有溝型高電阻領域52。溝型高電阻領域52是比半導體基板12的體(body)領域12d更高電阻率的領域，具有100Ω．cm以上的電阻率。溝型高電阻領域52的電阻率是例如500Ω．cm以上，較理想是1kΩ．cm以上。

溝型高電阻領域52是被形成從半導體基板12的主面12a往相反側的背面12b具有某程度的深度d。溝型高電阻領域52是被形成比形成於類比元件領域20或數位元件領域30的雜質擴散層或三阱構造14更深。溝型高電阻領域52的深度d是20μm以上，較理想是50μm~200μm程度。藉由擴大溝型高電阻領域52的深度d，可使類比元件領域20及數位元件領域30之間的雜訊減低效果提升。

溝型高電阻領域52是被形成主面12a的橫方向的寬度w1小，接近背面12b的底部52d附近的橫方向的寬度w2大。在此所謂的橫方向是意指第1電路領域E1與第2電路領域E2所相鄰的方向，圖1及圖2的紙面的左右方向。溝型高電阻領域52是如圖示般，被形成隨著離開主面12a而橫方向的寬度變寬。藉由擴大底部52d的橫方向的寬度w2，可拉長沿著溝型高電阻領域52來繞入底部52d下的雜訊訊號的傳播路徑，提高雜訊減低效果。

溝型高電阻領域52是藉由對低電阻基板的半導體基板12的體領域12d照射離子束來形成。一旦對晶圓進行離子照射，則離子會到達至對應於離子的加速能量的深度。此時，在包含所到達的領域的附近形成格子缺陷，成為結晶的規則性(週期性)亂的狀態。在如此格子缺陷多的領域中電子容易散亂，電子的移動會被阻礙。亦即，在藉由離子照射來產生局部性的格子缺陷的領域中，電阻率會上昇。如此一來，可形成高電阻領域。

另外，因離子照射而電阻率上昇的深度方向的位置或範圍是可藉由適當選擇離子照射的加速能量或離子種類，照射量來調整。例如，可藉由調整進行離子照射時的離子的加速能量來調整高電阻領域所被形成的深度位置。並且，可藉由適當選擇被使用在離子照射的離子種類來調整高電阻領域所被形成的深度方向的範圍(半值寬)或橫方向的擴大寬度。而且，藉由一邊使加速能量變化一邊進行複數次的離子照射，可在深度方向形成更厚的高電阻領域。

在本實施形態中，例如以5MeV以上，100MeV以下的加速能量來照射氫(H)或氦(He)等的輕離子。作為照射如此的加速能量的離子束之裝置，可使用迴旋加速器(cyclotron)方式或凡德格拉夫(Van de Graaff)方式的裝置。藉由利用如此的照射條件，可在矽晶圓中使離子從半導體基板12的主面12a的附近到達至深度100μm以上的位置。

接著，敘述有關本實施形態的半導體裝置10的製造方法。

圖3是模式性地表示半導體裝置10的製造工程的圖，表示藉由離子照射來形成溝型高電阻領域52的樣子。首先，準備：在第1電路領域E1形成三阱構造14，且在類比元件領域20及數位元件領域30形成電路元件的半導體基板12。其次，在主面12a上配置遮罩60，從遮罩60上將離子束IB照射至半導體基板12的主面12a。遮罩60是在對應於分離領域E3的位置設有開口62，使朝分離領域E3的離子束IB通過，遮蔽朝第1電路領域E1及第2電路領域E2的離子束IB。藉由遮蔽朝第1電路領域E1及第2電路領域E2的離子束IB，防止類比元件領域20或數位元件領域30的電阻率因離子照射而變高。

在半導體基板12之中被照射離子束IB的分離領域E3是形成有溝型高電阻領域52。溝型高電阻領域52是如圖示般，藉由複數的高電阻領域53~55所構成。被形成於主面12a的附近的第1高電阻領域53是藉由照射加速能量低的離子束IB來形成。被形成於離主面12a深的位置之第3高電阻領域55是藉由照射加速能量高的離子束IB來形成。被形成於第1高電阻領域53與第3高電阻領域55之間的第2高電阻領域54是藉由照射加速能量為中程度的離子束IB來形成。藉由如此一邊使加速能量變化，一邊照射複數次離子束IB，可擴大溝型高電阻領域52的厚度d。並且，藉由從半導體基板12的主面12a側進行離子照射，可在主面12a的附近，亦即從主面12a的正下面形成高電阻領域。

藉由圖3所示的工程來形成溝型高電阻領域52之後，亦可對半導體基板12施加熱處理。熱處理的溫度是在半導體裝置的使用時所被假想的動作上限溫度，例如100℃或200℃。因熱處理在溝型高電阻領域52的一部分領域中電阻率產生變化，電阻率會依地方而降低。藉由預先實施熱處理，在動作上限溫度的範圍內使用半導體裝置10時，可減低事後高電阻領域的電阻率降低的影響。藉此，可抑制事後的電阻率的變化，可提高半導體裝置10的可靠度。

如此的熱處理是亦可在所謂的「後工程」進行，該「後工程」是含有切割晶圓來小片化的工程，以打線接合來將被小片化的晶片與安裝基板結線的工程，及以樹脂來密封晶片的工程。例如，在以樹脂密封晶片的工程中，藉由將晶片加熱至，樹脂硬化所必要的溫度，可一面兼密封處理一面施以熱處理。另外，亦可作為與樹脂密封工程不同的工程，施以熱處理。

圖4是表示離子照射後的半導體基板的電阻率分布的一例的圖表。本圖是表示從半導體基板的主面，在13μm，28μm，48μm的深度位置，以10¹³/cm²的劑量來照射³He²⁺的離子的情況的結果。如圖示般，可知在從主面到約60μm的深度的範圍，基板的電阻率會從約30 Ω．cm增大至約3kΩ．cm。並且，可知即使在離子照射後追加熱處理的情況，約2kΩ．cm以上的高電阻領域會以約60μm的厚度來形成。藉此如此改變加速能量來照射離子束至不同的深度位置，可形成厚的高電阻領域。

另外，改變加速能量來照射離子束至不同的深度位置時，被擴散硼(B)或鋁(Al)等的p型摻雜劑的p型基板要比被擴散磷(P)或砷(As)等的n型摻雜劑的n型基板更容易形成高電阻領域。換言之，p型基板是電阻率的增加量要比n型基板還容易變大。因此，藉由使用p型基板，可形成深度d更大的高電阻領域。

圖5(a)~(c)是模式性地表示使用在離子照射的離子種類與所被形成的高電阻領域52a，52b，52c的形狀的關係的圖。圖5(a)是使用2價的氦4離子(⁴He²⁺)作為離子種類，形成深度為150μm程度的溝型高電阻領域52a的情況。主面12a的橫方向的寬度w1為50μm時，底部52d的橫方向的寬度w2成為64μm程度。圖5(b)是表示使用2價的氦3離子(³He²⁺)作為離子種類的情況，主面12a的橫方向的寬度w1為50μm時，底部52d的橫方向的寬度w2成為70μm程度。圖5(c)是表示使用1價的氫離子(¹H⁺)作為離子種類的情況，主面12a的橫方向的寬度w1為50μm時，底部52d的橫方向的寬度w2成為80μm程度。藉由如此改變離子種類，可調整溝型高電阻領域52的橫方向的擴大。特別是藉由輕的氫離子，可形成底部52d的橫方向的寬度w2大的溝型高電阻領域52。

圖6是模式性地表示半導體裝置10所取得的效果的剖面圖。本圖是表示雜訊從被連接至數位訊號端子36的p型接觸領域32傳播至被連接至類比訊號端子26的p型接觸領域22的樣子。在橫方向傳播於主面12a的附近之雜訊71是通過溝型高電阻領域52而衰減，且藉由三阱構造14或護圈24來更被衰減，到達p型接觸領域22。同樣，在橫方向傳播於比類比元件領域20更深的位置之雜訊72也藉由溝型高電阻領域52，三阱構造14及護圈24而被衰減，到達p型接觸領域22。並且，在橫方向傳播於深的位置之雜訊73是繞入橫方向的寬度w2大的底部52d之下，傳播距離變長，藉此訊號強度會衰減。若如此根據半導體裝置10，則藉由在類比元件領域20與數位元件領域30之間的位置設置溝型高電阻領域52，可減低在數位電路產生的雜訊訊號混入類比電路側的影響。

圖7及圖8是表示本實施形態的隔離構造的傳達特性S₂₁的圖表。本圖表是計測被輸入至圖1的數位訊號端子36的訊號強度及被輸出至類比訊號端子26的訊號強度，算出S參數而求取者。另外，形成主面12a的寬度w1為50μm，底部52d的寬度w2為58μm，深度d為60μm的溝型高電阻領域52，作為圖1的第2隔離構造50。並且，準備未設有三阱構造14，護圈24及溝型高電阻領域52的至少一部分之半導體裝置來進行同樣的計測，作為比較例。

在圖7中，圖表80是表示三阱構造14，護圈24及溝型高電阻領域52皆未設置的比較例，圖表81是表示只設置護圈24的比較例，圖表82是表示設置護圈24及溝型高電阻領域52的實施例。如圖示般，藉由組合護圈24及溝型高電阻領域52，與只設置護圈24的情況作比較，可知隔離效果為提升-5dB~-10dB程度。

在圖8中，圖表80是表示與圖7相同者，圖表83是表示設置三阱構造14及護圈24的比較例，圖表84是表示設置三阱構造14，護圈24及溝型高電阻領域52的實施例。如圖示般，藉由三阱構造14及護圈24加上組合溝型高電阻領域52，與只設置三阱構造14及護圈24的情況作比較，可知提升-5dB~-10dB程度隔離效果。

藉由如此組合溝型高電阻領域52作為第2隔離構造50，可比只利用三阱構造14或護圈24等的第1隔離構造40的情況更使雜訊遮斷機能提升。若根據本實施形態，則因為設置到達至比雜質擴散層深的位置的溝型高電阻領域52，所以可有效地使傳播於半導體基板12的深的領域之雜訊訊號減低。又，由於以橫方向的寬度會隨著成為深的位置而變大的方式形成溝型高電阻領域52，因此可比形成垂直型的高電阻領域的情況更提高使雜訊減低的效果。

(變形例1)

圖9是模式性地表示變形例的半導體裝置110的構造的剖面圖。半導體裝置110是組合溝型高電阻領域152及平面型高電阻領域154作為第2隔離構造150的點與上述的實施形態不同。以下，以和實施形態的相異點為中心進行說明。

第2隔離構造150是具有溝型高電阻領域152及平面型高電阻領域154。溝型高電阻領域152是與上述的實施形態的溝型高電阻領域52同樣構成。平面型高電阻領域154是被形成於比溝型高電阻領域152更深的位置，在第1電路領域E1及分離領域E3延伸於橫方向。平面型高電阻領域154是以能夠形成與溝型高電阻領域152連續的高電阻領域之方式設置，且以在和溝型高電阻領域152之間不會產生低電阻領域的方式形成。平面型高電阻領域154是避開第2電路領域E2而設，以在數位元件領域30的下方不會存在高電阻領域的方式形成。

圖10是模式性地表示半導體裝置110的製造方法的圖，表示形成平面型高電阻領域154的工程。首先，與圖3所示的工程同樣，在半導體基板12的分離領域E3形成有溝型高電阻領域152。其次，在背面12b上配置遮罩160，從遮罩160上照射離子束IB至半導體基板12的背面12b。遮罩160是在對應於第4電路領域E1及分離領域E3的位置設有開口162，使朝第1電路領域E1及分離領域E3的離子束IB通過，遮蔽朝第2電路領域E2的離子束IB。藉此，可在離背面12b預定的深度的位置形成平面型高電阻領域154。

若根據本變形例，則藉由溝型高電阻領域152加上形成平面型高電阻領域154，可使如圖6所示般繞入溝型高電阻領域52的底部52d下傳播的雜訊訊號更減低。由其藉由連續形成溝型高電阻領域152及平面型高電阻領域154，低電阻領域不會被形成於兩者之間，可以高電阻領域來包圍類比元件領域20的周圍。藉此，可更提高使從數位元件領域30往類比元件領域20的雜訊訊號減低的效果。

又，若根據本變形例，則由於在數位元件領域30的下方未形成平面型高電阻領域154，因此可使在數位元件領域30產生的雜訊訊號跑到數位元件領域30的下方的體領域12d。其結果，與在第2電路領域E2也設置平面型高電阻領域154的情況作比較，可使從數位元件領域30往類比元件領域20的雜訊訊號的比例減低。藉此，可提高第2隔離構造150之雜訊遮蔽特性。

(變形例2)

圖11(a)，(b)是模式性地表示變形例的溝型高電阻領域252的形成方法的剖面圖。在本變形例中，藉由對照射至半導體基板12的主面12a的離子束IB設以預定的入射角θ，可形成底部252d的橫方向的寬度更廣的溝型高電阻領域252。例如，對半導體基板12的主面12a垂直照射離子束IB而形成第1高電阻領域252a之後，如圖11(a)所示般，藉由傾斜照射離子束IB，在第1高電阻領域252a的旁邊形成第2高電阻領域252b。接著，如圖11(b)所示般，藉由將離子束IB傾斜照射於相反方向，隔著第1高電阻領域252a，在與第2高電阻領域252b相反的側形成第3高電阻領域252c。另外，亦可不利用使離子束IB垂直照射的工程，只藉由傾斜照射離子束IB的工程來形成溝型高電阻領域252。

若根據本變形例，則與只形成第1高電阻領域252a的情況作比較，可擴大溝型高電阻領域252的底部252d的寬度w3。藉此，可更提高溝型高電阻領域252之雜訊減低效果。並且，在本變形例中也因為主面12a的附近的橫方向的寬度w1維持小，所以即使是形成有溝型高電阻領域252的領域與元件領域接近的情況，還是可防止被形成於主面12a的附近的元件領域高電阻化的影響。

以上，根據實施形態來說明本發明。但本發明並非限於上述實施形態，亦可實施各種的設計變更，可為各種的變形例，且如此的變形例亦屬於本發明的範圍，為該當業者所理解。

在上述的實施形態中是顯示有關改變所照射的離子的加速能量來進行3次離子照射的情況。在變形例中是亦可不改變加速能量，只進行1次離子照射，或亦可改變照射條件來進行2次或4次以上離子照射。藉由改變加速能量來增加照射次數，可形成更厚的高電阻領域來使感應體(inductor)元件的特性提升。另一方面，藉由減少照射次數，可使離子照射的成本減低。因此，最好離子照射次數是按照第2隔離構造50所必要的高電阻領域的深度來適當調整。具體而言，最好是在2次~7次程度的範圍調整離子照射次數。

在上述的實施形態中是顯示對於半導體基板12的主面12a離子照射而形成溝型高電阻領域的情況。在變形例中，亦可組合來自背面12b的離子照射而形成溝型高電阻領域。

圖12是表示離子照射後的半導體基板的電阻率分布的一例的圖表，顯示組合來自主面的離子照射與來自背面的離子照射的情況的結果。在本圖中，在離半導體基板的主面側，深度40μm，140μm的位置，以10¹³/cm²的劑量來照射³He²⁺的離子，且在離半導體基板的背面側，深度60μm的位置，以10¹³/cm²的劑量來照射³He²⁺的離子的情況的結果。如圖示般，可知在從主面到約150μm的深度的範圍，基板的電阻率會從約3Ω．cm增大至約1kΩ．cm以上。並且，可知在熱處理後，從主面到約150μm的深度的大部分的領域中，基板的電阻率會成為約1kΩ．cm的高電阻領域。藉由如此改變加速能量來照射離子束至不同的深度位置，且組合來自背面的離子束的照射，可形成深度d大的溝型高電阻領域。

在上述的實施形態中是顯示使用護圈或三阱構造的情況，作為以往型式的第1隔離構造。在變形例中是亦可使用形成STI(Shallow Trench Isolation)或DTI(Deep Trench Isolation)等的絕緣層之其他的隔離技術作為第1隔離構造。

Claims

一種半導體裝置，其特徵係具備：第1電路領域，其係設於半導體基板的主面；第2電路領域，其係設於前述主面的前述第1電路領域的旁邊；第1隔離構造，其係形成於前述第1電路領域；及第2隔離構造，其係形成於前述第1電路領域與前述第2電路領域之間，具有比前述半導體基板更高電阻率的高電阻領域。
如申請專利範圍第1項之半導體裝置，其中，前述第1隔離構造係包含護圈及三阱構造的至少一方。
如申請專利範圍第1或2項之半導體裝置，其中，前述第2隔離構造係包含溝型高電阻領域。
如申請專利範圍第3項之半導體裝置，其中，前述溝型高電阻領域係形成比被形成於前述第1電路領域的雜質擴散層更深。
如申請專利範圍第3或4項之半導體裝置，其中，前述溝型高電阻領域係形成比前述第1隔離構造更深。
如申請專利範圍第3~5項中的任一項所記載之半導體裝置，其中，前述溝型高電阻領域係形成為前述第1電路領域與前述第2電路領域所相鄰的方向的寬度隨著離開前述主面而變寬。
如申請專利範圍第3~6項中的任一項所記載之半導體裝置，其中，前述第2隔離構造係更具有：形成於比前述第1電路領域的雜質擴散層更深的位置之平面型高電阻領域，前述平面型高電阻領域係與前述溝型高電阻領域連續。
如申請專利範圍第7項之半導體裝置，其中，前述平面型高電阻領域係避開前述第2電路領域來形成。
一種半導體裝置的製造方法，其特徵係具備：準備半導體基板之步驟，該半導體基板係具有：設於主面的第1電路領域，及設於前述主面的前述第1電路領域的旁邊的第2電路領域；將遮罩配置於前述半導體基板的前述主面上之步驟，該遮罩係具有：對應於前述第1電路領域與前述第2電路領域之間的領域之開口；及從前述遮罩上對前述主面進行離子照射，而於前述第1電路領域與前述第2電路領域之間的領域形成比前述半導體基板更高電阻率的高電阻領域之步驟。
如申請專利範圍第9項之半導體裝置的製造方法，其中，對前述主面進行離子照射，係包含對與前述主面的法線交叉的方向照射離子束。
如申請專利範圍第9或10項之半導體裝置的製造方法，其中，更具備：將在對應於前述第1電路領域的位置具有開口之遮罩配置於前述半導體基板的主面的相反側的背面上之步驟；及從前述遮罩上對前述背面進行離子照射，而於比前述第1電路領域的雜質擴散層更接近前述背面的位置形成高電阻領域。