TWI682520B - 半導體裝置及半導體裝置的製造方法 - Google Patents

Abstract

提供提升形成於半導體基板上的電感器元件之特性的技術。

半導體裝置(10)中，半導體基板(12)具有：在主面(12a)形成有雜質擴散層(13)的第1區域(E1)；及第2區域(E2)，係在主面(12a)形成有電阻係數較雜質擴散層(13)為高的高電阻層(50)。下部配線層(37)，係形成於主面(12a)上，包含至少一層之層間絕緣膜。上部配線層(38)，係形成於下部配線層(37)上，包含至少一層之層間絕緣膜。電感器元件(40)，係形成於第2區域(E2)之上的上部配線層(38)，配線寬度(a)大於下部配線層(37)之厚度。高電阻層(50)可以藉由對半導體基板進行離子照射而形成。

Description

半導體裝置及半導體裝置的製造方法

本發明關於半導體裝置及半導體裝置的製造方法。

半導體積體電路係在矽晶圓等基板實施各種微細加工而製造。此種基板要求之性能依用途或製造工程而有各種。例如，作為除去由數位電路至類比電路而透過基板傳送的雜訊之手段，或提升晶片電感器(on-chip inductor)特性之手段而使用高電阻基板。藉由在高電阻基板上形成電感器，則比起使用低電阻基板時更能獲得高Q值的電感器(例如參照專利文獻1)。

〔先前技術文獻〕 〔專利文獻〕

[專利文獻1]特表2007-536759號公報

形成於半導體基板上的電感器，為了使特定的動作頻率中之電感或Q值成為所要的值，而對配線之迴路形狀、或其內徑、卷繞數等各種參數實施最佳化。將最適合低電阻基板用的電感器與高電阻基板予以組合雖可以提升Q值，但為了Q值之更進一步提升而要求使電感器相關的各種參數最適合高電阻基板用。

本發明之一態樣的例示之目的之一在於，提供提升形成於半導體基板上的電感器元件之特性的技術。

本發明之一態樣的半導體裝置係具備：半導體基板，其具有第1區域，在主面形成有雜質擴散層，及第2區域，在主面形成有電阻係數較雜質擴散層高的高電阻層；下部配線層，形成於主面上，包含至少一層之層間絕緣膜；上部配線層，形成於下部配線層上，包含至少一層之層間絕緣膜；及電感器元件，形成於第2區域之上的上部配線層，配線寬度較下部配線層之厚度大。

本發明之另一態樣係半導體裝置的製造方法。該方法具備：準備半導體基板，該半導體基板具有在主面形成有雜質擴散層的第1區域，及在主面上和第1區域不同的第2區域；在主面上形成下部配線層，該下部配線層包含至少一層之層間絕緣膜；在下部配線層上形成上部配線層，該上部配線層包含至少一層之層間絕緣膜；在第2區域之上的上部配線層形成配線寬度較下部配線層之 厚度大的電感器元件；及對第2區域實施離子照射而在半導體基板中形成電阻係數較離子照射前高的高電阻層。

又，以上之構成要素之任意組合或將本發明之構成要素或表現在方法、裝置、系統等之間相互置換者作為本發明之態樣亦有效。

依據本發明，可以提升形成於半導體基板上的電感器元件之特性。

E1‧‧‧第1區域

E2‧‧‧第2區域

10‧‧‧半導體裝置

12‧‧‧半導體基板

12a‧‧‧主面

12b‧‧‧背面

13‧‧‧雜質擴散層

24‧‧‧配線

30a‧‧‧主面

37‧‧‧下部配線層

38‧‧‧上部配線層

40‧‧‧電感器元件

50‧‧‧高電阻層

a‧‧‧配線寬度

[圖1]表示實施形態的半導體裝置之構造的示意斷面圖。

[圖2]表示電感器元件之形狀的示意上面圖。

[圖3]表示比較例的半導體裝置之構造的示意斷面圖。

[圖4]比較例的電感器元件之等效電路圖。

[圖5](a)係表示低電阻基板上的電感器元件之Q值的圖表，(b)係表示電感的圖表。

[圖6]實施形態的電感器元件之等效電路圖。

[圖7](a)係表示低電阻基板上及高電阻基板上的電感器元件之Q值的圖表，(b)係表示電感的圖表。

[圖8](a)係表示高電阻基板上之配線寬度較大的電 感器元件之Q值的圖表，(b)係表示電感的圖表。

[圖9]半導體裝置之製造工程的示意表示之圖。

[圖10]半導體裝置之製造工程的示意表示之圖。

[圖11]離子照射後的半導體基板之電阻係數分布之一例的圖表。

[圖12]離子照射後的半導體基板之電阻係數分布之一例的圖表。例示的圖表。

以下詳細說明本發明之實施形態。又，以下論及之構成僅為例示，並非用來限定本發明之範圍者。又，圖面之說明中同一要素附加同一符號，並適當省略重複說明。又，以下說明中參照的各斷面圖中，為了方便說明，半導體基板或其他層之厚度或大小未必一定表示實際之尺寸或比率者。

圖1係示意表示實施形態的半導體裝置10之構造的斷面圖。半導體裝置10係系統LSI或系統單晶片(SoC，System on a Chip)等積體電路(IC)。半導體裝置10包含形成於半導體基板12之上的電感器元件40(所謂晶片電感器)。

本實施形態中，藉由對半導體基板12之離子照射而在電感器元件40之下形成高電阻層50。又，和電感器元件形成於低電阻基板上之情況下配線寬度之最佳值比較以使配線寬度a變大的方式來形成電感器元件40。 依此而可以提升電感器元件40之Q值。

半導體裝置10具備：半導體基板12；及形成於半導體基板12之主面12a上的多層配線層30。半導體基板12係電阻係數在100Ω．cm以下之低電阻的半導體基板，例如係藉由柴氏長晶法(Czochralski method，CZ法)製作的矽(Si)晶圓。和利用浮融長晶法(flowting zone method，FZ法)等製作的高電阻晶圓比較，利用CZ法製作的晶圓，其電阻係數較低且價廉。本實施形態中，藉由對低電阻基板實施離子照射來形成高電阻層，因此和使用藉由FZ法等製作的高電阻基板時比較，可以抑制成本。

半導體基板12具有：在主面12a形成有雜質擴散層13的第1區域E1；及在主面12a形成有高電阻層50的第2區域E2。第1區域E1係主要形成電晶體20或二極體等半導體元件的區域。第2區域E2係於其上形成電感器元件40的區域。又，本說明書中稱呼和半導體基板12之主面12a呈正交的方向為上下方向或厚度方向，由半導體基板12觀察，稱呼朝向主面12a側的方向為上方向或上側，朝向與主面12a相反的背面12b之方向為下方向或下側。又，稱呼與主面12a平行的方向為橫向或水平方向。

電晶體20係場效電晶體(FET)，由阱區域14、源極區域15、汲極區域16、閘極電極17、及閘極絕緣膜18形成。阱區域14、源極區域15、汲極區域16等 之雜質擴散層13，例如在半導體基板12之主面12a藉由植入等之手法進行硼(B)或磷(P)等之雜質元素的離子植入而形成。於雜質擴散層13之上形成閘極絕緣膜18，於其上設置閘極電極17。又，和雜質擴散層13鄰接而設置用來隔離半導體元件間的元件分離區域22。

本實施形態中，電晶體20雖例示源極區域15及汲極區域16被形成於主面12a之附近的橫型構造之電晶體，但變形例中亦可以形成不同構造之半導體元件。例如汲極區域形成於半導體基板12之背面12b側而設為縱型構造之電晶體亦可。電晶體20可以非FET，而是雙極性電晶體。

在半導體基板12之主面12a之上形成多層配線層30。多層配線層30具有：設置電感器元件40的上部配線層38；及位於上部配線層38之下的下部配線層37。多層配線層30由複數層之層間絕緣膜構成，例如圖示般由三層之層間絕緣膜31~33構成。

在形成於主面12a之正上方的第1絕緣膜31設置：朝上下方向延伸而與電晶體20之源極區域15或汲極區域16呈連接的接觸部25，及朝水平方向延伸而將接觸部25之間予以連接的配線24。在形成於第1絕緣膜31之正上方的第2絕緣膜32設置：朝水平方向延伸的配線24，及將形成於不同層的配線24彼此予以連接且朝上下方向延伸的通孔(via)26。

在第2絕緣膜32之上形成第3絕緣膜33。第 3絕緣膜33係最上層之層間絕緣膜，在第2區域E2之上形成電感器元件40。於第3絕緣膜33亦可以形成朝水平方向延伸的配線或朝上下方向延伸的通孔，亦可以設置焊墊使其成為與半導體裝置10之外部間的連接端子。

上部配線層38係指用來形成電感器元件40的配線層，如圖示由第3絕緣膜33構成。上部配線層38之厚度d3例如約3~10μm。下部配線層37係指位於上部配線層38之下的未形成有電感器元件40的配線層，係由第1絕緣膜31及第2絕緣膜32構成。下部配線層37之厚度d2例如約5~10μm。

本實施形態中圖示的第1絕緣膜31、第2絕緣膜32、第3絕緣膜33係分別設置各一層，但下部配線層37及上部配線層38可以由更多之層間絕緣膜構成。例如下部配線層37可以具有複數層之第2絕緣膜32，上部配線層38可以由複數層之第3絕緣膜33構成。

在半導體基板12之主面12a之第2區域E2設置高電阻層50。高電阻層50，係半導體基板12之本體(body)區域12d，或電阻係數較雜質擴散層13高的區域，具有100Ω．cm以上之電阻係數。高電阻層50之電阻係數例如在500Ω．cm以上，較好是1kΩ．cm以上。

高電阻層50以由半導體基板12之主面12a朝向相反側之背面12b具有某種程度之厚度的方式被形成。高電阻層50之厚度d1形成為大於下部配線層37之厚度d2或上部配線層38之厚度d3。高電阻層50具有 20μm以上之厚度，較好是具有50μm~200μm左右之厚度。藉由增大高電阻層50之厚度d1，可以更進一步提高形成於高電阻層50之上的電感器元件40之Q值。

高電阻層50係藉由對低電阻基板實施離子束照射而形成。晶圓被實施離子照射時，離子將到達和離子之加速能量對應的深度為止。此時，在包含到達的區域之附近形成晶格缺陷，成為結晶之規則性(週期性)紊亂的狀態。此種晶格缺陷較多的區域中電子容易散亂，阻礙電子之移動。亦即，在基於離子照射而產生局部性晶格缺陷的區域中電阻係數上昇。如此而可以形成高電阻層50。

又，經由離子照射而使電阻係數上昇的厚度方向之位置或範圍，可以藉由適當選擇離子照射之加速能量或離子種、照射量而進行調整。例如藉由對離子照射時之離子的加速能量進行調整，可以調整所形成的高電阻層的厚度方向之位置(深度)。又，藉由適當選擇離子照射使用的離子種，可以調整所形成的高電阻層的厚度方向之範圍(半高寬)。另外，藉由變化加速能量之同時實施複數次之離子照射，可以形成厚度更大的的高電阻層。

本實施形態中，例如藉由5MeV以上、100MeV以下之加速能量實施氫(H)或氦(He)等之輕離子之照射。實施此種加速能量之離子束照射的裝置，可以使用迴旋加速器方式或凡德格拉夫加速器(Van de Graaff accelerator)方式之裝置。藉由使用此種照射條件，可使離子自矽晶圓中半導體基板12之主面12a之附 近到達至深度100μm以上之位置為止。

圖2係示意表示電感器元件40之形狀的上面圖。電感器元件40係由上部配線層38中呈迴路狀延伸的鋁(Al)或銅(Cu)等之帶狀導電體形成。如圖示般，電感器元件40以內側及外側之形狀成為四角形的方式被形成，以線圈之卷繞數成為1卷的方式被形成。因此，電感器元件40之配線長度l使用配線寬度a及內徑b表示為l≒4(a+b)。

又，電感器元件40的迴路之外形亦可以形成為圓形或八角形，迴路之卷繞數可以形成為複數。卷繞數設為複數次時，形成迴路的帶狀導電體可以被形成於同一層之層間絕緣膜，或形成於不同層之層間絕緣膜。又，帶狀導電體可以形成為渦卷狀或螺旋形彈簧之形狀。電感器元件40可以使外形狀、配線寬度a、內徑b、卷繞數等各種參數實施最佳化，以便在特定的動作頻率中具有所要的電感L及Q值。

本實施形態的電感器元件40，係將在低電阻基板上形成電感器元件時最佳化的參數之中之配線寬度a予以增大，而可以提升高電阻基板上之特性。特別是，比起位於形成電感器元件40的上部配線層38與半導體基板12之間的下部配線層37之厚度d2，更增大配線寬度a，依此而可以提升電感器元件40在特定的動作頻率中之Q值。

以下說明增大高電阻基板上的電感器元件40 之配線寬度a可以提高Q值之理由。首先，參照圖3~圖5之同時說明形成於低電阻基板上的電感器元件之頻率特性。接著，參照圖6~圖8之同時說明形成於高電阻基板上的電感器元件之頻率特性。

圖3係比較例的半導體裝置110之構造的示意斷面圖。比較例中，在電感器元件140之下的半導體基板112未設置高電阻層，在低電阻的本體區域112d之上之多層配線層130形成電感器元件140。

圖4係比較例的電感器元件140之等效電路圖。R_L表示電感器元件140之電阻成分，L表示電感器元件140的電感成分。C_OX表示位於半導體基板112與電感器元件140之間的層間絕緣膜之容量成分，C_sub表示位於電感器元件140之下的半導體基板112之容量成分，R_sub表示半導體基板112之電阻成分。電感器元件140之Q值之頻率特性，可以使用該等效電路以下列之式(1)表示。包含於式(1)的C₀可以式(2)表示。

圖5係低電阻基板上的電感器元件140之頻率特性的圖表，(a)表示Q值，(b)表示電感L。本圖 係針對低電阻基板上所配置的圖2之形狀的電感器元件140，將配線寬度a設為6μm、9μm、15μm、30μm時之模擬結果。本圖所示模擬中，特定的動作頻率係以5GHz為目標來決定電感器元件140之參數。內徑b係100μm~150μm，對應於配線寬度a之變化以使電感L成為一定的方式來調整內徑b。具體言之，配線寬度a增大時內徑b亦增大。

如圖5(a)所示，電感器元件140之Q值成為最大的頻率ωQ，係隨配線寬度a變大而降低。同樣地，電感器元件140之Q值成為零的自身共振頻率ωSP亦隨配線寬度a變大而降低。又，Q值成為最大的頻率ωQ與自身共振頻率ωSP之比成為ωQ/ωSP=0.1~0.4。此推測為在表示電感器元件140之特性的式(1)中包含和半導體基板112相關的電阻成分R_sub及容量成分C_sub所引起者。

由圖示的模擬結果可知，5GHz中Q值成為最大的電感器元件140，其配線寬度a=15μm。另一方面，和配線寬度a=6μm、9μm、15μm者比較，5GHz中之Q值並為太大差異。晶片電感器為了減少基板上之佔有面積而期待著縮小尺寸。因此，Q值無大差異時，相較於Q值之最大化會以佔有面積之減低為優先來決定電感器元件之參數。因此，最適合5GHz之動作頻率的電感器元件，以選擇配線寬度a=6μm者為較佳。

圖6係實施形態的電感器元件40之等效電路 圖。本實施形態中，在電感器元件40之下形成高電阻層50，因此可以忽視半導體基板12之影響。因此，本實施形態中，可以使用由圖4之比較例的等效電路除去和基板相關的電阻成分R_sub及容量成分C_sub後的圖6之等效電路來表示電感器元件40。此時，電感器元件40之Q值之頻率特性可以使用圖6之等效電路以下列之式(3)表示。又，包含於式(3)的C係圖6之C_OX。

圖7係低電阻基板上及高電阻基板上的電感器元件之頻率特性的圖表，表示配線寬度a=6μm的電感器元件之頻率特性。本圖表示針對和圖5所示配線寬度a=6μm為同一形狀的電感器元件之模擬結果。如圖7(a)所示可知，藉由使用高電阻基板則在大致全部頻帶中Q值變大。又，由圖7(b)所示可知，在使用低電阻基板時與使用高電阻基板時之雙方，動作頻率中之電感L成為同一。如上述說明，藉由從低電阻基板切換為高電阻基板，可以將電感器元件的電感L保持一定之同時，可以提升Q值。

另一方面，如圖7(a)所示，使用高電阻基板時自身共振頻率ωSP雖為同一，但Q值成為最大的頻率會由低電阻基板之ωQ1變大為高電阻基板之ωQ2。具 體言之，使用低電阻基板時ωQ/ωSP=0.1~0.4，相對於此，使用高電阻基板時成為ωQ/ωSP=0.5~0.7。結果，即使將配線寬度a設為同一之狀態下使用高電阻基板時，Q值成為最大的頻率會偏離設為目標值的動作頻率(例如5GHz)。推測在由Q值成為最大的頻率偏離的動作頻率中使用電感器元件時，會限定使用高電阻基板引發的Q值提升之效果。

圖8係表示在高電阻基板上形成配線寬度a較大的電感器元件時之頻率特性的圖表，表示形成於高電阻基板上的配線寬度a=15μm的電感器元件40之頻率特性。如圖8(b)所示，配線寬度a=15μm中亦使動作頻率中之電感L成為同一的方式來決定電感器元件40之形狀。如圖8(a)所示，配線寬度a=15μm時之自身共振頻率ωSP3小於配線寬度a=6μm時之自身共振頻率ωSP，Q值成為最大的頻率ωQ3亦小於頻率ωQ2。結果，Q值成為最大的頻率ωQ3可以接近設為目標的動作頻率(5GHz)，可以大幅提升動作頻率中之Q值。

如上述說明，依據本實施形態，相較於在低電阻基板上形成電感器元件時被最佳化的配線寬度(例如a=6μm)，將配線寬度設為更大(例如設為2倍以上之a=15μm)時，可以提升高電阻基板上之特性。特別是，相較於位於形成電感器元件40的上部配線層38與半導體基板12之間的下部配線層37之厚度d2(例如5~10μm)，設為更大的配線寬度(例如a=15μm)，則可 以大幅提升特定的動作頻率(例如5GHz)中之電感器元件40之Q值。

又，如圖8所示在高電阻基板上以配線寬度a=15μm形成的電感器元件40，可以作為10GHz左右之目標頻率的電感器使用。例如可以在比起Q值成為最大的頻率ωQ3(約9GHz)更高之目標頻率下作為電感器使用。即使在此種頻帶中，藉由更大的配線寬度與高電阻基板之組合，可以提供高性能的電感器元件。

接著，說明本實施形態的半導體裝置10的製造方法。

圖9係半導體裝置10之製造工程的示意圖，表示形成高電阻層前之狀態。半導體基板12之主面12a之中在第1區域E1，形成阱區域14、源極區域15、汲極區域16、閘極電極17、閘極絕緣膜18及元件分離區域22，形成電晶體20等之半導體元件。

接著，在主面12a之上積層第1絕緣膜31，除去用於形成配線24或接觸部25之處之絕緣膜，設置形成配線24或接觸部25的金屬層。接著，在第1絕緣膜31之上積層第2絕緣膜32，除去用於形成配線24或通孔26之處之絕緣膜，設置形成配線24或通孔26的金屬層。如此而完成下部配線層37。

另外，在第2絕緣膜32之上積層第3絕緣膜33，將第2區域E2中用於形成電感器元件40之處之絕緣膜予以除去，設置形成電感器元件40的金屬層。電感器 元件40係以配線寬度a大於下部配線層37之厚度d2的方式形成。如此而完成上部配線層38。

圖10係半導體裝置10之製造工程的示意圖，表示藉由離子照射形成高電阻層50的模樣。在以圖9所示工程形成的多層配線層30之上配置遮罩60，使離子束IB由遮罩60之上朝半導體基板12照射。遮罩60，係在和第2區域E2對應的區域設有開口62，使朝向第2區域E2的離子束IB通過，遮蔽朝向第1區域E1的離子束IB。藉由遮蔽朝向第1區域E1的離子束IB，可以防止形成電晶體20的阱區域14、源極區域15、汲極區域16等之雜質擴散層13的電阻係數因為離子照射而變高。藉由保持雜質擴散層13之低電阻係數，可以防止電晶體20等之半導體元件之特性降低。

在半導體基板12之中被離子束IB照射的第2區域E2形成高電阻層50。如圖示般，高電阻層50由複數個高電阻區域51~53構成。在主面12a之附近被形成的第1高電阻區域51，係藉由照射加速能量低的離子束IB而形成。由主面12a朝厚度方向遠離的第3高電阻區域53，係藉由照射加速能量高的離子束IB而形成。在第1高電阻區域51與第3高電阻區域53之間被形成的第2高電阻區域52，係藉由照射加速能量為中等程度之離子束IB而形成。如上述說明，藉由變化加速能量之同時進行複數次離子束IB之照射，可以增大高電阻層50之厚度d1。又，藉由從半導體基板12之主面12a側實施離子照 射，可以在主面12a之附近，亦即在多層配線層30之正下方形成高電阻區域。

藉由圖10所示工程形成高電阻層50之後，對半導體基板12實施熱處理亦可。熱處理之溫度係半導體裝置之使用時想定的動作上限溫度，例如100℃或200℃藉由熱處理而在高電阻層50之一部分區域中產生電阻係數之變化，依場所而有可能電阻係數降低。藉由事先實施熱處理則在動作上限溫度之範圍內使用半導體裝置10時，可以減低事後高電阻層之電阻係數降低之影響。如此而可以抑制事後的電阻係數之變化，可以提高半導體裝置10之可靠性。

此種熱處理，可以在包含對晶圓進行切片成為個片化的工程，或藉由導線接合將個片化的晶片與安裝基板進行接合的工程，或藉由樹脂實施晶片之封裝工程的所謂「後工程」中進行。例如藉由樹脂實施晶片之封裝工程中，藉由將晶片加熱至樹脂硬化必要的溫度為止，可以實施封裝處理之同時，兼進行熱處理。又，亦可以是和樹脂封裝工程獨立之工程，實施熱處理。

圖11係離子照射後的半導體基板之電阻係數分布之一例的圖表。本圖表示由半導體基板之主面至13μm、28μm、48μm之深度位置以10¹³/cm²之摻雜量照射³He²⁺之離子時之結果。由圖示可知，在主面起約60μm之深度為止的範圍內，基板之電阻係數由約30Ω．cm增大為約3kΩ．cm。又，即使離子照射後實施熱處理時，約2kΩ． cm以上之高電阻層亦可以約60μm之厚度被形成。如上述說明，藉由變化加速能量在不同深度位置照射離子束，可以形成厚的高電阻層。

又，欲形成更厚的高電阻層時，可以組合來自背面之離子束照射。圖12係離子照射後的半導體基板之電阻係數分布之一例的圖表，表示組合來自主面的離子照射與來自背面的離子照射時之結果。本圖中表示在半導體基板之主面側起深度40μm、140μm之位置以10¹³/cm²之摻雜量照射³He²⁺之離子之同時，在半導體基板之背面側起深度60μm之位置以10¹³/cm²之摻雜量照射³He²⁺之離子時之結果。如圖示般，在主面起約150μm之深度為止的範圍，基板之電阻係數由約3Ω．cm增大為約1kΩ．cm以上。又，即使在熱處理後，在主面起約150μm之深度為止的大部分區域中，亦成為基板之電阻係數為約1kΩ．cm之高電阻層。如上述說明，變化加速能量而在不同深度位置實施離子束照射之同時，組合來自背面的離子束之照射，可以形成更厚的高電阻層。

由背面實施離子束照射時，可以將圖9所示遮罩60配置於背面12b，對第2區域E2實施選擇性離子照射，或者不設置遮罩60而實施離子照射亦可。由背面實施離子束照射時，離子不容易到達形成有電晶體20等半導體元件的第1區域E1之主面12a之附近。因此，即使不設置遮罩而實施離子照射時，亦能縮小對電晶體20等半導體元件帶來的影響，而可以形成高電阻層。

又，變化加速能量而在不同深度位置照射離子束時，相較於擴散有磷(P)或砷(As)等n型摻雜劑的n型基板，在擴散有硼(B)或鋁(Al)等p型摻雜劑的p型基板中更容易形成高電阻層。換言之，相較於n型基板，p型基板中電阻係數之増加量更容易變大。因此，藉由使用p型基板可以形成更厚的高電阻層。

以上依據實施形態說明本發明。本發明不限定於上記實施形態，可以作各種之設計變更，可以實施各種變形例，又彼等變形例亦包含於本發明之範圍，此為業者所能理解者。

上述實施形態中，表示變化照射的離子之加速能量，進行3次離子照射。變形例中亦可以不變化加速能量僅實施1次離子照射，或者變更照射條件而實施2次或4次以上之離子照射亦可。藉由變更加速能量增加照射次數可以形成更厚的高電阻層，可以提升電感器元件之特性。另一方面，藉由減少照射次數可以減低離子照射花費之成本。因此，離子照射次數較好是對應於電感器元件所必要的高電阻層之厚度適宜調整。具體言之，在2次~7次左右之範圍內調整離子照射次數為較佳。

上述實施形態中設為對低電阻基板實施離子照射來形成高電阻層。變形例中半導體基板亦可以使用高電阻基板，藉由在形成電感器元件的區域之下形成填埋氧化膜(BOX；Buried Oxide)等而形成高電阻層亦可。使用此種高電阻層時，藉由增大電感器元件之配線寬度亦可 以提升Q值。

E1‧‧‧第1區域

E2‧‧‧第2區域

10‧‧‧半導體裝置

12‧‧‧半導體基板

12a‧‧‧主面

12b‧‧‧背面

13‧‧‧雜質擴散層

24‧‧‧配線

30‧‧‧多層配線層

37‧‧‧下部配線層

38‧‧‧上部配線層

40‧‧‧電感器元件

50‧‧‧高電阻層

a‧‧‧配線寬度

20‧‧‧電晶體

14‧‧‧阱區域

15‧‧‧源極區域

16‧‧‧汲極區域

17‧‧‧閘極電極

18‧‧‧閘極絕緣膜

22‧‧‧元件分離區域

31‧‧‧第1絕緣膜

32‧‧‧第2絕緣膜

33‧‧‧第3絕緣膜

25‧‧‧接觸部

d3‧‧‧上部配線層38之厚度

d2‧‧‧下部配線層37之厚度

12d‧‧‧本體區域

26‧‧‧通孔

d1‧‧‧高電阻層50之厚度

b‧‧‧內徑

Claims (11)

1. 一種半導體裝置，其特徵為具備：半導體基板，具有：第1區域，在主面形成有雜質擴散層；及第2區域，在上述主面形成有電阻係數較上述雜質擴散層高的高電阻層；下部配線層，形成於上述主面上，包含至少一層之層間絕緣膜；上部配線層，形成於上述下部配線層上，包含至少一層之層間絕緣膜；及電感器元件，形成於上述第2區域之上的上述上部配線層，配線寬度較上述下部配線層之厚度大；上述高電阻層，係藉由對上述半導體基板進行離子照射而形成。
2. 如申請專利範圍第1項之半導體裝置，其中上述高電阻層之厚度大於上述配線層之厚度。
3. 如申請專利範圍第1或2項之半導體裝置，其中上述電感器元件，係上述電感器元件之Q值成為最大的頻率成為上述電感器元件之自身共振頻率之0.5~0.7倍。
4. 如申請專利範圍第1或2項之半導體裝置，其中上述電感器元件之配線寬度，係大於在100Ω．cm以下之低電阻基板上形成電感器元件時被最佳化的配線寬度。
5. 一種半導體裝置的製造方法，其特徵為具備： 準備半導體基板，該半導體基板具有：在主面形成有雜質擴散層的第1區域，及在上述主面上和上述第1區域不同的第2區域；在上述主面上形成下部配線層，該下部配線層包含至少一層之層間絕緣膜；在上述下部配線層上形成上部配線層，該上部配線層包含至少一層之層間絕緣膜；在上述第2區域之上的上述上部配線層形成配線寬度較上述下部配線層之厚度大的電感器元件；及對上述第2區域進行離子照射而在上述半導體基板中形成電阻係數較離子照射前高的高電阻層。
6. 如申請專利範圍第5項之半導體裝置的製造方法，其中形成上述高電阻層，係包含由上述主面側朝向上述半導體基板進行離子照射。
7. 如申請專利範圍第6項之半導體裝置的製造方法，其中形成上述高電阻層，係包含由上述主面側朝向上述半導體基板變更加速能量而進行複數次離子照射。
8. 如申請專利範圍第6或7項之半導體裝置的製造方法，其中形成上述高電阻層，係進一步包含由上述主面之相反側亦即上述半導體基板之背面側進行離子照射。
9. 如申請專利範圍第5至7項中任一項之半導體裝 置的製造方法，其中形成上述高電阻層，係包含在形成上述電感器元件之後由上述上部配線層之上進行離子照射。
10. 如申請專利範圍第5至7項中任一項之半導體裝置的製造方法，其中進一步具備：在形成上述高電阻層之後，對上述半導體基板進行熱處理。
11. 如申請專利範圍第5至7項中任一項之半導體裝置的製造方法，其中上述半導體基板，係使用藉由柴氏長晶法(CZ法)形成的p型基板來形成。

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