JP5487852B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5487852B2 JP5487852B2 JP2009221684A JP2009221684A JP5487852B2 JP 5487852 B2 JP5487852 B2 JP 5487852B2 JP 2009221684 A JP2009221684 A JP 2009221684A JP 2009221684 A JP2009221684 A JP 2009221684A JP 5487852 B2 JP5487852 B2 JP 5487852B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- drain
- type
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 110
- 238000002955 isolation Methods 0.000 claims description 67
- 238000000605 extraction Methods 0.000 claims description 46
- 239000012535 impurity Substances 0.000 claims description 42
- 230000005669 field effect Effects 0.000 claims description 4
- 210000000746 body region Anatomy 0.000 description 53
- 239000000758 substrate Substances 0.000 description 28
- 150000002500 ions Chemical class 0.000 description 22
- 230000008859 change Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 9
- 238000009826 distribution Methods 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 239000012141 concentrate Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
その後、内部回路412が動作して、LDMOSのゲート電圧をローレベルにすると、LDMOS411はオフし、内部回路412への電流の供給が停止する。
また、本発明は、単一の半導体素子を用いて起動回路を構成すること、あるいは、小さな占有面積を有する半導体素子から構成された起動回路を提供することを他の目的とする。
第1導電型の層と、
前記第1導電型の層上に形成された第2導電型の層と、
前記第2導電型の層の表面領域から前記第1導電型の層に至り、第2導電型のドレイン領域として機能する素子領域を規定する第1導電型の素子分離領域と、
前記素子領域に形成された第1導電型の第1の領域と、
該第1導電型の第1の領域に形成された第2導電型の第1のソース領域と、
前記第1導電型の第1の領域内において、前記ドレイン領域と前記第1のソース領域との間に位置する領域の上に形成された第1のゲート電極と、
前記第2導電型の層内において、逆バイアス時に、前記第1導電型の素子分離領域、前記第1導電型の層、及び前記第1導電型の第1の領域の内の少なくともいずれか1つから延びる空乏層により前記ドレイン領域との間のチャネルが制御される位置に形成された第2のソース領域と、を備え、
前記ドレイン領域、前記第1のソース領域、及び、前記第1のゲート電極を有するLDMOS(Laterally Diffused MOS)と、前記ドレイン領域、前記素子分離領域、及び、前記第2のソース領域を有するJFET(Junction Field-Effect Transistor)と、から構成されることを特徴とする。
以下、本発明の第1の実施形態に係る半導体装置について説明する。
本実施形態の半導体装置100は、LDMOS(Laterally Diffused MOS)とJFET(Junction FET (Field-Effect Transistor) (接合型電界効果トランジスタ) )とを内蔵する構成を有する。
表面絶縁膜140は、エピタキシャル層12の表面全面に形成された比較的厚いSiO2等の絶縁体の層である。
ドレイン引出領域14の中央部分には、フィールド絶縁膜24が配置されている(図1参照)。
ドレイン引出領域14は、LDMOS及びJFETに共通のN型ドレイン領域121とドレイン電極141とのオーミックコンタクトを実現する。
この構成においては、素子分離領域13(JFET52のゲート電極)及びLDMOS51のボディ電極171はいずれも接地されている。また、LDMOS51のゲート電極20とJFET52のソース電極231は接続されている。また、LDMOS51及びJFET52の共通のドレイン電極141はドレイン電圧Vdを印加する電源に接続されている。さらに、LDMOS51のソース電極161と、JFET52のソース電極231はいずれも内部回路413に接続されている。
ドレイン電極141に直接ボンディングが可能なため、別途保護素子が不要で、且つ、LDMOS51の耐量でサージに対する保護が可能である。
以上説明した参考用半導体装置の構成では、開口部133の大きさ(幅)が限定されており、ドレイン電圧Vdの上昇に伴って、リング状部131の開口部133におけるエピタキシャル層12内の空乏層DLが3方向(左右のリング状部131と下のP型半導体基板11とのPN接合面)から延びるため、ドレイン電圧Vdが比較的小さいときからゲート領域がピンチオフしてしまう。このため、大きな飽和電圧及び飽和電流を得ることが困難である。仮に、開口部133の幅を拡げたとしても、P型半導体基板11とのPN接合面から延びる空乏層を抑制することができず、飽和電圧及び飽和電流の増大化には限界がある。
そこで、以下、相対的に大きな飽和電圧及び飽和電流が得られる半導体装置200について説明する。
上記第1の実施形態の半導体装置100では、LDMOS51の外周に沿うように、リング状部131の外側にJFET52のN型延在領域(ソース領域)122を形成した。これに対して、本第2の実施形態の半導体装置200においては、より半導体素子の占有領域を小型化するため、JFET52のソース領域をLDMOSの素子領域内に配置する。それ以外の構成は、以下に特に説明する場合を除いて第1の実施形態の半導体装置100と同様である。
ドレイン引出領域14を取り囲むように、P型のボディ領域15がリング状に形成されている。
JFET52のソース引出領域23は、N型ドレイン領域121よりも高濃度のN型の領域である。ソース引出領域23は、P型のボディ領域15と、N型ドレイン領域121を規定する素子分離領域13との間においてN型ドレイン領域121の表面領域にリング状に形成されている。ソース引出領域23は、隣接するボディ領域15及び素子分離領域13よりも浅く形成されている。表面絶縁膜140上のソース引出領域23に対向する位置に、ソース電極231が配置され、コンタクトホールを介してソース引出領域23に接続されている。
また、LDMOSとJFETとが並列に複合化されているので、高耐圧である。
また、ドレイン電極に直接ボンディングが可能なので、別途、接続のためのパッド面積が不要であり、半導体装置の中心部から高圧の配線を引き出す必要がない。
ドレイン電極141に直接ボンディングが可能なため、別途保護素子が不要であり、且つLDMOSの耐量で保護が可能である。
JFET52の飽和電圧Vsatと飽和電流Isatを、製造プロセスを大きく変更することなく、N型埋込領域22Rの濃度、長さ、位置の調整だけで、設定可能である。
上記第1及び第2の実施形態においては、LDMOSを円形としたが、より大電流化するため、棒状又は櫛歯状とすることも可能である。
このような構成の半導体装置の平面構成を図22に示す。なお、図22は、エピタキシャル層12の表面に露出した半導体領域を示すものであり、ドレイン引出領域14は櫛形に形成されている。
したがって、例えば、図22のD−D線、E−E線、F−F線での断面は、図16に示す構成で説明される。なお、ドレイン引出領域14をリング状に形成するか否か、フィールド絶縁膜24を配置するか否かは任意である。
例えば、図22に示す櫛形の素子構造の半導体装置100又は200の埋込領域22Cを形成する場合に、イオン注入マスクとして、図23Aに概略を示すイオンマスク41を用いることが可能である。
なお、イオンマスク41は、イオン注入に限定されず、任意の拡散手法の不純物マスクとして使用可能である、
次に、1チップ上に、上記のLDMOS51とJFET52の複合素子と他の任意の半導体素子とを集積化する第4の実施形態について説明する。
ここでは、図26に示すように、LDMOS51とJFET52に加えて、大電流を流すためのパワーLDMOS53と、パワーLDMOS53を流れる電流を検出するためのセンスLDMOS54を備える回路をドレインを共通として1チップ上に形成する。
そして、素子領域の中央部には、4つの素子の共通のN型ドレイン領域121が配置され、その中央には、ドレイン引出領域14とドレイン電極141が配置されている。
また、パワーLDMOS53のボディ引出領域とボディ電極は、任意の位置に任意の大きさで形成される。
パワーLDMOS53の断面H−H、及び、センスLDMOS54の断面I−Iは共通の構成を有しており、図29に示すように、JFET52のソース領域23が設けられていないこと、ボディ領域(第1導電型の第2の領域)15と素子分離領域13が接続されていることを除けば、上述したLDMOS51の構成と同様である。
また、LDMOS51及びJFET52用のボディ領域15と、パワーLDMOS53及びセンスLDMOS54用のボディ領域15とは別体で構成される。なお、パワーLDMOS53用のボディ領域15とセンスLDMOS54用のボディ領域15とを別体としてもよい。
本出願は、2008年9月30日に出願された日本国特許出願第2008−255733号に基づく優先権を主張し、当該出願の発明の詳細な説明(明細書)、特許請求の範囲、図面及び発明の概要を含む。日本国特許出願第2008−255733号に開示される内容は、ここでの参照により全て援用される。
12 エピタキシャル層(第2導電型の層)
13 P型の素子分離領域(第1導電型の素子分離領域)
14 ドレイン引出領域
15 P型のボディ領域(第1導電型の第1の領域)
16 N型のソース領域(第2導電型の第1のソース領域)
20 ゲート電極(第1のゲート電極)
22 N型埋込領域(第2導電型の第1の領域)
22C N型埋込領域(N型ドレイン領域の直下に形成された円盤状の領域)
22R N型埋込領域(P型のボディ領域の下に形成されたリング状の領域)
23 N型のソース引出領域(第2導電型の第2のソース領域)
35 絶縁膜(ゲート絶縁膜)
36 ゲート電極
37 N型埋込領域(第2導電型の第2の領域)
121 N型ドレイン領域(第2導電型のドレイン領域)
122 N型延在領域(第2導電型の延在領域)
131 リング状部(ループ状部)
132 円弧状の延在部(第2導電型の延在領域を規定する部分)
133 開口部
321 ゲート電極(第3のゲート電極)
331 ゲート電極(第2のゲート電極)
Claims (10)
- 第1導電型の層と、
前記第1導電型の層上に形成された第2導電型の層と、
前記第2導電型の層の表面領域から前記第1導電型の層に至り、第2導電型のドレイン領域として機能する素子領域を規定する第1導電型の素子分離領域と、
前記素子領域に形成された第1導電型の第1の領域と、
該第1導電型の第1の領域に形成された第2導電型の第1のソース領域と、
前記第1導電型の第1の領域内において、前記ドレイン領域と前記第1のソース領域との間に位置する領域の上に形成された第1のゲート電極と、
前記第2導電型の層内において、逆バイアス時に、前記第1導電型の素子分離領域、前記第1導電型の層、及び前記第1導電型の第1の領域の内の少なくともいずれか1つから延びる空乏層により前記ドレイン領域との間のチャネルが制御される位置に形成された第2のソース領域と、を備え、
前記ドレイン領域、前記第1のソース領域、及び、前記第1のゲート電極を有するLDMOS(Laterally Diffused MOS)と、前記ドレイン領域、前記素子分離領域、及び、前記第2のソース領域を有するJFET(Junction Field-Effect Transistor)と、から構成されることを特徴とする半導体装置。
- 前記第1導電型の素子分離領域は、一部に開口部が形成され、前記ドレイン領域を規定するループ状部と、前記開口部を介して前記ドレイン領域に接続された第2導電型の延在領域を規定する部分と、を備え、
前記第2導電型の第2のソース領域は、前記第2導電型の延在領域に形成されている、ことを特徴とする請求項1に記載の半導体装置。 - 前記開口部上にゲート絶縁膜を形成し、このゲート絶縁膜上にゲート電極を配置し、該ゲート電極に印加するゲート電圧を設定又は調整できるようにした、ことを特徴とする請求項2に記載の半導体装置。
- 前記開口部内における前記第1導電型の層と前記第2導電型の層の間に、前記開口部内の前記第2導電型の層の不純物濃度より高濃度の第2導電型の第2の領域を形成した、ことを特徴とする請求項2に記載の半導体装置。
- 前記第2導電型の第2のソース領域は、前記第1導電型の第1の領域と、前記ドレイン領域を規定する前記第1導電型の素子分離領域との間において前記ドレイン領域の表面領域に形成されている、ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
- 前記第2導電型の第2のソース領域は、前記第1導電型の第1の領域及び前記第1導電型の素子分離領域よりも浅く形成されている、ことを特徴とする請求項5に記載の半導体装置。
- 前記第2導電型のドレイン領域の中央部には、ドレイン引出領域が形成され、該ドレイン引出領域を取り囲むように、前記第1導電型の第1の領域がループ状に形成されている、ことを特徴とする請求項6に記載の半導体装置。
- 前記第1導電型の層の表面領域には、不純物濃度が調整可能とされた第2導電型の第1の領域が形成され、前記第2導電型の第1の領域は、ドレイン領域の直下に形成された円盤状の領域と、第1導電型の第1の領域の下に形成されたリング状の領域から構成されている、ことを特徴とする請求項5に記載の半導体装置。
- 前記円盤状の領域及び前記リング状の領域は、それぞれ、R部、逆R部、及び直線部から構成され、前記R部の不純物濃度を、前記直線部の不純物濃度よりも高くするとともに、前記直線部の不純物濃度を、前記逆R部の不純物濃度よりも高くした、ことを特徴とする請求項8に記載の半導体装置。
- 前記第2導電型の第2のソース領域は、前記第1導電型の第1の領域と前記第1導電型の素子分離領域との間においてループ状に形成されている、ことを特徴とする請求項7に記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009221684A JP5487852B2 (ja) | 2008-09-30 | 2009-09-25 | 半導体装置 |
CN2009101785696A CN101714558B (zh) | 2008-09-30 | 2009-09-29 | 半导体装置 |
KR1020090092959A KR101076667B1 (ko) | 2008-09-30 | 2009-09-30 | 반도체 장치 |
TW98133280A TWI402967B (zh) | 2008-09-30 | 2009-09-30 | Semiconductor device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008255733 | 2008-09-30 | ||
JP2008255733 | 2008-09-30 | ||
JP2009221684A JP5487852B2 (ja) | 2008-09-30 | 2009-09-25 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010109344A JP2010109344A (ja) | 2010-05-13 |
JP5487852B2 true JP5487852B2 (ja) | 2014-05-14 |
Family
ID=42298438
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009221684A Active JP5487852B2 (ja) | 2008-09-30 | 2009-09-25 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP5487852B2 (ja) |
CN (1) | CN101714558B (ja) |
TW (1) | TWI402967B (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102011076610A1 (de) | 2010-06-04 | 2011-12-08 | Denso Corporation | Stromsensor, inverterschaltung und diese aufweisende halbleitervorrichtung |
JP5585481B2 (ja) * | 2011-02-10 | 2014-09-10 | 株式会社デンソー | 半導体装置 |
JP5849488B2 (ja) * | 2011-07-20 | 2016-01-27 | サンケン電気株式会社 | スイッチング電源装置 |
CN103000626B (zh) * | 2012-11-28 | 2015-08-26 | 深圳市明微电子股份有限公司 | 合成结构的高压器件及启动电路 |
US9177953B2 (en) * | 2013-10-31 | 2015-11-03 | Taiwan Semiconductor Manufacturing Company Limited | Circular semiconductor device with electrostatic discharge (ESD) device and functional device |
CN104752518B (zh) * | 2013-12-31 | 2018-02-06 | 上海华虹宏力半导体制造有限公司 | 隔离型高耐压场效应管 |
CN105514040A (zh) * | 2015-12-22 | 2016-04-20 | 上海华虹宏力半导体制造有限公司 | 集成jfet的ldmos器件及工艺方法 |
CN105702678B (zh) * | 2016-01-29 | 2018-08-21 | 上海华虹宏力半导体制造有限公司 | Ldmos和jfet的集成结构及其制造方法 |
WO2019012813A1 (ja) * | 2017-07-14 | 2019-01-17 | パナソニックIpマネジメント株式会社 | 半導体装置 |
WO2019202760A1 (ja) * | 2018-04-16 | 2019-10-24 | パナソニックIpマネジメント株式会社 | 半導体装置 |
CN116759455A (zh) * | 2018-05-25 | 2023-09-15 | 矽力杰半导体技术(杭州)有限公司 | 横向扩散金属氧化物半导体器件和其制造方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2728453B2 (ja) * | 1988-09-14 | 1998-03-18 | 株式会社日立製作所 | 出力回路 |
DE69225552T2 (de) * | 1991-10-15 | 1999-01-07 | Texas Instruments Inc., Dallas, Tex. | Lateraler doppel-diffundierter MOS-Transistor und Verfahren zu seiner Herstellung |
JPH09266256A (ja) * | 1996-03-28 | 1997-10-07 | Yokogawa Electric Corp | 高耐圧mosトランジスタ及びスイッチング電源装置 |
JPH1041499A (ja) * | 1996-07-18 | 1998-02-13 | Yokogawa Electric Corp | 高耐圧dmos fet |
EP0837508A3 (en) * | 1996-10-18 | 1999-01-20 | Hitachi, Ltd. | Semiconductor device and electric power conversion apparatus therewith |
JPH11340454A (ja) * | 1998-05-28 | 1999-12-10 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
JP4764987B2 (ja) * | 2000-09-05 | 2011-09-07 | 富士電機株式会社 | 超接合半導体素子 |
CN1331238C (zh) * | 2001-09-19 | 2007-08-08 | 株式会社东芝 | 半导体装置及其制造方法 |
JP3918090B2 (ja) * | 2002-01-29 | 2007-05-23 | 日本電気株式会社 | 温度補償回路及びfet増幅器 |
JP4272854B2 (ja) * | 2002-07-10 | 2009-06-03 | キヤノン株式会社 | 半導体装置及びそれを用いた液体吐出装置 |
US7141860B2 (en) * | 2004-06-23 | 2006-11-28 | Freescale Semiconductor, Inc. | LDMOS transistor |
JP2009505391A (ja) * | 2005-08-10 | 2009-02-05 | エヌエックスピー ビー ヴィ | Ldmosトランジスタ |
JP5070693B2 (ja) * | 2005-11-11 | 2012-11-14 | サンケン電気株式会社 | 半導体装置 |
CN100392844C (zh) * | 2006-10-27 | 2008-06-04 | 无锡市晶源微电子有限公司 | 垂直双扩散型场效应管兼容常规场效应管的制作方法 |
CN100580928C (zh) * | 2006-11-24 | 2010-01-13 | 杭州士兰微电子股份有限公司 | 一种复合型的场效应晶体管结构及其制造方法 |
TWI470796B (zh) * | 2007-02-20 | 2015-01-21 | Ciclon Semiconductor Device Corp | 功率橫向擴散金屬氧化物半導體電晶體 |
-
2009
- 2009-09-25 JP JP2009221684A patent/JP5487852B2/ja active Active
- 2009-09-29 CN CN2009101785696A patent/CN101714558B/zh active Active
- 2009-09-30 TW TW98133280A patent/TWI402967B/zh active
Also Published As
Publication number | Publication date |
---|---|
CN101714558B (zh) | 2012-11-07 |
TWI402967B (zh) | 2013-07-21 |
CN101714558A (zh) | 2010-05-26 |
JP2010109344A (ja) | 2010-05-13 |
TW201025567A (en) | 2010-07-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5487852B2 (ja) | 半導体装置 | |
JP4526179B2 (ja) | 半導体装置 | |
JP5487851B2 (ja) | 半導体装置 | |
JP5789928B2 (ja) | Mos型半導体装置およびその製造方法 | |
JP2009016482A (ja) | 半導体装置およびその製造方法 | |
JP2019140203A (ja) | 炭化珪素半導体装置 | |
CN100580928C (zh) | 一种复合型的场效应晶体管结构及其制造方法 | |
JP2004253454A (ja) | 半導体装置 | |
JP4169879B2 (ja) | 高耐圧トランジスタ | |
US10236284B2 (en) | Semiconductor device for preventing field inversion | |
JP4820899B2 (ja) | 半導体装置 | |
JP4177229B2 (ja) | 半導体装置とその製造方法 | |
JP5407256B2 (ja) | 半導体装置 | |
KR101076667B1 (ko) | 반도체 장치 | |
JP6299390B2 (ja) | 半導体装置 | |
JP5876008B2 (ja) | 半導体装置 | |
KR101076668B1 (ko) | 반도체 장치 | |
JP6112141B2 (ja) | Mos型半導体装置およびmos型半導体装置の製造方法 | |
JP5848619B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2018121027A (ja) | 半導体装置 | |
JP2000260981A (ja) | 電界効果トランジスタを含む半導体装置 | |
CN115440799A (zh) | 半导体器件 | |
JPH0555590A (ja) | 半導体装置 | |
CN111919303A (zh) | 半导体装置 | |
JP2004095729A (ja) | Mosfetとその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120807 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131011 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131022 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131224 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140128 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140210 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5487852 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |