KR910003836A - 동작 특성이 개선된 fet, igbt 및 mct 장치 - Google Patents

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Abstract

내용 없음.

Description

동작 특성이 개선된 FET, IGBT 및 MCT 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 게이트 수직 FET구조를 나타낸 도면.
제4도는 본 발명에 따른 트렌치 게이트 수직 FET를 나타낸 도면.

Claims (26)

  1. P형 본체 영역, N형 소오스 및 드레인 영역, 상기 소오스 영역과 드레인 영역 사이에 연장된 채널의 도전율을 제어하기 위해 상기 P형 본체 영역상에 배치된 절연 게이트 전극을 포함하고 상기 절연 게이트 전극은 상기 P형 영역에 인접 배치된 실리콘 산화층을 포함하는 실리콘 MOSFET에 있어서, 상기 베이스 영역에 하나 또는 그 이상의 인듐, 알루미늄 및 갈륨을 포함하는 P형 도펀트를 포함하는데, 상기 인듐 알루미늄또는 갈륨 도펀트는 상기 산화층에 인접한 영역보다 그로부터 멀리 떨어진 영역에서 더 큰 농도를 가지며, 이로써 순수 P형 도펀트 농도는 상기 채널에서의 농도가 그로부터 멀리 떨어진 영역에서의 농도보다 더 낮은 것을 특징으로 하는 실리콘 MOSFET.
  2. 제1항에 있어서, 상기 P형 영역에 인접되게 실리콘 반도체 물질의 본체로 연장된 트렌치를 포함하고, 상기 절연 게이트 전극은 상기 트렌치의 측면 벽에 인접하게 상기 트렌치에 배치된 것을 특징으로 하는 실리콘 MOSFET.
  3. 제2항에 있어서, 제1 및 제2의 주전극을 포함하는데, 상기 제1의 주전극은 소오스 및 본체 영역에 오오믹 접촉되어 상기 반도체 본체의 제1의 주표면상에 배치되고, 상기 제2의 주전극은 상기 본체의 상기 제1의 주표면과 대향하는 제2의 주표면상에 배치되며, 주장치의 전류는 상기 제1 및 제2의 주전극 사이에서 상기 반도체 본체를 통하여 수직으로 흐르는 것을 특징으로 하는 실리콘 MOSFET.
  4. 제1항에 있어서, 상기 본체 영역 도펀트가 붕소인 것을 특징으로 하는 실리콘 MOSFET.
  5. 제4항에 있어서, 상기 붕소도펀트의 농도는 소망하는 채널 드레솔드 전압을 형성하도록 선택되는 것을 특징으로 하는 실리콘 MOSFET.
  6. P형 베이스 및 콜렉터 영역, N형 에미터 및 드리프트영역, 상기 에미터 영역과 드리프트 영역 사이로 연장된 채널의 도전율을 제어하기 위해 상기 P형 베이스 영역상에 배치된 절연게이트 전극을 포함하고 상기 절연 게이트 전극은 상기 P형 영역에 인접하게 배치된 산화층을 포함하는 실리콘 IGBT에 있어서, 상기 베이스 영역에 하나 또는 그 이상의 인듐, 알루미늄 및 갈륨을 포함하는 P형 도펀트를 포함하는데, 상기 인듐, 알루미늄 또는갈륨 도펀트는 상기 산화층으로부터 멀리 떨어진 영역에서 그 인접 영역보다 더 큰 농도를 가지며, 이로써 순수 P형 도펀트 농도는 상기 산화층 부근의 농도가 그로부터 멀리 떨어진 영역의 농도보다 더 작은 것을 특징으로 하는 실리콘 IGBT.
  7. 제6항에 있어서, 상기 P형 베이스영역에 인접되게 실리콘 반도체 물질의 본체 내로 연장된 트렌치를 포함하고, 상기 절연게이트 전극은 상기 트렌치의 측면벽에 인접하게 상기 트렌치에 배치되는 것을 특징으로 하는 실리콘 IGBT.
  8. 제7항에 있어서, 제1 및 제2의 주전극을 포함하는데, 상기 제1의 주전극은 상기 에미터 및 베이스 영역에 오오믹 접촉되어 상기 반도체 본체의 제1의 주표면상에 배치되고 상기 제2의 주전극은 상기 본체의 상기 제1의 주표면과 대향하는 제2의 주표면상에 배치되며, 주 장치의 전류는 상기 제1 및 제2의 주전극 사이에서 상기 반도체 본체를 수직으로 흐르는 것을 특징으로 하는 실리콘 IGBT.
  9. 제6항에 있어서, 상기 베이스 영역 도펀트가 붕소를 포함한 것을 특징으로 하는 실리콘 IGBT.
  10. 제9항에 있어서, 상기 붕소 도펀트의 농도는 소망하는 채널 드레숄드 전압을 형성하도록 선택되는 것을 특징으로 하는 실리콘 IGBT.
  11. 순서대로 직렬 배치된 다른 도전 형태의 실리콘 물질로 이루어진 제1 내지 제5의 영역을 포함하는데, 상기 제1, 제3 및 제5영역은 동일한 한가지의 도전형태를 가지고 있고 상기 제2 및 제4영역은 반대의 도전형태를 가지고 있으며 : 상기 제4영역상에 배치되고 상기 제3 및 제5영역사이에서 연장된 절연 게이트 전극을 포함하는데, 상기 절연 게이트 전극은 상기 제4영역에 인접 배치된 산화층을 포함하며: 상기 산화층으로부터 멀리 떨어지 상기 제4의 영역에서 보다 상기 산화층 부근에서 더 낮은 농도를 갖는 반대의 도전형태의 도펀트를 포함한 상기 제4영역의 도펀트와: 상기 제1영역에 오오믹 접촉되어 배치된 제1의 주전극과 : 상기 제4 및 5영역에 오오믹 접촉되어 배치된 제2의 주전극을 포함한 것을 특징으로 하는 MOS제어 다이리스터.
  12. 제11항에 있어서, 제5 및 제4영역을 통하여 상기 반도체 물질 본체 및 상기 제3영역으로 연장된 트렌치구조를 포함하고: 상기 절연게이트 전극은 상기 트렌치의 측면벽으로 연장되는 상기 제4영역의 일부에 인접되게 상기 트렌치에 배치되는 것을 특징으로 하는 MOS제어 다이리스터.
  13. 제11항에 있어서, 상기 제4영역의 도펀트가 하나 또는 그 이상의 인듐, 알루미늄 및 갈륨을 포함한 것을 특징으로 하는 MOS제어 다이리스터.
  14. 제13항에 있어서, 상기 제4영역의 도펀트가 붕소를 포함한 것을 특징으로 하는 MOS제어 다이리스터.
  15. 제14항에 있어서, 상기 붕소 도펀트의 농도는 상기 게이트 전극에 인접한 상기 제4영역에서 채널에 대한 소망하는 드레숄드 전압을 형성하도록 선택되는 것을 특징으로 하는 MOS제어 다이리스터.
  16. 순서대로 직렬 배치된 다른 도전형태의 실리콘 물질로 이루어진 제1 내지 제5의 영역을 포함하는데, 상기 제1, 제3 및 제5영역은 동일한 한가지의 도전형태를 가지고 있고 상기 제2 및 제4영역은 반대의 도전형태를 가지고 있으며: 상기 제4영역상에 배치되고 상기 제3 및 제5영역 사이에서 연장된 절연게이트 전극을 포함하는데, 상기 절연게이트 전극은 상기 제4영역에 인접 배치된 산화층을 포함하며: 상기 제4영역의 나머지에서 보다 반대도전형태의 순수 도핑 레벨이 더 낮은 상기 게이트 전극에 인접한 표면부를 포함한 상기 제4영역과; 상기 제1영역에 오오믹 접촉되어 배치된 제1의 주전극과; 상기 제4 및 제5영역에 오오믹 접촉되어 배치된 제2의 주전극을 포함한 것을 특징으로 하는 MOS제어 다이리스터.
  17. 제16항에 있어서, 상기 제4영역의 채널부가 한가지 도전형태의 도펀트로 카운터 도핑되는 것을 특징으로 하는 MOS제어 다이리스터.
  18. 제16항에 있어서, 상기 반대의 도전형태가 P형이고 상기 제4영역의 반대형태 도펀트는 2가지의 다른 P형 도전성 도펀트를 포함하며, 상기 2가지의 P형 도전성 도펀트중의 하나는 상기 제4영역의 채널부에서 상기 제4영역의 다른 부분에서 보다 더 낮은 농도를 갖는 것을 특징으로 하는 MOS제어 다이리스터.
  19. 제18항에 있어서, 상기 P형 도펀트는 인듐, 알루미늄 및 갈륨으로 이루어진 그룹으로부터 선택된 하나 또는 그 이상의 도펀트와 붕소를 포함한 것을 특징으로 하는 MOS제어 다이리스터.
  20. N형 영역과; 상기 N형 영역에 인접 배치되어 상기 N형 영역과 PN접합을 형성하는 P형 영역을 포함하고 ; 상기 P형 영역은 붕소와 하나 또는 그 이상의 인듐, 알루미늄 및 갈륨의 혼합물을 포함한 도펀트로 도핑되는 것을 특징으로 하는 반도체장치.
  21. 제20항에 있어서, 상기 P형 영역의 도펀트가 붕소와 인듐인 것을 특징으로 하는 반도체장치.
  22. 제20항에 있어서, 상기 P형 영역의 도펀트가 붕소와 알루미늄인 것을 특징으로 하는 반도체장치.
  23. 제20항에 있어서, 상기 P형 영역의 도펀트가 붕소와 갈륨인 것을 특징으로 하는 반도체장치.
  24. P형 영역과; 붕소와 인듐 또는 알루미늄, 또는 붕소와 인듐 및 알루미늄을 포함한 도펀트로 도핑된 상기 P형 영역에 인접배치된 절연게이트 전극을 포함한 것을 특징으로 하는 전계효과 반도체장치.
  25. 반도체에 그 제1표면으로 연장된N형 영역을 제공하는 단계와; P형 도펀트가 0.3이하의 격리 계수를 갖는 표면산화물로 분리되거나 반도체 물질로 확산되는 속도보다 적어도 2배의 속도로 표면산화물을 통하여 확산되는 도펀트를 포함하는 P형 본체 영역 형성 단계와 ; 상기 P형 본체 영역에 N형 소오스 영역을 형성하는 단계와; 상기 P형 본체 영역에 인접되게 N형 드레인 영역을 제공하는 단계와; 상기 P형 본체 영역의 표면상에 산화층을 성장시키는 단계와; 상기 본체 영역의 채널부의 전자 도전율을 제어하기 위해 인접된 상기 소오스 영역으로부터 인접된 상기 드레인 영역으로 연장되도록 상기 산화층상에 게이트전극을 제공하는 단계와; 상기 드레인 영역에 오오믹 접촉되도록 제1의 주전극을 배치하고 상기 소오스 및 본체 오오믹 접촉되도록 제2의 주전극을 배치하는 단계를 포함하는 것을 특징으로 하는 MOSFET제조방법.
  26. 한가지 도전 형태의 제1, 제3 및 제5의 영역과, 상기 제1영역과 제3영역과 제5영역 사이에 각각 배치된 반대의 도전형태의 제2 및 제4영역과, 상기 제4영역상에 배치되고 상기 제3영역과 나란한 지점으로부터 상기 제5영역과 나란한 지점으로 연장된 절연게이트 전극으로 포함한 MCT제조방법에 있어서, 제4영역 전체를 반대 형태의 도펀트로 농후하게 도핑하는 단계와 ; 상기 절연게이트 전극의 드레숄드 전압을 낮추기 위해 상기 게이트 전극과 나란한 상기 제4영역의 표면부를 한가지 형태의 도펀트로 카운터 도핑하는 단계를 포함하는 것을 특징으로 하는 MCT제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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