JPS63133677A - 電界効果型半導体装置 - Google Patents

電界効果型半導体装置

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JPS63133677A
JPS63133677A JP61282431A JP28243186A JPS63133677A JP S63133677 A JPS63133677 A JP S63133677A JP 61282431 A JP61282431 A JP 61282431A JP 28243186 A JP28243186 A JP 28243186A JP S63133677 A JPS63133677 A JP S63133677A
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JP
Japan
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conductivity type
region
epitaxial layer
semiconductor substrate
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Application number
JP61282431A
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English (en)
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Toshiya Yamato
大和　俊哉
Shingo Hashizume
真吾 橋詰
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は電界効果型半導体装置、詳しくは、自己整合
拡散でチャネル領域を形成した構造の絶縁ゲート電界効
果トランジスタ（以下、ＤＭＯ３ＦＥＴと略す）に関す
るものである。
従来の技術 近年、ＤＭＯ８ＦＥＴは、低消費電力性、高速スイッチ
ング特性が見込まれて、注目されている。
第３図に、−例として従来のｎチャネル型０ＭＯ３ＦＥ
Ｔの構造を示す。同図中、１はｎ形紙抵抗基板、２はｎ
形エピタキシャル層、３はｐ形不純物領域、４はｐ形不
純物のチャネル領域、５はｎ形ソース領域、６はゲート
絶縁膜、７は多結晶シリコン層によるゲート電極、８は
表面保護層、９はアルミニウム膜によるソース電極であ
　゛る。
この従来構造のＤＭＯ８ＦＥＴは、必要な降伏電圧を確
保するために、ｐ形不純物チャネル領域４に深い拡散に
よるｐ影領域３を設け、さらに、このｐ影領域３の直下
のｎ形エピタキシャル層２の厚みも、所望の降伏電圧維
持に対応する十分な厚さに設定されている。
発明が解決しようとする問題点 一方、ＤＭＯ３ＦＥＴの重要な特性のひとつであるオン
抵抗は、基本的には、オン動作時の電流経路に沿う各領
域の抵抗成分の和であるが、エピタキシャル層２の厚み
に依存する。すなわち、エピタキシャル層２は、ＤＭＯ
８ＦＥＴのドレイン領域であり、その厚みの増大が同ド
レイン領域の抵抗成分の増加傾向に作用する。したがっ
て、従来構造ではオン抵抗の低減に限界があった。
この発明の目的は、主として、オン抵抗の低減に寄与す
ることができる構造を提供することにある。
問題点を解決するための手段 この目的を達成するために、本発明は、−導電形半導体
基板上の同一導電形エピタキシャル層内に、自己整合拡
散で形成された反対導電形チャネル領域および前記半導
体基板に接する同一導電形の高濃度領域をそなえた構造
となしたものである。
作用 この構成によって、エピタキシャル層は、所望の降伏電
圧を実現するに十分な厚みとその不純物濃度とに設定し
ても、同層を電流経路とする半導体装置の機能として、
低オン抵抗特性に寄与するものとなる。
実施例 つぎに、この発明を実施例によって詳しくのべる。第１
図は実施例のＤＭＯ３ＦＥＴの断面図であり、第２図ａ
−ｄはこの実施例装置を製造するときの工程順断面図で
ある。
第１図示の実施例ＤＭＯ３ＦＥＴは、第３図の従来構造
例と対比して、ｎ形エピタキシャル層２内に、ｎ形低抵
抗基板１に接するｎ形高濃度領域１０をそなえているこ
とが相違点である。
この構造を実現するには、まず、第Ｚ図ａのように、ヒ
素（Ａｓ）またはアンチモン（Ｓｂ）を不純物としたｎ
形低抵抗シリコン基板１に第１のｎ形エピタキシャル層
２ａを形成したのち、この第１のｎ形エピタキシャル層
２ａの所定領域を、不純物の選択拡散によって、ｎ形高
濃度領域１０に転化する。つぎに、第２図すのように、
第１のｎ形エピタキシャル層２ａおよびｎ形高濃度領域
１０の各部上に、前記第１のエピタキシャル層２ａと同
じ組成の第２のｎ形エピタキシャル層２ｂを形成して、
第１．第２の各エピタキシャル層を一体化し、ついで、
このｎ形のエピタキシャル層２の表面に、ｎ形高濃度領
域１０を挟み込む平面的位置関係で、第１のｐ形不純物
領域３を形成し、さらに、ゲート絶縁膜としての薄い二
酸化シリコン膜６、ゲート電極となる多結晶シリコン層
７を設ける。つぎに、第２図Ｃのように、多結晶シリコ
ン層７を、周知の選択的プラズマエツチング法によって
、ゲート電極パターンに形成し、このゲート電極パター
ンをマスクとして、ホウ素（Ｂ）を、ドーズ量２Ｘ１０
”ｃｍ″−２＋７０Ｋｅｙのイオン打込み条件でイオン
注入し、１１５０℃、２時間の熱拡散処理を行い、チャ
ネル領域として利用するための第２のｐ形不純物領域４
を形成する。その後に、第２図ｄのように、ゲート電極
パターンの多結晶シリコン層７およびレジスト１１をマ
スクとして、リン（Ｐ）イオンを、ドーズ量５×１０１
１０ｌ５”＋　１００Ｋｅｙの打込み条件でイオン注入
して、ｎ形高濃度ソース領域５を形成する。そして、最
終的には、第１図のように、表面保護層としての無添加
シリケートガラス（ＮＳＧ）膜８と同ＮＳＧ膜のコンタ
クトホールを介して形成したアルミニウム膜でなるソー
ス電極９とを形成して、ＤＭＯ３ＦＥＴを完成する。
この構造によれば、ｎ形エピタキシャル層２およびｎ形
低抵抗シリコン基板１をドレイン領域として用いるとき
、同ドレイン領域内の電流経路としてのｎ形エピタキシ
ャル層２が、ｎ形高濃度領域１０の存在によって、実質
上、短縮された構造になり、ＤＭＯ８ＦＥＴの動作時の
オン抵抗が低減される。
発明の効果 この発明によれば、半導体基板上のエピタキシャル層内
に、自己整合拡散によって形成されたチャネル領域およ
び前記半導体基板に接し、これと同導電形の高濃度領域
を有する構造となしたことにより、同エピタキシャル層
を電流経路とする半導体装置の動作時オン抵抗を低減す
ることに多大な寄与をなすことができる。
【図面の簡単な説明】 第１図はこの発明の実施例装置の断面図、第２図ａ−ｄ
は同実施例装置を製造工程で示す工程順断面図、第３図
は従来構造例の断面図である。 １・・・・・・ｎ形低抵抗シリコン基板、２・・・・・
・ｎ形エピタキシャル層、３・・・・・・ｐ影領域、４
・・・・・・ｐ形不純物チャネル領域、５・・・・・・
ｎ形ソース領域、６・・・・・・ゲート絶縁膜、７・・
・・・・多結晶シリコン層ゲート電極、１０・・・・・
・ｎ水高濃度領域。 代理人の氏名　弁理士　中尾敏男　ほか１名第１図 ｆ−プ轟（次２０亥シッフ、・楓 ２°−冒　エビ針シプル看 ３−Ｐう浸酸 第　２　図 第　３　図

Claims (1)

    【特許請求の範囲】
  1. 　一導電形半導体基板上の同一導電形エピタキシャル層
    内に、自己整合拡散で形成された反対導電形チャネル領
    域および前記半導体基板に接する同一導電形の高濃度領
    域をそなえたことを特徴とする電界効果型半導体装置。
JP61282431A 1986-11-26 1986-11-26 電界効果型半導体装置 Pending JPS63133677A (ja)

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Cited By (2)

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Publication number Priority date Publication date Assignee Title
EP0471526A1 (en) * 1990-08-11 1992-02-19 Sharp Kabushiki Kaisha Vertical power MOSFET
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