FR2487583A1 - Procede de fabrication d'un transistor a effet de champ a rainure - Google Patents
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Abstract
LA PRESENTE INVENTION CONCERNE UN PROCEDE DE FABRICATION D'UN TRANSISTOR A EFFET DE CHAMP A RAINURE. AVANT L'ETAPE DE DEPOT DE LA COUCHE ISOLANTE SITUEE EN-DESSOUS DE LA GRILLE, UNE ETAPE DE TRAITEMENT THERMIQUE EN ATMOSPHERE HUMIDE EST EFFECTUEE POUR DEPOSER UNE COUCHE D'OXYDE 10 REPOMPANT UNE PARTIE DES ATOMES DOPANTS DANS LA ZONE DE CANAL 7. APPLICATION A LA REDUCTION DES PHENOMENES PARASITES DANS LES TRANSISTORS A EFFET DE CHAMP.
Description
La présente invention concerne un procédé de fabrication de transistor à effet de champ, diffusé à grille isolée, à rainure, par exemple en U ou en V, et plus particulièrement un tel transistor à tension de seuil ajustable.
Un transistor à effet de champ diffuse à grille isolée (DMOS) est un dispositif semiconducteur à trois électrodes comprenant essentiellement des régions ou couches de source et de drain de même type de conductivité et une région intermédiaire du type de conductivité opposé séparant ces régions de source et de drain. Une portion de la couche intermédiaire est placée sous une électrode de grille mais en est séparée par une couche isolante. Quand une polarisation convenable est appliquée a l'electrode de grille, le type de conductivité de la portion de couche intermédiaire placée sous cette grille s'inverse. Il y a alors continuité de type de conductivité entre la source et le drain et, si une différence de potentiel appropriée est appliquée entre source et drain, un courant peut circuler de l'un à l'autre.
On va exposer ci-après en relation avec la figure 1 qui représente un transistor à effet de champ diffusé à rainure en V, couramment appelée VMOS, la fa çon dont l'existence d'un transistor bipolaire parasite nuit au bon fonctionnement d'un tel transistor. Ce transistor comprend un substrat 1 de type N+. Sur ce substrat est formée par épitaxie une couche 2 de type N dans laquelle sont successivement diffusées une couche 3 de type
P dite couche intermédiaire et une couche 4 de type emboîtée dans la couche 3. Une rainure 5, couramment en forme de V mais qui peut être également en forme de U ou toute autre forme convenable, traverse les couches 3 et 4 pour atteindre la couche 2.La surface de cette rainure est recouverte d'une couche isolante 6,couramment de l'oxyde de silicium. Une métallisation de grille G est déposée au-dessus de cette couche isolante.Une métallisation de source S contacte la couche de source 4 et une métallisation de drain D contacte la couche de drain 1. Ainsi, quand une polarisation est appliquée à la grille, il se forme dans la partie 7 de la couche intermédiaire proche de la grille une zone de canal à type de conductivité inversé par rapport à la conductivite initiale de la couche 3 et il n'existe donc plus de jonction bloquante entre les électrodes de source et de drain.
P dite couche intermédiaire et une couche 4 de type emboîtée dans la couche 3. Une rainure 5, couramment en forme de V mais qui peut être également en forme de U ou toute autre forme convenable, traverse les couches 3 et 4 pour atteindre la couche 2.La surface de cette rainure est recouverte d'une couche isolante 6,couramment de l'oxyde de silicium. Une métallisation de grille G est déposée au-dessus de cette couche isolante.Une métallisation de source S contacte la couche de source 4 et une métallisation de drain D contacte la couche de drain 1. Ainsi, quand une polarisation est appliquée à la grille, il se forme dans la partie 7 de la couche intermédiaire proche de la grille une zone de canal à type de conductivité inversé par rapport à la conductivite initiale de la couche 3 et il n'existe donc plus de jonction bloquante entre les électrodes de source et de drain.
On notera tout particulièrement dans la figure 1 que la métallisation de source S est en contact à la fois avec la partie supérieure de la couche de la source 4 et avec une partie supérieure de la couche inter médiaire 3, dans une région de cette couche éloignée de la zone de canal 7. Ce contact entre la métallisation de source et la couche intermédiaire 3 est destiné à assurer une polarisation facilitant le fonctionnement du transistor à effet de champ.
Le dopage de la couche de source 4 est généralement choisi à une valeur élevée de l'ordre de 1018 à 1020 at/cm3 et, ensuite, le dopage de la couche intermédi- aire 3 est choisi pour que, dans la région de canal 7, on puisse obtenir la conduction du transistor MOS pour un seuil déterminé. Par exemple si, comme cela est usuel, on souhaite obtenir une tension de seuil relativement faible, de l'ordre du volt, il faudra choisir un dopage 3 de l'ordre de 1016 à 1017 at/cm pour la couche intermé- diaire 3. D'autre part, les couches de source, intermédiaire, et de drain forment également un transistor bipolaire parasite.Une fois que le claquage drain-source du transistor à effet de champ est amorcé, étant donnéque la métallisation de source est connectée à une partie de la couche intermédiaire éloignée de la zone du canal, il se produit une conduction à l'intérieur de la couche intermédiaire à partir de cette métallisation. La couche intermédiaire 3 ayant un niveau de dopage relativement faible et donc une résistivité relativement élevée, cette circulation de courant correspond à une variation de potentiel non négligeable par rapport à la chute de potentiel qui se produit par circulation de courant à l'int6- rieur de la couche de source qui est, elle, à niveau de dopage très élevé et donc à faible résistivité. Ainsi, il pourra se produire une polarisation de la base (3) du transistor bipolaire parasite par rapport à l'émetteur (4) de ce transistor bipolaire parasite.Si le niveau de polarisation atteint sensiblement 0,7 volt, il se produira une conduction de la jonction émetteur-base de ce transistor bipolaire parasite qui s'amorcera et provoquera une augmentation brutale du courant entre ses couches d'émetteur (4) et de collecteur (1) qui correspondent aux couches de source et de drain du transistor à effet de champ. Il en résulte un mauvais fonctionnement du transistor à effet de champ et même éventuellement une destruction du composant.
Pour pallier cet inconvénient, il est connu de prévoir une structure dans laquelle le niveau de dopage de la zone de canal est plus faible que celui du reste de la couche intermédiaire. Ainsi, le dopage de la couche intermédiaire peut être choisi à une valeur suffisamment élevée pour que sa résistivité soit suffisamment faible pour éviter le déclenchement du transistor bipolaire para site alors que le dopage de la région de canal de cette couche intermédiaire est choisi pour déterminer le seuil désiré de déclenchement du transistor MOS. Ainsi, pour la couche intermédiaire, on pourra choisir un dopage de l'ordre de 1017 à 1018 at/cm3 alors que ce dopage sera ramené à une valeur de l'ordre de 1016 à 1017 at/cm3 dans la région de canal.
Pour atteindre ce résultat, on a utilisé dans l'art antérieur des techniques du type diffusion d'une zone particulière ou implantation compensatrice de la zone de canal. Néanmoins, ces techniques sont relativement complexes à mettre en oeuvre et multiplient les étapes de fabrication d'un dispositif selon la présente invention tout en exigeant des dosages particulièrement délicats.
Un objet de la présente invention est de pré- voir un procédé de fabrication particulièrement simple pour fournir un transistor du type à rainure en V dans lequel la zone de canal est moins dopée que la zone intermédiaire.
Pour atteindre cet objet, la présente invention prévoit un procédé de fabrication d'un transistor à effet de champ à rainure dans lequel une métallisation de grille est déposée au-dessus d'une zone de canal dans un corps de silicium avec interposition d'une couche isolante, ce procédé comprenant, après l'étape de formation de la rainure et avant l'étape de dépôt de la couche isolante, les étapes consistant à chauffer en atmosphère oxydante le corps de silicium pendant une durée déterminée et enlever ensuite la couche d'oxyde ainsi formée.
D'autres caractéristiques et avantages de la présente invention ressortiront de la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles
La figure 1 représente une structure de transistor VMOS connu,
les figures 2 et 3 illustrent des étapes du procédé selon la présente invention
De façon générale on notera que ces figures sont fortement schématiques et que, conformément à l'usage dans le domaine de la représentation des semiconducteurs, les épaisseurs et dimensions des diverses couches ne sont pas tracées à l'échelle.
La figure 1 représente une structure de transistor VMOS connu,
les figures 2 et 3 illustrent des étapes du procédé selon la présente invention
De façon générale on notera que ces figures sont fortement schématiques et que, conformément à l'usage dans le domaine de la représentation des semiconducteurs, les épaisseurs et dimensions des diverses couches ne sont pas tracées à l'échelle.
La figure 2 représente une étape intermédiaire classique de fabrication d'un transistor à effet de champ à rainure en V de type VMOS tel que celui représenté en figure 1. Dans cette étape, les diverses couches de la plaquette semiconductrice ont été diffusées et le sillon 5 a été formé, mais ce sillon n'est pas encore recouvert de la couche isolante 6 au-dessus de laquelle doit être déposée la grille. L'étape normale suivante de fabrication d'un tel dispositif consiste justement à déposer cette couche isolante, couramment une couche d'oxyde de silicium d'une épaisseur de l'ordre du dizième de micron, comprise par exemple entre 0,09 et 0,15 micron.
Selon la présente invention, comme l'illustre la figure 3, au lieu de procéder à l'étape de dépôt de la couche 6, on effectue une oxydation thermique intermë- diaire de la plaquette pour développer une couche d'oxyde épaisse 10 (0,3 à 0,4 . Pour ce faire, on dispose par exemple la plaquette en atmosphère humide à une température de l'ordre de 10000C pendant une durée de l'ordre d'une heure. Pendant cette étape,le dopant conférant le type P à la couche 3, par exemple du bore, est pompé par l'oxyde et la concentration superficielle diminue dans la zone de canal 7. On obtient donc bien le résultat escompté selon la présente invention. En fonction du choix de la température et de la durée de traitement, on peut modifier le niveau de repompage du dopant (bore), pour atteindre par exemple les niveaux de dopage indiqués cidessus.Dans un mode de réalisation particulier, la demanderesse est partie d'une concentration de bore de l'ordre de 3x1017 at/cm3 dans la couche 3 et cette concentration a été ramenée à une valeur de l'ordre de 3x1016 at/cm3 par suite de l'opération illustrée en figure 3.
Après cela, on enlève par une attaque chimique sélective la couche d'oxyde 10. Pour cela, il convient de procéder à un masquage supplémentaire pour ne pas attaquer simultanément les zones d'oxyde existant à la surface de la plaquette.Ce masquage sera effectué de façon classique à l'aide de résine. On reprend ensuite les étapes classiques de fabrication d'un transistor à effet de champ de type VMOS, c'est-à-dire que l'on procède au dépôt de la couche d'oxyde mince 6.
La présente invention a été illustrée dans le cas particulier d'un transistor à rainure en V.Elle s'ap- plique bien entendu également à des transistors à rainure de tous autres types, par exemple en U. En outre,elle n'est pas limitéeaux cas de transistors à effet de champ à grille isolée à rainure, mais s'applique de façon générale à divers autres types de transistorsdiffusésà effet de champ, par exemple couramment désignés sous l'appellation DMOS.
La présente invention n'est pas limitée aux modes de réalisation qui ont été explicitement décrits.
Elle en comprend les diverses variantes et généralisations comprises dans le domaine des revendications ci-après.
Claims (3)
1. procédé der fabrication ~.d'un transistor à effet de champ à rainure dans lequel une métallisation de grille est déposée au-dessus d'une zone de canal dans un corps de silicium avec interposition d'une couche isolante, caractérisé en ce qu'il comprend, après l'étape de formation de rainure et avant l'étape de dépôt de la couche isolante, les étapes suivantes
- chauffer en atmosphère humide le corps de silicium pendant une durée déterminée ; et
- enlever la couche d'oxyde ainsi formée.
2. Procédé selon la revendication 1 caractérisé en ce que la zone de canal est initialement dopée au bore et en ce que le traitement thermique en atmosphare humide dure pendant une heure à 10000C.
3. Procédé selon la revendication 2 caractérisé en ce que la couche d'oxyde résultant du chauffage en atmosphère humide atteint une épaisseur de l'ordre de 0,3 à 0,4 micron.
Priority Applications (1)
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|---|---|---|---|
| FR8016490A FR2487583A1 (fr) | 1980-07-25 | 1980-07-25 | Procede de fabrication d'un transistor a effet de champ a rainure |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2487583A1 true FR2487583A1 (fr) | 1982-01-29 |
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ID=9244558
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Cited By (3)
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|---|---|---|---|---|
| EP0091686A2 (fr) * | 1982-04-12 | 1983-10-19 | General Electric Company | Dispositif semi-conducteur ayant une région diffusée à longueur réduite et procédé pour la fabrication de la région |
| EP0407011A2 (fr) * | 1989-07-03 | 1991-01-09 | Harris Corporation | Dispositif semi-conducteur à grille isolée |
| US5023196A (en) * | 1990-01-29 | 1991-06-11 | Motorola Inc. | Method for forming a MOSFET with substrate source contact |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1980
- 1980-07-25 FR FR8016490A patent/FR2487583A1/fr not_active Withdrawn
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