KR100256387B1 - 수평 절연 게이트 반도체 장치 - Google Patents

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요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

반도체 본체(1)는 주면(3)과 인접한 임의 전도형의 제1영역을 가진다. 대향 전도형의 제2 및 제3 영역(5, 6)은 주면(3)과 인접한 제1 영역(2)에 제공되고, 절연 게이트 구조체(80)는 전도 채널 영역(9)의 길이(L)를 따라 게이트 가능한 접속부를 제공하기 위해 제2 및 제3 영역(5, 6)간에 전도 채널 영역(9)이 덮는다. 절연 게이트 구조체(80)는 게이트 절연 영역(81)과, 게이트 절연 영역(81)상에서 절연 영역(4)까지 연장된 게이트 전도 영역(82)을 가진다. 게이트 절연 영역(81)은 제3 영역(6) 부분의 주변에 놓여서, 게이트 전도 영역(82)은 D 방향으로 영역(4)까지 확장된다. 게이트 절연 영역(81)에 인접한 모서리(10b)는 비교적 두꺼운 절연 영역(4)내에 인접하여, 제3 영역이 아닌 제1 영역(2)상에 놓이고, 따라서 모서리(10b)에서의 전계가 감소된다(도 3).

Description

수평 절연 게이트 반도체 장치
도 1는 본원에 따른 수평 절연 전계 효과 반도체 장치의 개략적 단면도.
도 2는 도 1의 반도체 장치의 개략적 투시도.
도 3는 도 2의 반도체 장치를 A방향에서 본 평면도.
도 4a는 통상적인 장치에 의한 전계 프로파일에 대한 컴퓨터 시뮬레이션 결과를 나타낸 그래프.
도 4b는 본원에 따른 윈도우 내에서 추가 영역이 끝나는 절연 영역 내의 윈도우 모서리에서 전계 프로파일에 대한 컴퓨터 시뮬레이션 결과를 나타낸 그래프.
도 4c는 모서리 하부를 투과하는 추가 영역에서 종래의 장치의 절연 영역 내의 윈도우 모서리의 전계 프로파일에 대한 컴퓨터 시뮬레이션 결과를 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 본체 2 : 제1영역
3 : 주면 4 : 두꺼운 절연층
5 : 제2영역 6 : 제3영역
9 : 전도 채널 영역
본 발명은 수평 절연 게이트 전계 효과 반도체 장치에 관한 것이다.
미국 특허 제 4344080호에서는, 하나의 주면과 인접하면서 임의 전도형의 제1영역과, 상기 주면과 인접한 상기 제1 영역 내에 제공되며 상기 임의 전도형과 반대 전도형인 제2 및 제3 영역과, 상기 제2 및 제3 영역 사이의 전도 채널 영역에 겹치면서 상기 제2 및 제3 영역 사이의 상기 전도 채널 영역의 길이를 따라 게이트 제어 가능 접속을 제공하는 절연 게이트 구조체를 구비하는 반도체 본체를 포함하며, 상기 절연 게이트 구조체는 게이트 절연 영역과, 이 게이트 절연 영역 위에서 상기 게이트 절연 영역에 인접하는 비교적 두꺼운 절연 영역 위로 연장하는 게이트 전도 영역을 갖는 구성의 수평 절연 게이트 전계 효과 반도체 장치에 관하여 기재하고 있다.
본원에 사용될 용어 "수평 절연 게이트 전계 효과 반도체 장치"는 주 전류가 반도체 본체의 주면과 평행하게 흐르는 절연 게이트 전계 효과 반도체 장치를 의미한다.
미국 특허 제 4344080호에 기재된 장치는 상기 제2 및 제3 영역이 상기 장치의 소스와 드레인 영역을 각각 형성하는 전계 효과 트랜지스터이다. 상기 문헌의 실시예에서, 상기 제3 영역 부분은 저 도핑 농도의 드레인 드리프트 영역이며, 이것은 도핑 원자수가 게이트 전극으로부터 드레인 영역의 비교적 높게 도핑된 부분 쪽으로 증가하도록 설계되어 있으며, 그 목적은 드레인과 게이트 전극 또는 제어 전극 사이에서 증가하는 역 항복 전압이 단차 구조를 이루는 절연층 구조체 및 보조 전극들에 걸리지 않도록 하기 위해서이다.
상기 제 4344080호에서, 상기 상대적 두꺼운 절연 영역과 하부의 채널 차단 영역은, 소스, 드레인, 드레인 드리프트 영역, 절연 게이트 구조체를 포함하는 윈도우를 정의한다. 따라서 상기 드레인 드리프트 영역은 일반적으로, 드레인 드리프트 영역을 형성하기 위한 불순물의 수평 확산에 의해, 상기 상대적으로 두꺼운 절연 영역 내의 상기 윈도우의 엣지 위로 연장되어 상기 엣지와 겹쳐지게 된다. 따라서, 상기 미국 특허의 장치에서는, 상기 드레인 드리프트 영역이 단차를 이루면서 절연제 하부까지 연장되고, 여기에서 상기 윈도우를 덮는 게이트 절연 영역이 상기 상대적으로 두꺼운 절연 영역에 인접하게 된다.
본 발명의 발명자들은, 종래의 수평 절연 게이트 전계 효과 장치에서, 게이트 전도 영역이 상대적으로 두꺼운 절연 영역 위로 올라와 있는 곳의 날카로운 엣지 또는 모서리에 매우 높은 전계 강도가 존재하고, 이 매우 높은 전계 강도에 의해 장치는, 고온에서 계속해서 사용되거나 검사를 받을 때, 특히 상기 영역에서 파손이 발생될 수 있다는 것을 발견하였다.
본 발명의 목적은, 예컨대 전계 효과 트랜지스터내 소스 영역과 드레인 영역간에 큰 역류 전압을 견디는 수평 절연 게이트 전계 효과 반도체 장치를 제공하는데 있다.
본 발명에 따르면, 하나의 주면(3)과 인접한 한 전도형의 제1 영역(2)과, 상기 하나의 주면(3)과 인접한 상기 제1 영역(2) 내에 제공되며 상기 한 전도형과 반대 전도형인 제2 및 제3 영역(5 및 6)과, 상기 제2 및 3영역(5 및 6) 사이의 전도 채널 영역(9) 위에 놓이며 상기 전도 채널 영역(9)의 길이를 따라 상기 제2 및 제3 영역(5 및 6) 사이를 게이트 제어 접속하는 절연 게이트 구조체(80)를 구비하는 반도체 본체(1)를 포함하며, 상기 절연 게이트 구조체(80)는 게이트 절연 영역(81) 위의 게이트 전도 영역(82)을 포함하며, 상기 게이트 절연 영역(81)은 상기 하나의 주면(3)에서 비교적 두꺼운 절연층(4)의 위도우(10) 내에 제공되며, 상기 게이트 전도 영역(82)은 상기 게이트 절연 영역(81)으로부터 상기 게이트 절연영역(81)에 인접하는 상기 윈도우(10)의 주변부(10a,10b)에서 상기 비교적 두꺼운 절연 영역(4) 위로 연장하는 수평 절연 게이트 전계 효과 반도체 장치가 제공되며, 상기 게이트 절연 영역(81)은 상기 절연 게이트 구조체(80)에 인접하는 상기 제3 영역(6)의 부분(62)의 주변부(6a) 위에 겹치며, 상기 절연 게이트 구조체(80)에 인접하는 제3 영역(6)의 상기 부분(62)은 상기 전도 채널 영역(9)의 길이 L에 직교하는 방향 D로 상기 위도우(10)보다 작은 치수이며, 그래서 상기 직교하는 방향 D에서, 상기 제3 영역(6)은 상기 윈도우(10)의 주변부(10b)를 넘어서 연장하지 않지만 상기 제1 영역(2)의 일부에 의해 상기 윈도우(10)의 주변부(10b)로부터 떨어져 있으며, 상기 게이트 전도 영역(82)은 상기 게이트 절연 영역(81)으로부터 상기 제1 영역(2)의 일부 위에 있는 상기 비교적 두꺼운 절연층(4) 위로 연장하는 것을 특징으로 한다.
본 발명에 따른 장치에서, 절연 게이트 구조체에 인접해서, 게이트 절연 영역과 그 위의 게이트 전도 영역이 제3 영역의 상기 부분의 주변부를 넘어 연장하고, 그래서 비교적 두꺼운 절연 영역 위로 올라와 있는 상기 게이트 전도 영역의 위치가, 장치의 적어도 하나의 동작 모드에서, 상기 절연 게이트 구조의 전압과 동일한 전압이거나 유사한 전압에 있는 상기 반도체 장치의 영역 위에 위치하게 된다. 상기 게이트 절연 영역과 그 위의 게이트 전도 영역의 연장부는 상기 제3 영역의 상기 부분의 주변부를 넘어 횡방향으로 전계를 확산시키고, 그래서 상기 제1 영역과 제3 영역 사이의 pn 접합에 가해지는 전계 강도를 감소시키는 역할을 한다. 또한, 상기 게이트 절연 영역이 상기 비교적 두꺼운 절연 영역에 인접하는 날카로운 엣지 또는 모서리부는 제1 영역 위에 위치하지만 제3 영역 위에는 위치하지 않는다. 이것은 적어도 하나의 동작 모드에서, 특히 상기 날카로운 엣지 또는 모서리부에서 전계 강도를 약화시키는 역할을 하는데, 그 이유는 절연 게이트 구조체와 제1 영역간의 수직 전계가, 무시할 수는 없지만, 상당히 작게 되기 때문이다.
반도체 장치가, 예컨대 제2 및 3 영역이 트랜지스터의 소스 및 드레인 영역을 각각 형성하는 수평 절연 게이트 전계 효과 트랜지스터인 경우에, 상기 장치의 적어도 하나의 동작 모드에서, 상기 드레인 영역은, 0 볼트가 될 수 있는 상기 제1 영역에 비해 상대적으로 고전압인 60V가 될 수 있다. 트랜지스터가 인핸스먼트 장치나 정상오프 장치인 경우에, 절연 게이트 구조체에 전압이 인가되지 않아 장치가 비전도 상태일 때, 제1 영역과 드레인 영역 사이에는 비교적 높은 역-바이어스 전압이 존재하고, 드레인 영역과 절연 게이트 구조체 사이에는 유사한 고전압이 존재하게 된다. 그러나, 본원의 장치에서는, 게이트 절연 영역이 비교적 두꺼운 절연 영역에 인접하는 날카로운 엣지 또는 모서리부는 제1 영역 위에는 있지만 드레인 영역의 부분에는 없기 때문에, 상기 비교적 두꺼운 절연 영역 위로 단차를 이루는 게이트 전도 영역과 그 하부의 반도체 영역 간의 전압차는 무시할 수 없지만 매우 작게 된다. 따라서, 본 발명에 따른 장치에서 상기 모서리부나 엣지에 의해 야기되는 전계 강도는 종래의 장치에 비해 상당히 감소되며, 따라서, 이러한 이유로, 상기 날카로운 모서리부나 엣지에서의 전계 강도로 인해 상기 장치의 파손을 야기하는 절연체의 민감성이 감소된다.
양호한 실시예에서, 절연 게이트 구조체는 비교적 두꺼운 절연 영역의 윈도우 내에 제공되며 제3 영역의 부분은 전도 채널 영역의 길이 방향에 수직인 방향으로 상기 윈도우보다 작은 치수를 가지며, 그래서 상기 수직 방향에서, 다른 영역이 상기 윈도우의 주변부를 넘어 연장하지 않는다. 상기 윈도우는 상기 전도 채널 영역의 길이 방향을 따라 설치되면서 제1 및 제2 평행 엣지를 갖는 사각형이며, 상기 제3 영역의 상기 부분은, 상기 수직 방향으로 상기 제1 및 제2 엣지를 넘어 연장하지 않도록 형성된다. 그래서, 상기 장치는 소스, 절연 게이트, 드레인이 하나의 행으로 배열되는 선형의 장치가 될 수 있고, 양립할 수 있는 모양, 즉 사각형이 상기 윈도우를 위해 사용될 수 있음고 동시에, 상기 사각형 모양의 윈도우의 날카로운 모서리부 아래로 상기 제3영역이 연장할 때 야기될 수 있는 과도한 전계 강도를 피할 수 있다.
상기 제3 영역의 상기 부분은 상대적으로 낮게 도핑된 부분이 될 수 있으며, 이 영역은 상기 제3 영역의 잔여의 상대적으로 높게 도핑된 부분으로부터 제2 영역으로 연장한다. 상기 상대적으로 높게 도핑된 부분은 상기 상대적으로 낮게 도핑된 부분 내에 제공될 수 있다. 상기 상대적으로 낮게 도핑된 부분은 전계를 횡방향으로 확산시키는 역할을 하며 그래서 장치의 항복 전압(breakdown voltage)을 개선시킨다. 위에서 언급한 바와 같이, 제2 및 제3 영역은 절연 게이트 전계 효과 트랜지스터의 소스 및 드레인 영역을 형성할 수 있으며, 상기 부분이 상대적으로 낮게 도핑되는 곳에서 드레인 드리프트 영역을 형성하게 된다.
이하에서는 첨부 도면을 참조하여 실시예를 상술하기로 한다.
도 1와 도 3는 개략적으로 도시한 것이다. 특히 두께의 치수 등을 확대 도시하였고, 그 밖의 치수는 축소하였다.
각 도면에서 동일한 도면 번호는 동일 부품을 지칭한다.
도 1 내지 3도는 수평 분리형 게이트 전계 효과 반도체 장치(100)를 도시한 것이다. 이 장치는 주면(3)과 인접한 하나의 전도형인 제1 영역(2)과, 주면(3)과 인접하고 제1 영역(2)내에 설치된 상기 하나의 전도형과 반대의 전도형인 제2 및 제3 영역(5 및 6)과, 상기 제2 및 제3 영역(5, 6) 사이에서 전도 채널영역(9)의 길이를 따라 게이트 제어 가능한 접속부를 제공하기 위해서 제2 및 제3 영역(5, 6)간의 전도 채널 영역(9)을 덮는 절연 게이트 구조체(80)를 구비하는 반도체 본체(1)를 구비하며, 상기 게이트 구조체(80)는 게이트 절연 영역(81)과, 이 영역(81)상에서 비교적 두꺼운 절연 영역(4) 위로 연장된 게이트 전도 영역(82)을 가진다. 본 발명에 따르면, 상기 게이트 절연 영역(81)은 상기 절연 게이트 구조체(80)에 인접하는 제3 영역(6)의 부분(62)의 주변부(6a)와 겹쳐지며, 그래서, 전도 채널 영역(9)의 길이 L방향에 수직인 방향 D에서(도 3 참조), 상기 게이트 저도 영역(82)은 상기 게이트 절연 영역(81)으로부터 상기 제2 영역(2) 위의 비교적 두꺼운 절연 영역(4)위로 연장한다.
그래서 상기 게이트 절연 영역(81)과 그 위의 게이트 전도 영역(82)은 제3 영역(6)의 부분(62)의 주변부(6a)를 넘어 연장되어, 상기 게이트 전도 영역(82)이 상기 비교적 두꺼운 절연 영역(4) 위로 올라오는 위치는 반도체 장치의 영역(2) 위에 위치하며, 상기 영역(2)은 장치의 적어도 하나의 동작 모드에서, 상기 절연 게이트 구조체(80)의 전압과 동일한 전압이거나 유사한 전압 상태에 있다. 상기 게이트 절연 영역(81)과 그 위의 게이트 전도 영역(82)은 제3 영역(6)의 부분(62)의 주변부(6a)를 넘어 횡방향으로 전계를 확산시키는 역할을 하며, 그래서 제3영역(6)과 제2 영역(2) 사이의 pn 접합(6a)에서의 전계 강도를 감소시킨다. 게다가, 상기 게이트 절연 영역(81)이 상기 비교적 두꺼운 절연 영역(4)과 인접하는 날카로운 엣지나 모서리부(10b)는 제2 영역(2) 위에는 놓이지만 제3 영역(6) 위에는 놓이지 않는다. 이것은 적어도 하나의 동작 모드에서 특히 상기 날카로운 엣지나 모서리부(10b)에서의 전계 강도를 감소시키는 역할을 하는데, 그 이유는 상기 절연된 게이트 구조체(82)와 상기 제1 영역(2)간의 수직 전계가, 적어도 하나의 동작에서, 무시할 수는 없지만 작아지기 때문이다.
도 1 내지 3도는 본 발명에 따른 수평 절연형 게이트 전계 효과(IGFET) 트랜지스터(100)이다. 도 2는 도 1의 IGFET의 부분 투시도로서 절연층(12), 전극(13,14,15)등은 생략되었다. 도 3는 평면도로서 도 2 구조체의 표면(3) 하부에서 본 것이다.
제1 내지 3도에 설명된 예에서, 반도체 본체(1)는 도핑 농도가 큰 단결정 실리콘 기판(예컨대 n형 기판)이며, 이 위에는 도핑 농도가 작은 n형 단결정 실리콘 에피택셜층이 있다. 에페택셜 층은 제1 영역(2)을 만들며 저항은 원하는 항복 전압에 따라 0.5~100Ω-cm이다.
IGFET의 소스, 드레인 영역을 각각 제2 영역(5)과 제3 영역(6)의 고농도 도핑 부분(61)은 반도체 본체(1)의 하나의 주면(3)과 격리된 p 전도형 영역으로서 제공된다. 상기 절연 게이트 구조체(6)에 인접하는 제3 영역(6)의 부분(62)은 상기 제3 영역(6)의 상기 부분(61)보다 훨씬 더 낮게 도핑되며, 드레인 영역(61)으로부터 소스 영역(5) 쪽으로 연장하는 드레인 드리프트 영역을 형성한다. 본 실시예에서, 드레인 드리프트 영역(62)은 드레인 영역을 포위하고, 상기 드레인 드리프트 영역(62)과 상기 제1 영역(2)간의 pn 접합부(6a) 양단에 역바이어스 전압이 상기 pn 접합부(6a)의 항복 전압에 이르기 전에 자유 전하를 완전히 공핍시키는 저농도의 박막이다. 따라서 드레인 드리프트 영역(62)은 상기 하나의 주면(3)을 따라 횡방향으로 상기 역-바이어스 pn 접합부의 공핍 영역을 확산시켜, 상기 주면(3)에서 전계를 감소시키는 역할을 하며, 이에 의해 장치의 항복 전압이 증가하게 된다. 이러한 영역을 RESURF (REduced SURface Field)영역이라고 하며, 이것에 관한 문헌으로는 "high voltage thin layer devices(RESURF devices) (I.A. Apples et al. Philips Journal of Research Vol. 35, No. 1, 1981. 1~13page)이 있다. RESURF에 관한 상기 논문에서는, 두께(또는 깊이)(단위는 cm)가 d인 제조물 Nd와 영역의 농도(원자/cm-3)는 2 x 1012원자/cm-2정도이다.
소스 영역(5)과 드레인 드리프트 영역(62) 사이에서 제1 영역(2)의 전도 채널 영역(9)을 덮는 절연 게이트 구조체(80)는 얇은 열 성장 게이트 산화막(81)과 하부(underlying) 전도층(82)에 의해 제공되며, 상기 하부 전도층은 본 실시예에서는 금속층이 될 수 있으며 도핑된 다결정 실리콘 층으로서 제공된다.
상기 장치는 필드 산화 영역을 형성하는 두꺼운 절연 영역(4)으로 경계를 이룬다. 소스 영역(5)은 절연 게이트 구조체(80)와 더불어 영역(4)내의 제1 윈도우(10)에 제공되어, 게이트 절연 영역(81)이 주변부(10a)의 부분(10'a)과 접하게 되고, 게이트 전도 영역(82)은 게이트 절연 영역에서 절연 영역(4)까지 연장되어, 드레인 영역(61)까지 확장된 필드 플레이트(83)를 제공한다. 드레인 영역(61)은 제1 윈도우(10)와 떨어져 있는 절연 영역 내에 형성된 제2 윈도우(11)에 제공된다. 도 2 및 도 3에서는, 제1 및 제2 윈도우(10, 11)가 모서리가 둥근 사각형이다.
도 1에서, 추가 절연층(12)이 절연 게이트 구조체(80)를 덮으며, 소스 영역(5), 절연 게이트 구조체(80) 및 드레인 영역(6)과 접촉하는 전극(13, 14, 15)을 형성하기 위해 일련의 금속화 과정을 가능하게 하는 접촉 개구가 형성된다.
도 2 및 도 3에서 알 수 있는 바와 같이, 드레인 드리프트 영역(62)은 전도 채널 영역(9)의 길이 L을 따라 구조체(80) 하부로 연장되며, 또한 제1 윈도우(10)의 주변부(10a) 부분(10'a)을 교차하는 제1 윈도우(10)까지 연장된다. 그러나, 채널 길이 L 방향에 수직인 방향, 즉 도 3에서 화살선 D로 표시한 방향으로, 드레인 드리프트 영역(62)은 제1 위도우(10)보다 좁아서, 상기 제1 윈도우(10)내에서 정해진다. 따라서, 드레인 드리프트 영역(62)은 사각형 윈도우(10)의 평행 엣지(10"a)를 넘어 연장하지 않으므로, 제1 윈도우(10)의 중심부 아래로 연장하지 않는다.
상기 게이트 절연 영역(81)은 윈도우(10)의 주변부(10a)와 접하기 위해서 드레인 드리프트 영역의 주변부(6a)를 횡방향(즉 D 방향)으로 넘어 연장한다. 게이트 전도 영역(82)은 게이트 절연 영역(81)을 넘어 연장하며, 윈도우의 엣지(4)의 영역(4)에서 상기 비교적 두꺼운 절연 영역(4) 위로 단차를 이룸으로써 필드 플레이트(83)가 제공된다. 따라서, 게이트 전도 영역(82)은 비교적 두꺼운 절연 영역(4) 위로 단차를 이루며, 특히 상기 제1 영역(2) 위의 제1 윈도우(10)위 엣지(10"a) 및 모서리부(10b) 위로 연장하지만 드레인 드리프트 영역(62)이나 제3 영역(6)의 어떤 다른 부분으로도 연장하지 않는다. 윈도우(83a)는 윈도우(11)보다 크며, 킬드 플레이트(83)내에 형성되어, 필드 플레이트(83)가 드레인 윈도우(11) 앞에서 정해진다.
상기 절연 게이트 구조체(80)에 인접하면서 본 실시예에서 드레인 드리프트로 표현된 상기 제3 영역(6)의 상기 부분(62)이 상기 비교적 두꺼운 절연 영역(4)의 상기 윈도우(10)내에 횡방향으로 설치되고, 상기 게이트 절연 영역(81)과 그 위의 게이트 전도 영역(82)이 (D 방향으로) 상기 윈도우(10)의 주변부(10a)를 넘어 연장하도록 상기 장치 구조체를 설계하면, 소스와 드레인 사이의 높은 역 전압을 견디는 성능과 특히 장치의 신뢰성, 즉 연속적인 사용이나 검사에 그러한 높은 전압을 견디는 성능이 향상된다.
본 발명의 발명자들은 종래의 수평 전기 효과 트랜지스터에서, 비교적 두꺼운 영역 내의 윈도우의 모서리가 높은 전계 강도를 받는다는 것을 발견하였다. 제 4a도는 이러한 문제를 상기 트랜지스터에 대한 3차원 컴퓨터 시뮬레이션으로 도시한 것이다. 특히 도 4a는, 절연 게이트 전계 효과 트랜지스터의 드레인 단부를 통한 단면을 도시한다. 편의상, 도 4a에서는 여러 영역들을 해칭으로 표시하지 않았다. 비교를 위하여, 동일 부분에 대해서는 제1 내지 3도에서 사용한 부호를 동일하게 사용하였지만, 일반 트랜지스터의 드레인 드리프트는(620)으로 표시하였다. 도 4a에 도시하지는 않았지만, 도 4a에 도시된 종래의 트랜지스터의 드레인 드리프트 영역(620)은 상기 비교적 두꺼운 영역(4)내의 제1 윈도우의 주변부를 넘어 연장하는 것으로 도시하였으며(즉 전도 채널 영역(9)의 길이 방향에 수직인 방향이고 도 3에서 D방향과 동일한 방향으로 연장), 특히, 제1 윈도우의 모서리 하부에 연장되는 것을 도시하였다. 도 4a의 점선 E은 장치 구조체의 등전위선이다. 도 4a에서 알 수 있듯이, 상기 게이트 절연 영역(81)과 상기 비교적 두꺼운 절연층(4)이 인접하는 단차에서 등전위선은 상당히 복잡하다. 이것은 디바이스 구조체의 특정 영역이 전계를 강하게 받으며, 파손되기 쉬운 지점을 표시한다.
이러한 종래 기술의 장치와는 대조적으로, 실시예에서 드레인 드리프트 영역으로서 표현된 제3영역의 부분(62)은 윈도우(10)의 안쪽으로 굽은 모서리부(10b)까지 연장하지 않으며, 게이트 전도 영역(82)이 상기 윈도우(10)의 안쪽으로 굽은 엣지(10"a) 및 모서리부(10b) 위로 연장하는 절영체에서의 단차가 제1 영역(2) 위에는 설치되지만 제3 영역(6) 위에는 설치되지 않는다. 본 발명의 발명자는 이러한 구조체에 있어서는, 안쪽으로 굽은 모서리(10b)에 강한 전계 강도가 더 이상 존재하지 않는다는 것과, 장치가 소스와 드레인 영역(5 및 6)간의 비교적 높은 역류 전압에 강하다는 거슬 발견하였다.
도 1 내지 도 3의 트랜지스터의 적어도 하나의 동작에서, 드레인 영역(6)은 OV인 소스, 제1 영역(5, 2)보다 고전압인 60V이다. 본 실시예에서, 트랜지스터는 정상-오프 장치(normally-off device)이며, 전압은 절연 게이트 구조체(80)에 인가되지 않으며, 트랜지스터는 불통되며, 제1 영역(2)과 드레인 영역(6)간에 역바이어스 되며, 드레인 영역(6)과 절연 게이트 구조체간에 고전압이 생긴다.
그러나, 본원에 따른 장치에서는, 게이트 절연 영역(81)과 비교적 두꺼운 절연 영역(4)이 결합하는 모서리 또는 엣지(10b)가 드레인 영역(6), 즉 본 실시예에서의 드레인 드리프트 영역의 부분(62) 위에 있지 않고 제1영역(2)에 있기 때문에, 상기 비교적 두꺼운 절연 영역(4) 위에 있는 게이트 전도 영역(82)과 하부의 반도체 영역간의 전압차는 무시할 수는 없지만 매우 작게 된다. 따라서 본 발명에 따른 엣지(10b)에서의 전계는 종래의 디바이스에 비해 상당히 저감되며, 엣지(10b)에서 전계로 인해 디바이스가 파손된다는 문제는 해소된다.
제4b, 4c도는 절연 영역(4)의 안쪽으로 굽은 모서리부(10b)에서의 전계를 도시하기 위해 3차원 컴퓨터 모델링 시뮬레이션을 나타낸 개략적 등고선이다. 굵은선 E는 등전위선이며, 최고의 전계 강도 E1, E2및 E3의 영역은 전계의 세기에 따라 해칭으로 표시하였으며, E3는 가장 강한 전계를 표시한다. 드레인 영역은 전압 VD는 60V이지만, 제1영역, 소스 드레인(5) 및 절연 게이트 구조체(80)는 0V이다. 도 4b는 도 1 내지 도 3에 도시된 본 발명에 따른 장치의 구조를 나타내며, 도 4b에서 드레인 드리프트 영역(62)은 안쪽으로 굽은 모서리(10b)로부터 떨어져 필드 플레이트(83) 아래에서 정해지며, 반면에 도 4c는 상기 드레인 드리프트 영역이 상기 비교적 두꺼운 절연층(4)의 안쪽으로 굽은 모서리(10b)로 연장하는 상태를 도시하며, 이것은 도 1 내지 도 3에 도시된 것과는 다르다. 도 4b경우에, 최대 전계 Emax는 1.03 x 106V/cm이며, 도 4c의 경우에, Emax는 1.44 x 106V/cm이다. 본원에 따른 안쪽으로 굽은 모서리(10b) 근처의 최대 전계는 도 4c에 도시된 장치의 70%이다. 따라서, 본원에 따른 디바이스는 큰 역의 소스-드레인 동작 전압에 견디며, 종래의 설계보다 상당히 신뢰성 있다.
도 1 내지 도 3의 장치는 p형 불순물(예컨대 보호 이온)에 의해 드레인 드리프트 영역(62)으로 형설된다.
드레인 드리프트 영역(62)을 형성하기 위한 불순물 주입 후에, 두꺼운 절연 영역(4)이 형성된다. 절연 영역(4)은 절연체(예, 실리콘 산화물)를 CVD 기법을 이용하여 증착한 후, 윈도우(10 및 11)를 포토그래픽 및 에칭법으로 개구시킨다.
그러나, 절연 영역은 국부 산화 실리콘(LOCOS) 기법으로 제공되며, 윈도우(10, 11)의 영역은 비산화층으로 표시되고, 반도체 본체는 절연층(4)을 성장하기 위해 열 산화 공정이 행해진다.
절연 영역(4)을 형성한 후에, 박막 열 산화층은 게이트 절연 영역(81)을 형성하기 위한 윈도우(10, 11)내에 성장되고 그후, 폴리실리콘은 게이트 전도 영역(82)을 형성하기 위해 증착한다. 폴리실리콘 실리콘층은 증착을 전후하여, 도핑되거나, 소스나 드레인 영역(5, 6)을 형성하기 위해 불순물 주입 기간에 도핑할 수도 있다.
그후, 폴리실리콘 층은 포토그래픽 및 에칭 기법을 사용하여 게이트 전도 영역(82)과, 필드 플레이트(83)를 형성하기 위한 게이트 전도 영역의 연장부를 패턴화한다.
소스 드레인 영역(5)과 드레인 영역(6)의 고농도 도포 부분(61)의 형성을 위한 불순물이 주입된다. 또한 드레인 영역 부분(61)은 마스크로서 게이트 전도(82)과 절연 영역을 이용하여 인 이온이 주입되어서, 소스 영역(5)과 제3 영역의 고농도 도포 부분은 윈도우(10, 11)와 일치되고, 소스 영역(5)은 절연 게이트 구조체(80)와 정렬된다.
추가 절연층(12)은 일반 증착 기법으로 제공되며, 개구 윈도우는 소스 영역(5), 드레인 영역(6)의 고농도 도포 부분(61) 및 절연 게이트 구조체와 접속된다. 소스 영역(5), 절연 게이트 구조체(8) 및 드레인 영역의 도포 부분(61)의 전극(13, 14, 15)을 형성하기 위하여 패턴화된다.
제1 내지 3도의 실시예에 있어서, 제1 및 제2 윈도우(10 및 11)는 평면적으로 관측하였을 때 모서리가 둥근 4각형이다.
그러나, 본 발명은 여러 형태의 윈도우에도 적용될 수 있다.
도 1 내지 도 3의 장치가 선형 장치이지만, 드레인 영역의 중심부에 대해 원형 대칭일 수 있다. 이것은 디바이스의 점유 영역을 증가시킨다.
또한, 본 발명은 IGFET가 아닌 수평 절연 게이트 전계 효과 장치에도 적용할 수 있을 것이다. 따라서, 제3 영역(6)은 수평 절연 게이트 쌍극 트랜지스터(LIGT)의 애노드 영역을 형성하기 위하여 전도형(예컨대 n형)으로 대체할 수 있다. 이러한 애노드 영역은 p 전도형 영역과 단락된다.
도 1 및 2도는 고농도 기판(1a)으로서 반도체 본체(1)를 도시하고 있다. 그러나 이것은 생략할 수 있다. 고농도 기판이 제공된 지점에, 기판 바이어스 접속부를 제공하기 위하여 본체(1)의 주면(16)상에 저항 접속부를 제공할 수 있다. 도 1 내지 도 3의 장치는 동일 반도체 기판(1)상에서 여러 디바이스와 함께 집적될 수 있다. 특히 도 1 내지 도 3의 장치는 동일한 반도체 본체내에서 전원 MOSFET와 같은 전원 장치와, 이 전원 장치를 제어하기 위한 고저 전압 논리 회로 일체로 병합시킨 지능형 전원 스위치의 고전압 수평 절연 게이트 전계 효과 디바이스를 형성할 수 있다. 이러한 실시예에서, 기판(1a)은 파워 디바이스의 접속부를 형성할 수 있고, 기판(1a)은 전원 장치가 수직형 전원 MOSFET인 전원 MOSFET의 드레인 접촉 영역을 형성할 수 있다.
상기의 전도형을 반대로도 할 수 있으며, 반도체 본체는 실리콘 이외의 재료, 예컨대 III-V족의 갈륨 비소 같은 것으로 형성할 수도 있다.
이 분야의 전문가라면 본원 기술의 다양한 응용이 가능할 것이다. 이러한 응용예들은 종래의 반도체 기술에 진일보한 것이다. 첨부된 특허청구의 범위에는 특정의 특징들에 관하여 기술하였지만, 본원 기술 사상에는 그 밖의 여러 새로운 특징들도 암시하고 있다. 본 출원인은 첨부된 특허청구의 범위에 이러한 특징들을 열거하여 기재하였다.

Claims (8)

  1. 하나의 주면(3)과 인접한 한 전도형의 제1 영역(2)과, 상기 하나의 주면(3)과 인접한 상기 제1 영역(2)내에 제공되며 상기 한 전도형과 반대 전도형인 제2 및 제3 영역(5 및 6)과, 상기 제2 및 3 영역(5 및 6) 사이의 전도 채널 영역(9) 위에 놓이며 상기 전도 채널 영역(9)의 길이를 따라 상기 제2 및 제3 영역(5 및 6) 사이를 게이트 제어 접속하는 절연 게이트 구조체(80)를 구비하는 반도체 본체(1)를 포함하는 수평 절연 게이트 전계 효과 장치로, 상기 절연 게이트 구조체(80)는 게이트 절연 영역(81) 위의 게이트 전도 영역(82)을 포함하며, 상기 게이트 절연 영역(81)은 상기 하나의 주면(3)에서 비교적 두꺼운 절연층(4)의 윈도우(10)내에 제공되며, 상기 게이트 전도 영역(82)은 상기 게이트 절연 영역(81)으로부터 상기 게이트 절연 영역(81)에 인접하는 상기 윈도우(10)의 주변부(10a, 10b)에서 상기 비교적 두꺼운 절연 영역(4) 위로 연장하는 상기 수평 절연 게이트 전계 효과 반도체 장치에 있어서, 상기 게이트 절연 영역(81)은 상기 절연 게이트 구조체(80)에 인접하는 상기 제3 영역(6)의 부분(62)의 주변부(6a) 위에 겹치며, 상기 절연 게이트 구조체(80)에 인접하는 제3 영역(6)의 부분(62)은 상기 전도 채널 영역(9)의 길이 L에 직교하는 방향 D로 상기 윈도우(10)보다 작은 치수이며, 그래서 상기 직교하는 방향 D에서, 상기 제3 영역(6)은 상기 윈도우(10)의 주변부(10b)를 넘어서 연장하지 않지만 상기 제1 영역(2)의 일부에 의해 상기 윈도우(10)의 주변부(10b)로부터 떨어져 있으며, 상기 게이트 전도 영역(82)은 상기 게이트 절연 영역(81)으로부터 상기 제1 영역(2)의 일부 위에 있는 상기 비교적 두꺼운 절연층(4) 위로 연장하는 것을 특징으로 하는 수평 절연 게이트 전계 효과 반도체 장치.
  2. 제1항에 있어서, 상기 윈도우(10)는 실질적으로 상기 전도 채널 영역(9)의 길이 L의 방향을 따라 놓인 제1 및 제2 평행 엣지(10"a)를 갖는 사각형이며, 상기 제3 영역(6)의 부분(62)은 상기 직교하는 방향 D로 상기 제1 및 제2 엣지(10"a)를 넘어서 연장하지 않는 것을 특징으로 하는 수평 절연 게이트 전계 효과 반도체 장치.
  3. 제1항에 있어서, 상기 제3 영역(6)의 상기 부분은 상기 제3 영역(6)의 상대적 고농도 도핑부분의 나머지 부분(61)으로부터 상기 제2 영역(5) 쪽으로 연장하는 비교적 도핑 농도가 낮은 부분(62)인 것을 특징으로 하는 수평 절연 게이트 전계 효과 반도체 장치.
  4. 제3항에 있어서, 상기 비교적 도핑 농도가 높은 부분(61)은 상기 제3 영역(6)의 상기 상대적 도핑 농도가 낮은 부분(62) 내에 있는 것을 특징으로 하는 수평 절연 게이트 전계 효과 반도체 장치.
  5. 제3항에 있어서, 제3 영역(6)의 상기 상대적 도핑 농도가 높은 부분(61)은 상기 비교적 두꺼운 절연 층(4)내의 다른 윈도우(11)내에 제공되는 것을 특징으로 하는 수평 절연 게이트 전계 효과 반도체 장치.
  6. 제3항에 있어서, 상기 게이트 전도 영역(82)은 상기 제3 영역(6)의 상기 상대적 도핑 농도가 낮은 부분(62)을 넘어서 연장되는 것을 특징으로 하는 수평 절연 게이트 전계 효과 반도체 장치.
  7. 제6항에 있어서, 상기 게이트 전도 영역(82)은 상기 제3 영역(6)의 상기 낮게 도핑된 부분(62) 위에 겹치기 위해 상기 제3 영역(6)의 전체 주변부(6a)를 넘어서 측면으로 연장하며 상기 비교적 두꺼운 절연 층(4) 상에 필드-플레이트(field-plate)(83)를 형성하는 것을 특징으로 하는 수평 절연 게이트 전계 효과 트랜지스터.
  8. 제1항 또는 제2항에 있어서, 상기 제2 및 제3 영역은 절연 게이트 전계 효과 트랜지스터의 소스 및 드레인 영역을 각각 형성하는 것을 특징으로 하는 수평 절연 게이트 전계 효과 반도체 장치.
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