JPH1074941A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1074941A JPH1074941A JP23054396A JP23054396A JPH1074941A JP H1074941 A JPH1074941 A JP H1074941A JP 23054396 A JP23054396 A JP 23054396A JP 23054396 A JP23054396 A JP 23054396A JP H1074941 A JPH1074941 A JP H1074941A
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- Japan
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- ion implantation
- threshold voltage
- punch
- transistor
- semiconductor device
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Abstract
(57)【要約】
【課題】 一度のチャネルドープによってしきい値電圧
とパンチスルーとの制御を同時に行っており、トランジ
スタの設計自由度が低いという問題点があった。 【解決手段】 第１のチャネルドープをソース・ドレイ
ン領域６下端より深い位置にイオン注入位置７を持つよ
うにしてパンチスルーを防止し、第２のチャネルドープ
をソース・ドレイン領域６下端より浅い位置にイオン注
入位置８を持つようにしてしきい値電圧の制御を行う。 【効果】 イオン注入量およびイオン注入エネルギーを
それぞれ独立して定めることができ、トランジスタの設
計の自由度を増大することができる。
とパンチスルーとの制御を同時に行っており、トランジ
スタの設計自由度が低いという問題点があった。 【解決手段】 第１のチャネルドープをソース・ドレイ
ン領域６下端より深い位置にイオン注入位置７を持つよ
うにしてパンチスルーを防止し、第２のチャネルドープ
をソース・ドレイン領域６下端より浅い位置にイオン注
入位置８を持つようにしてしきい値電圧の制御を行う。 【効果】 イオン注入量およびイオン注入エネルギーを
それぞれ独立して定めることができ、トランジスタの設
計の自由度を増大することができる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置および
その製造方法に関し、特に自由度の高いＭＯＳトランジ
スタおよびその製造方法に関するものである。
その製造方法に関し、特に自由度の高いＭＯＳトランジ
スタおよびその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の多様化に伴い様々な
デバイスが要求されるようになってきた。これらのデバ
イスに含まれているＭＯＳトランジスタもそれらの用途
に応じて様々な特性が要求されている。
デバイスが要求されるようになってきた。これらのデバ
イスに含まれているＭＯＳトランジスタもそれらの用途
に応じて様々な特性が要求されている。
【０００３】図３は従来のＮＭＯＳトランジスタの構造
を示す断面図である。図に示すように、シリコン基板１
に分離酸化膜２を形成し、まず、１回目のボロンのイオ
ン注入を行って分離酸化膜２直下のイオン濃度を高くす
ることによりＭＯＳトランジスタ間の分離を確立する
（以下、この注入をチャネルカットと称す）。３はチャ
ネルカットによるイオン注入位置である。
を示す断面図である。図に示すように、シリコン基板１
に分離酸化膜２を形成し、まず、１回目のボロンのイオ
ン注入を行って分離酸化膜２直下のイオン濃度を高くす
ることによりＭＯＳトランジスタ間の分離を確立する
（以下、この注入をチャネルカットと称す）。３はチャ
ネルカットによるイオン注入位置である。
【０００４】次に、２回目のボロンのイオン注入を行う
ことによりパンチスルーを防止し、しきい値電圧を決定
する（以下、この注入をチャンネルドープと称す）。４
はチャネルドープによるイオン注入位置である。その
後、ゲート電極５を形成し、ゲート電極５およびサイド
ウォールをマスクとしてイオン注入することによってＬ
ＤＤ型ソース・ドレイン領域６を形成する。
ことによりパンチスルーを防止し、しきい値電圧を決定
する（以下、この注入をチャンネルドープと称す）。４
はチャネルドープによるイオン注入位置である。その
後、ゲート電極５を形成し、ゲート電極５およびサイド
ウォールをマスクとしてイオン注入することによってＬ
ＤＤ型ソース・ドレイン領域６を形成する。
【０００５】このとき、チャネルカットによる注入深さ
ＲpＡは分離酸化膜２におけるシリコン基板１表面から
の深さｔによって決まり、分離酸化膜２の存在しない素
子形成領域におけるチャネルカットによるイオン注入位
置３は分離酸化膜２直下より１．１〜１．２倍深い位置
となる。また、チャネルドープによる注入深さＲpＢは
しきい値電圧を制御し、かつパンチスルーを防止する必
要があるのでほぼ、ソース・ドレイン領域６の深さｘｊ
程度となり、 ＲpＡ≒（１．１〜１．２）×ｔ ＲpＢ≒ｘｊ という関係にある。
ＲpＡは分離酸化膜２におけるシリコン基板１表面から
の深さｔによって決まり、分離酸化膜２の存在しない素
子形成領域におけるチャネルカットによるイオン注入位
置３は分離酸化膜２直下より１．１〜１．２倍深い位置
となる。また、チャネルドープによる注入深さＲpＢは
しきい値電圧を制御し、かつパンチスルーを防止する必
要があるのでほぼ、ソース・ドレイン領域６の深さｘｊ
程度となり、 ＲpＡ≒（１．１〜１．２）×ｔ ＲpＢ≒ｘｊ という関係にある。
【０００６】
【発明が解決しようとする課題】従来のＭＯＳトランジ
スタの構造は以上のようであり、ゲート長が比較的長い
トランジスタの場合は精度的にも問題がなく工程数も少
なくてすむことから一度のチャネルドープによってしき
い値電圧とパンチスルーとの制御を同時に行っていた。
ところがトランジスタのゲート長が短くなってくると、
しきい値電圧を下げるためにチャネルドープの注入量を
少なくすると、ＭＯＳトランジスタがパンチスルーを起
こしてしまい、逆に、パンチスルーを防ぐためにチャネ
ルドープの注入量を大きくするとしきい値電圧が高くな
ってしまい、トランジスタ特性を選択する設計自由度が
低いという問題点があった。
スタの構造は以上のようであり、ゲート長が比較的長い
トランジスタの場合は精度的にも問題がなく工程数も少
なくてすむことから一度のチャネルドープによってしき
い値電圧とパンチスルーとの制御を同時に行っていた。
ところがトランジスタのゲート長が短くなってくると、
しきい値電圧を下げるためにチャネルドープの注入量を
少なくすると、ＭＯＳトランジスタがパンチスルーを起
こしてしまい、逆に、パンチスルーを防ぐためにチャネ
ルドープの注入量を大きくするとしきい値電圧が高くな
ってしまい、トランジスタ特性を選択する設計自由度が
低いという問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、しきい値電圧とパンチスルーと
の制御を良好に行え、設計自由度の高い高性能なＭＯＳ
トランジスタおよびその製造方法を提供することを目的
としている。
ためになされたもので、しきい値電圧とパンチスルーと
の制御を良好に行え、設計自由度の高い高性能なＭＯＳ
トランジスタおよびその製造方法を提供することを目的
としている。
【０００８】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、ＭＯＳトランジスタのチャネル領域に
パンチスルー防止用としきい値電圧制御用との２つのイ
オン注入位置を有するようにしたものである。
る半導体装置は、ＭＯＳトランジスタのチャネル領域に
パンチスルー防止用としきい値電圧制御用との２つのイ
オン注入位置を有するようにしたものである。
【０００９】この発明の請求項２に係る半導体装置は、
しきい値電圧制御用イオン注入位置がパンチスルー防止
用注入位置よりもシリコン基板表面側に位置するもので
ある。
しきい値電圧制御用イオン注入位置がパンチスルー防止
用注入位置よりもシリコン基板表面側に位置するもので
ある。
【００１０】この発明の請求項３に係る半導体装置は、
パンチスルー防止用イオン注入位置としきい値電圧制御
用イオン注入位置とのシリコン基板表面よりの深さをＲ
p１，Ｒp２とし、上記シリコン基板表面よりソース・ド
レイン領域下端までの深さをｘｊとしたとき、 Ｒp１＝αｘｊ（１＜α＜２） Ｒp２＝βｘｊ（０＜β＜１） であるようにしたものである。
パンチスルー防止用イオン注入位置としきい値電圧制御
用イオン注入位置とのシリコン基板表面よりの深さをＲ
p１，Ｒp２とし、上記シリコン基板表面よりソース・ド
レイン領域下端までの深さをｘｊとしたとき、 Ｒp１＝αｘｊ（１＜α＜２） Ｒp２＝βｘｊ（０＜β＜１） であるようにしたものである。
【００１１】この発明の請求項４に係る半導体装置は、
Ｒp２＝γｘｊ（０＜γ＜０．６）であるようにしたも
のである。
Ｒp２＝γｘｊ（０＜γ＜０．６）であるようにしたも
のである。
【００１２】この発明の請求項５に係る半導体装置の製
造方法は、シリコン基板またはウエル上に分離絶縁膜を
形成する工程と、上記分離絶縁膜直下にトランジスタ間
分離用イオン注入位置がくるように上記分離絶縁膜によ
って分離された素子形成領域にイオン注入する工程と、
後工程で形成されるソース・ドレイン領域下端よりも深
い位置にパンチスルー防止用イオン注入位置がくるよう
に上記素子形成領域にイオン注入する工程と、上記ソー
ス・ドレイン領域下端よりも浅い位置にしきい値電圧制
御用イオン注入位置がくるように上記素子形成領域にイ
オン注入する工程と、上記素子形成領域にゲート電極を
形成する工程と、上記ゲート電極をマスクとしてソース
・ドレイン領域を形成する工程とを備えるようにしたも
のである。
造方法は、シリコン基板またはウエル上に分離絶縁膜を
形成する工程と、上記分離絶縁膜直下にトランジスタ間
分離用イオン注入位置がくるように上記分離絶縁膜によ
って分離された素子形成領域にイオン注入する工程と、
後工程で形成されるソース・ドレイン領域下端よりも深
い位置にパンチスルー防止用イオン注入位置がくるよう
に上記素子形成領域にイオン注入する工程と、上記ソー
ス・ドレイン領域下端よりも浅い位置にしきい値電圧制
御用イオン注入位置がくるように上記素子形成領域にイ
オン注入する工程と、上記素子形成領域にゲート電極を
形成する工程と、上記ゲート電極をマスクとしてソース
・ドレイン領域を形成する工程とを備えるようにしたも
のである。
【００１３】
実施の形態１．図１はこの発明のＮＭＯＳトランジスタ
の構造を示す断面図であり、図２は図１の製造方法を示
す工程断面図である。図２に従って順次説明を行う。
の構造を示す断面図であり、図２は図１の製造方法を示
す工程断面図である。図２に従って順次説明を行う。
【００１４】まず、図２（ａ）に示すように、シリコン
基板１にＬＯＣＯＳ法により分離絶縁膜である分離酸化
膜２を形成する。次に、図２（ｂ）に示すように、１回
目のボロンのイオン注入であるチャネルカットを行うこ
とによりＭＯＳトランジスタ間の分離を確立する。３は
このチャネルカットによるイオン注入位置である。
基板１にＬＯＣＯＳ法により分離絶縁膜である分離酸化
膜２を形成する。次に、図２（ｂ）に示すように、１回
目のボロンのイオン注入であるチャネルカットを行うこ
とによりＭＯＳトランジスタ間の分離を確立する。３は
このチャネルカットによるイオン注入位置である。
【００１５】次に、図２（ｃ）に示すように、２回目の
ボロンのイオン注入を行うことによりパンチスルーを防
止する（以下、この注入を第１のチャネルドープと称
す）。７はこの第１のチャネルドープによるイオン注入
位置である。さらに、３回目のボロンのイオン注入を行
うことによりしきい値電圧を決定する（以下、この注入
を第２のチャンネルドープと称す）。８はこの第２のチ
ャネルドープによるイオン注入位置である。この第１の
チャネルドープと第２のチャネルドープとの工程順序は
逆であってもよい。
ボロンのイオン注入を行うことによりパンチスルーを防
止する（以下、この注入を第１のチャネルドープと称
す）。７はこの第１のチャネルドープによるイオン注入
位置である。さらに、３回目のボロンのイオン注入を行
うことによりしきい値電圧を決定する（以下、この注入
を第２のチャンネルドープと称す）。８はこの第２のチ
ャネルドープによるイオン注入位置である。この第１の
チャネルドープと第２のチャネルドープとの工程順序は
逆であってもよい。
【００１６】次に、図２（ｄ）に示すように、ゲート電
極５を形成する。次に、図１に示すように、ゲート電極
５およびサイドウォールをマスクとしてイオン注入する
ことによってＬＤＤ型ソース・ドレイン領域６を形成
し、ＮＭＯＳトランジスタを形成する。
極５を形成する。次に、図１に示すように、ゲート電極
５およびサイドウォールをマスクとしてイオン注入する
ことによってＬＤＤ型ソース・ドレイン領域６を形成
し、ＮＭＯＳトランジスタを形成する。
【００１７】このとき、チャネルカットによる注入深さ
ＲpＡは分離酸化膜２におけるシリコン基板１表面から
の深さｔによって決まり、第１のチャネルドープによる
注入深さＲp１および第２のチャネルドープによる注入
深さＲp２はソース・ドレイン領域６の深さｘｊによっ
て決定されており、最小のイオン注入量で最大の効果を
あげるためにはＲp１はｘｊより深く、Ｒp２はｘｊより
浅く形成されることになる。したがって、 ＲpＡ＝（１．１〜１．２）ｔ Ｒp１＝αｘｊ（１＜α＜２） Ｒp２＝βｘｊ（０＜β＜１） という構造を成している。
ＲpＡは分離酸化膜２におけるシリコン基板１表面から
の深さｔによって決まり、第１のチャネルドープによる
注入深さＲp１および第２のチャネルドープによる注入
深さＲp２はソース・ドレイン領域６の深さｘｊによっ
て決定されており、最小のイオン注入量で最大の効果を
あげるためにはＲp１はｘｊより深く、Ｒp２はｘｊより
浅く形成されることになる。したがって、 ＲpＡ＝（１．１〜１．２）ｔ Ｒp１＝αｘｊ（１＜α＜２） Ｒp２＝βｘｊ（０＜β＜１） という構造を成している。
【００１８】従って、第１のチャネルドープの注入量を
大きくし、第２のチャネルドープの注入量を小さくする
ことによってパンチスルーを起こすことなく低しきい値
電圧化を無理なく行うことができる。
大きくし、第２のチャネルドープの注入量を小さくする
ことによってパンチスルーを起こすことなく低しきい値
電圧化を無理なく行うことができる。
【００１９】つまり、第１のチャネルドープと第２のチ
ャネルドープとにおいてイオン注入量およびイオン注入
エネルギーをそれぞれ独立して定めることによって、し
きい値電圧の制御とパンチスルーの防止とを独立して行
うことができるので、ＭＯＳトランジスタの特性を選択
する設計の自由度を増大することができる。
ャネルドープとにおいてイオン注入量およびイオン注入
エネルギーをそれぞれ独立して定めることによって、し
きい値電圧の制御とパンチスルーの防止とを独立して行
うことができるので、ＭＯＳトランジスタの特性を選択
する設計の自由度を増大することができる。
【００２０】実施の形態２．ＤＲＡＭなどのメモリーデ
バイスにＭＯＳトランジスタを使用する場合、基板の表
面濃度が濃い場合、基板にバックバイアスをかけたとき
にしきい値電圧が増加してしまうという基板効果が問題
となってきている。
バイスにＭＯＳトランジスタを使用する場合、基板の表
面濃度が濃い場合、基板にバックバイアスをかけたとき
にしきい値電圧が増加してしまうという基板効果が問題
となってきている。
【００２１】そこで、第２のチャネルドープの注入深さ
Ｒp２を実施の形態１の場合よりシリコン基板１の表面
に近づけて（Ｒp２＝γｘｊ（０＜γ＜０．６））ボロ
ンをイオン注入する事によって必要なイオン注入量を少
なくすることができ、シリコン基板１表面のイオン濃度
の増加を抑えて基板効果を低減することができる。さら
に、このとき、第１のチャネルドープの注入深さＲp１
をできるだけ深くし、注入量はできるだけ小さく（注入
量が０の場合も含む）すればさらに基板効果を低減する
ことができる。
Ｒp２を実施の形態１の場合よりシリコン基板１の表面
に近づけて（Ｒp２＝γｘｊ（０＜γ＜０．６））ボロ
ンをイオン注入する事によって必要なイオン注入量を少
なくすることができ、シリコン基板１表面のイオン濃度
の増加を抑えて基板効果を低減することができる。さら
に、このとき、第１のチャネルドープの注入深さＲp１
をできるだけ深くし、注入量はできるだけ小さく（注入
量が０の場合も含む）すればさらに基板効果を低減する
ことができる。
【００２２】従って、ＤＲＡＭにおいて低電源電圧化が
進んでも基板効果の低減ができるＭＯＳトランジスタを
提供することができる。
進んでも基板効果の低減ができるＭＯＳトランジスタを
提供することができる。
【００２３】
【発明の効果】以上のようにこの発明によれば、ＭＯＳ
トランジスタのチャネル領域にパンチスルー防止用とし
きい値電圧制御用との２つのイオン注入位置を有するよ
うにしたので、イオン注入量およびイオン注入エネルギ
ーをそれぞれ独立して制御することができＭＯＳトラン
ジスタの設計の自由度が増大する。
トランジスタのチャネル領域にパンチスルー防止用とし
きい値電圧制御用との２つのイオン注入位置を有するよ
うにしたので、イオン注入量およびイオン注入エネルギ
ーをそれぞれ独立して制御することができＭＯＳトラン
ジスタの設計の自由度が増大する。
【００２４】また、しきい値電圧制御用イオン注入位置
がパンチスルー防止用注入位置よりもシリコン基板表面
側に位置するので、パンチスルーを起こすことなく低し
きい値電圧化を無理なく行うことができる。
がパンチスルー防止用注入位置よりもシリコン基板表面
側に位置するので、パンチスルーを起こすことなく低し
きい値電圧化を無理なく行うことができる。
【００２５】また、パンチスルー防止用イオン注入位置
としきい値電圧制御用イオン注入位置とのシリコン基板
表面よりの深さをＲp１，Ｒp２とし、上記シリコン基板
表面よりソース・ドレイン領域下端までの深さをｘｊと
したとき、 Ｒp１＝αｘｊ（１＜α＜２） Ｒp２＝βｘｊ（０＜β＜１） であるようにしたので、イオン注入量およびイオン注入
エネルギーをそれぞれ独立して定めることができ、しき
い値電圧の制御とパンチスルーの防止とを独立して最小
のイオン注入量で行うことができるので、ＭＯＳトラン
ジスタの設計の自由度を増大することができる。
としきい値電圧制御用イオン注入位置とのシリコン基板
表面よりの深さをＲp１，Ｒp２とし、上記シリコン基板
表面よりソース・ドレイン領域下端までの深さをｘｊと
したとき、 Ｒp１＝αｘｊ（１＜α＜２） Ｒp２＝βｘｊ（０＜β＜１） であるようにしたので、イオン注入量およびイオン注入
エネルギーをそれぞれ独立して定めることができ、しき
い値電圧の制御とパンチスルーの防止とを独立して最小
のイオン注入量で行うことができるので、ＭＯＳトラン
ジスタの設計の自由度を増大することができる。
【００２６】また、Ｒp２＝γｘｊ（０＜γ＜０．６）
であるようにしたので、イオン注入量が少なくてすみ、
基板表面の濃度を低く保てるので基板効果を低減するこ
とができる。
であるようにしたので、イオン注入量が少なくてすみ、
基板表面の濃度を低く保てるので基板効果を低減するこ
とができる。
【００２７】また、シリコン基板またはウエル上に分離
絶縁膜を形成する工程と、上記分離絶縁膜直下にトラン
ジスタ間分離用イオン注入位置がくるように上記分離絶
縁膜によって分離された素子形成領域に、イオン注入す
る工程と、後工程で形成されるソース・ドレイン領域下
端よりも深い位置に、パンチスルー防止用イオン注入位
置がくるように上記素子形成領域にイオン注入する工程
と、上記ソース・ドレイン領域下端よりも浅い位置にし
きい値電圧制御用イオン注入位置がくるように上記素子
形成領域にイオン注入する工程と、上記素子形成領域に
ゲート電極を形成する工程と、上記ゲート電極をマスク
としてソース・ドレイン領域を形成する工程とを備える
ようにしたので、イオン注入量およびイオン注入エネル
ギーをそれぞれ独立して定めることができ、しきい値電
圧の制御とパンチスルーの防止とを独立して行うことが
できるので、ＭＯＳトランジスタの設計の自由度を増大
することができる製造方法が得られる。
絶縁膜を形成する工程と、上記分離絶縁膜直下にトラン
ジスタ間分離用イオン注入位置がくるように上記分離絶
縁膜によって分離された素子形成領域に、イオン注入す
る工程と、後工程で形成されるソース・ドレイン領域下
端よりも深い位置に、パンチスルー防止用イオン注入位
置がくるように上記素子形成領域にイオン注入する工程
と、上記ソース・ドレイン領域下端よりも浅い位置にし
きい値電圧制御用イオン注入位置がくるように上記素子
形成領域にイオン注入する工程と、上記素子形成領域に
ゲート電極を形成する工程と、上記ゲート電極をマスク
としてソース・ドレイン領域を形成する工程とを備える
ようにしたので、イオン注入量およびイオン注入エネル
ギーをそれぞれ独立して定めることができ、しきい値電
圧の制御とパンチスルーの防止とを独立して行うことが
できるので、ＭＯＳトランジスタの設計の自由度を増大
することができる製造方法が得られる。
【図１】 この発明のＮＭＯＳトランジスタの構造を示
す断面図である。
す断面図である。
【図２】 図１の製造方法を示す工程断面図である。
【図３】 従来のＮＭＯＳトランジスタの構造を示す断
面図である。
面図である。
１ シリコン基板、２ 分離酸化膜、３ チャネルカッ
トによるイオン注入位置、５ ゲート電極、６ ソース
・ドレイン領域、７ 第１のチャネルドープによるイオ
ン注入位置、８ 第２のチャネルドープによるイオン注
入位置。
トによるイオン注入位置、５ ゲート電極、６ ソース
・ドレイン領域、７ 第１のチャネルドープによるイオ
ン注入位置、８ 第２のチャネルドープによるイオン注
入位置。
Claims (5)
- 【請求項１】 分離絶縁膜によって分離されたシリコン
基板またはウエルの素子形成領域上にゲート電極を備
え、上記素子形成領域内にソース・ドレイン領域を備え
たＭＯＳトランジスタを有する半導体装置において、 上記ＭＯＳトランジスタのチャネル領域にパンチスルー
防止用としきい値電圧制御用との２つのイオン注入位置
を有することを特徴とする半導体装置。 - 【請求項２】 しきい値電圧制御用イオン注入位置がパ
ンチスルー防止用イオン注入位置よりもシリコン基板表
面側に位置することを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 パンチスルー防止用イオン注入位置とし
きい値電圧制御用イオン注入位置とのシリコン基板表面
よりの深さをＲp１，Ｒp２とし、上記シリコン基板表面
よりソース・ドレイン領域下端までの深さをｘｊとした
とき、 Ｒp１＝αｘｊ（１＜α＜２） Ｒp２＝βｘｊ（０＜β＜１） であることを特徴とする請求項２記載の半導体装置。 - 【請求項４】 Ｒp２＝γｘｊ（０＜γ＜０．６）であ
ることを特徴とする請求項３記載の半導体装置。 - 【請求項５】 シリコン基板またはウエル上に分離絶縁
膜を形成する工程と、上記分離絶縁膜直下にトランジス
タ間分離用イオン注入位置がくるように上記分離絶縁膜
によって分離された素子形成領域にイオン注入する工程
と、後工程で形成されるソース・ドレイン領域下端より
も深い位置にパンチスルー防止用イオン注入位置がくる
ように上記素子形成領域にイオン注入する工程と、上記
ソース・ドレイン領域下端よりも浅い位置にしきい値電
圧制御用イオン注入位置がくるように上記素子形成領域
にイオン注入する工程と、上記素子形成領域にゲート電
極を形成する工程と、上記ゲート電極をマスクとしてソ
ース・ドレイン領域を形成する工程とを備えた半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23054396A JPH1074941A (ja) | 1996-08-30 | 1996-08-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23054396A JPH1074941A (ja) | 1996-08-30 | 1996-08-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074941A true JPH1074941A (ja) | 1998-03-17 |
Family
ID=16909413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23054396A Pending JPH1074941A (ja) | 1996-08-30 | 1996-08-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1074941A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093507A (ja) * | 2004-09-27 | 2006-04-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100850172B1 (ko) | 2007-07-25 | 2008-08-04 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조 방법 |
-
1996
- 1996-08-30 JP JP23054396A patent/JPH1074941A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093507A (ja) * | 2004-09-27 | 2006-04-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7592241B2 (en) | 2004-09-27 | 2009-09-22 | Fujitsu Microelectronics Limited | Semiconductor device having well with peak impurity concentrations and method for fabricating the same |
| JP4540438B2 (ja) * | 2004-09-27 | 2010-09-08 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| KR100850172B1 (ko) | 2007-07-25 | 2008-08-04 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조 방법 |
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