JP2002359253A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Abstract
(57)【要約】
【課題】 素子分離絶縁膜における接合リーク電流を抑
えることができ半導体素子の製造方法を提供する。 【解決手段】 コア素子領域と入出力素子領域とを形成
するための半導体基板２０に、素子分離絶縁膜２１、ゲ
ート絶縁膜２２及びゲート電極２３を形成する工程と、
その上からの低濃度のイオン注入でコア素子領域に第１
ＬＤＤ領域２４を形成する工程と、コア素子領域のゲー
ト電極２３とゲート電極２３周囲の活性領域の一部のみ
を覆う感光膜パターン２５を形成する工程と、その上か
らの低濃度のイオン注入でコア素子領域および入出力素
子領域に第１ＬＤＤ領域より深いプロファイルの第２Ｌ
ＤＤ領域を形成する工程と、感光膜パターン２５を除去
して絶縁膜スペーサ２７を形成する工程と、その上から
高濃度のイオン注入を行い、第１ソース／ドレイン領域
２８、第２ソース／ドレイン領域２９及びシリサイド膜
３０を形成する工程とを含む。
えることができ半導体素子の製造方法を提供する。 【解決手段】 コア素子領域と入出力素子領域とを形成
するための半導体基板２０に、素子分離絶縁膜２１、ゲ
ート絶縁膜２２及びゲート電極２３を形成する工程と、
その上からの低濃度のイオン注入でコア素子領域に第１
ＬＤＤ領域２４を形成する工程と、コア素子領域のゲー
ト電極２３とゲート電極２３周囲の活性領域の一部のみ
を覆う感光膜パターン２５を形成する工程と、その上か
らの低濃度のイオン注入でコア素子領域および入出力素
子領域に第１ＬＤＤ領域より深いプロファイルの第２Ｌ
ＤＤ領域を形成する工程と、感光膜パターン２５を除去
して絶縁膜スペーサ２７を形成する工程と、その上から
高濃度のイオン注入を行い、第１ソース／ドレイン領域
２８、第２ソース／ドレイン領域２９及びシリサイド膜
３０を形成する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、より詳細には、セルフアラインドシリサイ
ド（サリサイド）を形成する工程、及びゲート絶縁膜が
薄いコア素子領域にＬＤＤ領域を形成するイオン注入工
程を含む半導体素子の製造方法に関する。
方法に関し、より詳細には、セルフアラインドシリサイ
ド（サリサイド）を形成する工程、及びゲート絶縁膜が
薄いコア素子領域にＬＤＤ領域を形成するイオン注入工
程を含む半導体素子の製造方法に関する。
【０００２】
【従来の技術】一般に、半導体回路を構成するトランジ
スタにおいて、最も重要な特性は電流駆動能力であり、
代表的なトランジスタである、ＭＯＳ ＦＥＴでは、そ
の電流駆動能力は、チャネル幅の設計により調整され
る。一般的なＭＯＳ ＦＥＴにおいて、そのゲート電極
には不純物がドーピングされたポリシリコン層が用いら
れ、そのソース／ドレインには不純物がドーピングされ
た半導体基板表層部の拡散領域が用いられる。
スタにおいて、最も重要な特性は電流駆動能力であり、
代表的なトランジスタである、ＭＯＳ ＦＥＴでは、そ
の電流駆動能力は、チャネル幅の設計により調整され
る。一般的なＭＯＳ ＦＥＴにおいて、そのゲート電極
には不純物がドーピングされたポリシリコン層が用いら
れ、そのソース／ドレインには不純物がドーピングされ
た半導体基板表層部の拡散領域が用いられる。
【０００３】従来のＣＭＯＳ ＦＥＴ構造において、ｐ
チャネル型ＭＯＳ ＦＥＴに埋込みチャネルを形成する
場合があり、このとき、ｎ＋にドーピングされたポリシ
リコンゲート電極をｐチャネル型ＭＯＳ ＦＥＴに用い
る。しかし、表面にチャネルを有するｎチャネル型ＭＯ
Ｓ ＦＥＴと、ｐチャネル型ＭＯＳ ＦＥＴとの間には、
しきい値電圧の差が発生するため、素子の設計や製造方
法において多くの制限を受けていた。
チャネル型ＭＯＳ ＦＥＴに埋込みチャネルを形成する
場合があり、このとき、ｎ＋にドーピングされたポリシ
リコンゲート電極をｐチャネル型ＭＯＳ ＦＥＴに用い
る。しかし、表面にチャネルを有するｎチャネル型ＭＯ
Ｓ ＦＥＴと、ｐチャネル型ＭＯＳ ＦＥＴとの間には、
しきい値電圧の差が発生するため、素子の設計や製造方
法において多くの制限を受けていた。
【０００４】例えば、従来の技術に係るデュアルゲート
電極を有するＣＭＯＳ ＦＥＴの製造方法においては、
デュアルゲート電極を形成するために、ｎ型用の不純物
のイオン注入工程と、ｐ型用の不純物のイオン注入工程
とを含ませる必要があり、２回のリソグラフィ工程を要
する。そのため、製造工程が複雑となること、湿式処理
に伴う汚染の可能性が高くなること、歩留まりが低下す
ること、素子動作の信頼性が低下することなどの問題点
があった。
電極を有するＣＭＯＳ ＦＥＴの製造方法においては、
デュアルゲート電極を形成するために、ｎ型用の不純物
のイオン注入工程と、ｐ型用の不純物のイオン注入工程
とを含ませる必要があり、２回のリソグラフィ工程を要
する。そのため、製造工程が複雑となること、湿式処理
に伴う汚染の可能性が高くなること、歩留まりが低下す
ること、素子動作の信頼性が低下することなどの問題点
があった。
【０００５】図１Ａ〜図１Ｃは、従来の技術に係る半導
体素子の製造過程における素子の断面構造を工程順に示
した図である。
体素子の製造過程における素子の断面構造を工程順に示
した図である。
【０００６】まず、半導体基板１０の表層部に、活性領
域を画定する素子分離絶縁膜１１を形成する。次に、半
導体基板１０の上面にゲート絶縁層（図示せず）とポリ
シリコン層（図示せず）とを成長させ、リソグラフィ工
程によって形成したマスクによりポリシリコン層をエッ
チングし、ゲート電極１３及びゲート絶縁膜１２を形成
する。
域を画定する素子分離絶縁膜１１を形成する。次に、半
導体基板１０の上面にゲート絶縁層（図示せず）とポリ
シリコン層（図示せず）とを成長させ、リソグラフィ工
程によって形成したマスクによりポリシリコン層をエッ
チングし、ゲート電極１３及びゲート絶縁膜１２を形成
する。
【０００７】次に、ゲート電極１３をマスクとして低濃
度のイオン注入を行い、ゲート電極１３の両側（図面左
右方向）における半導体基板１０の表層部にＬＤＤ領域
１４を形成する。さらに、ゲート電極１３の側壁部を含
む表面に、酸化処理又はＣＶＤなどにより絶縁膜を成長
させた後、活性領域の表面などに成長した絶縁膜をドラ
イエッチングにより除去し、ゲート電極１３の側壁面に
絶縁膜を残すようにして、ゲート電極１３の側壁面に絶
縁膜スペーサ１５を形成する（図１Ａ参照）。
度のイオン注入を行い、ゲート電極１３の両側（図面左
右方向）における半導体基板１０の表層部にＬＤＤ領域
１４を形成する。さらに、ゲート電極１３の側壁部を含
む表面に、酸化処理又はＣＶＤなどにより絶縁膜を成長
させた後、活性領域の表面などに成長した絶縁膜をドラ
イエッチングにより除去し、ゲート電極１３の側壁面に
絶縁膜を残すようにして、ゲート電極１３の側壁面に絶
縁膜スペーサ１５を形成する（図１Ａ参照）。
【０００８】まず、絶縁膜スペーサ１５をマスクとして
高濃度のイオン注入を行い、ゲート電極１３の両側（図
面左右方向）における半導体基板１０の表層部に、第１
ソース／ドレイン領域１６を形成する。
高濃度のイオン注入を行い、ゲート電極１３の両側（図
面左右方向）における半導体基板１０の表層部に、第１
ソース／ドレイン領域１６を形成する。
【０００９】さらに、第１ソース／ドレイン領域１６を
形成する場合より、拡散度の大きいドーパントを用い、
また、低濃度の注入量で、深いプロファイルを有するよ
うにイオン注入を行って、第２ソース／ドレイン領域１
７を形成する（図１Ｂ参照）。
形成する場合より、拡散度の大きいドーパントを用い、
また、低濃度の注入量で、深いプロファイルを有するよ
うにイオン注入を行って、第２ソース／ドレイン領域１
７を形成する（図１Ｂ参照）。
【００１０】この段階では、スパッタリング法などでゲ
ート電極１３及び第１ソース／ドレイン領域１６の表面
に金属膜を付着させた後、熱処理を施して金属膜をシリ
サイド化させる。そして、絶縁膜スペーサ１５の表面に
付着した金属膜等を除去して、ゲート電極１３及び第１
ソース／ドレイン領域１６の上面にシリサイド膜１８を
形成する（図１Ｃ参照）。
ート電極１３及び第１ソース／ドレイン領域１６の表面
に金属膜を付着させた後、熱処理を施して金属膜をシリ
サイド化させる。そして、絶縁膜スペーサ１５の表面に
付着した金属膜等を除去して、ゲート電極１３及び第１
ソース／ドレイン領域１６の上面にシリサイド膜１８を
形成する（図１Ｃ参照）。
【００１１】しかしながら、上述したような従来の技術
に係る半導体素子の製造方法の場合には、素子の微細化
が進み、それにより拡散領域の接合深さがさらに浅くな
ると対応できない。その理由は、シリサイド膜１８を形
成するための熱拡散による接合深さが相対的に深くな
り、このことがＬＤＤ領域１４に弊害をもたらすからで
ある。
に係る半導体素子の製造方法の場合には、素子の微細化
が進み、それにより拡散領域の接合深さがさらに浅くな
ると対応できない。その理由は、シリサイド膜１８を形
成するための熱拡散による接合深さが相対的に深くな
り、このことがＬＤＤ領域１４に弊害をもたらすからで
ある。
【００１２】特に、シリサイド膜１８が半導体基板１０
と素子分離絶縁膜１１との間の深い部分に形成された場
合には、素子分離絶縁膜１１における接合領域でリーク
電流が非常に大きくなる。さらに、製造過程の進行に伴
って、素子分離絶縁膜１１の高さが低くなると、リーク
電流は、ますます増加してしまうという問題点がある。
と素子分離絶縁膜１１との間の深い部分に形成された場
合には、素子分離絶縁膜１１における接合領域でリーク
電流が非常に大きくなる。さらに、製造過程の進行に伴
って、素子分離絶縁膜１１の高さが低くなると、リーク
電流は、ますます増加してしまうという問題点がある。
【００１３】
【発明が解決しようとする課題】本発明は、上述したよ
うな従来の技術の問題点を解決するためになされたもの
であり、ゲート絶縁膜の厚さが薄いコア素子とゲート絶
縁膜の厚さが厚い入出力素子とを形成するための半導体
素子において、シリサイド膜を形成するためのイオン注
入の際に、コア素子のＬＤＤ領域への弊害を防ぐことが
できるとともに、素子分離絶縁膜における接合リーク電
流を抑えることができ、それにより、製造歩留まり及び
素子動作の信頼性を向上させることができる半導体素子
の製造方法を提供することを目的としている。
うな従来の技術の問題点を解決するためになされたもの
であり、ゲート絶縁膜の厚さが薄いコア素子とゲート絶
縁膜の厚さが厚い入出力素子とを形成するための半導体
素子において、シリサイド膜を形成するためのイオン注
入の際に、コア素子のＬＤＤ領域への弊害を防ぐことが
できるとともに、素子分離絶縁膜における接合リーク電
流を抑えることができ、それにより、製造歩留まり及び
素子動作の信頼性を向上させることができる半導体素子
の製造方法を提供することを目的としている。
【００１４】
【課題を解決するための手段】本発明に係る半導体素子
の製造方法は、半導体基板の表層部に、コア素子領域と
入出力素子領域とを形成するための活性領域を画定する
素子分離絶縁膜を形成する工程と、前記半導体基板の上
面にゲート絶縁膜を形成する工程と、前記コア素子領域
および前記入出力素子領域における前記ゲート絶縁膜の
上面にゲート電極を形成する工程と、前記入出力素子領
域を覆い、前記コア素子領域に開口を有するマスクパタ
ーンを形成し、該マスクパターンおよびコア素子領域に
おけるゲート電極をマスクとして低濃度のイオン注入を
行い、前記コア素子領域の前記活性領域に第１ＬＤＤ領
域を形成する工程と、前記マスクパターンを除去する工
程と、前記入出力素子領域における前記活性領域の表面
を露出させ、前記コア素子領域における前記ゲート電極
と前記ゲート電極周囲の活性領域の一部のみを覆う感光
膜パターンを形成する工程と、該感光膜パターンをマス
クとして低濃度のイオン注入を行い、前記コア素子領域
における露出された活性領域の一部に、前記第１ＬＤＤ
領域より深いプロファイルを有する第２ＬＤＤ領域を形
成する工程と、前記感光膜パターンを除去する工程と、
前記コア素子領域および前記入出力素子領域における前
記ゲート電極の側壁面に絶縁膜スペーサを形成する工程
と、該絶縁膜スペーサをマスクとして高濃度のイオン注
入を行い、浅いプロファイルを有する第１ソース／ドレ
イン領域及び深いプロファイルを有する第２ソース／ド
レイン領域を形成する工程と、前記ゲート電極及び第１
ソース／ドレイン領域の上部にシリサイド膜を形成する
工程とを含む。
の製造方法は、半導体基板の表層部に、コア素子領域と
入出力素子領域とを形成するための活性領域を画定する
素子分離絶縁膜を形成する工程と、前記半導体基板の上
面にゲート絶縁膜を形成する工程と、前記コア素子領域
および前記入出力素子領域における前記ゲート絶縁膜の
上面にゲート電極を形成する工程と、前記入出力素子領
域を覆い、前記コア素子領域に開口を有するマスクパタ
ーンを形成し、該マスクパターンおよびコア素子領域に
おけるゲート電極をマスクとして低濃度のイオン注入を
行い、前記コア素子領域の前記活性領域に第１ＬＤＤ領
域を形成する工程と、前記マスクパターンを除去する工
程と、前記入出力素子領域における前記活性領域の表面
を露出させ、前記コア素子領域における前記ゲート電極
と前記ゲート電極周囲の活性領域の一部のみを覆う感光
膜パターンを形成する工程と、該感光膜パターンをマス
クとして低濃度のイオン注入を行い、前記コア素子領域
における露出された活性領域の一部に、前記第１ＬＤＤ
領域より深いプロファイルを有する第２ＬＤＤ領域を形
成する工程と、前記感光膜パターンを除去する工程と、
前記コア素子領域および前記入出力素子領域における前
記ゲート電極の側壁面に絶縁膜スペーサを形成する工程
と、該絶縁膜スペーサをマスクとして高濃度のイオン注
入を行い、浅いプロファイルを有する第１ソース／ドレ
イン領域及び深いプロファイルを有する第２ソース／ド
レイン領域を形成する工程と、前記ゲート電極及び第１
ソース／ドレイン領域の上部にシリサイド膜を形成する
工程とを含む。
【００１５】ここで、前記入出力素子領域及び前記コア
素子領域がｎチャネル型ＭＯＳ領域に形成される場合に
は、前記第１ＬＤＤ領域を形成する工程又は前記第２Ｌ
ＤＤ領域を形成する工程における前記低濃度のイオン注
入において、Ａｓ及びＰのうちのいずれか一つ以上をド
ーパントとして用いることが望ましい。
素子領域がｎチャネル型ＭＯＳ領域に形成される場合に
は、前記第１ＬＤＤ領域を形成する工程又は前記第２Ｌ
ＤＤ領域を形成する工程における前記低濃度のイオン注
入において、Ａｓ及びＰのうちのいずれか一つ以上をド
ーパントとして用いることが望ましい。
【００１６】また、前記入出力素子領域及び前記コア素
子領域がｐチャネル型ＭＯＳ領域に形成される場合に
は、前記第１ＬＤＤ領域を形成する工程又は前記第２Ｌ
ＤＤ領域を形成する工程における前記低濃度のイオン注
入において、ＢＦ2、Ｂ、及びＩｎのうちのいずれか一
つ以上をドーパントとして用いることが望ましい。
子領域がｐチャネル型ＭＯＳ領域に形成される場合に
は、前記第１ＬＤＤ領域を形成する工程又は前記第２Ｌ
ＤＤ領域を形成する工程における前記低濃度のイオン注
入において、ＢＦ2、Ｂ、及びＩｎのうちのいずれか一
つ以上をドーパントとして用いることが望ましい。
【００１７】一方、前記入出力素子領域及び前記コア素
子領域がｎチャネル型ＭＯＳ領域に形成される場合に
は、前記第１ソース／ドレイン領域又は前記第２ソース
／ドレイン領域を形成する工程における前記高濃度のイ
オン注入において、Ａｓ及びＰのうちのいずれか一つ以
上をドーパントとして用いることが望ましい。
子領域がｎチャネル型ＭＯＳ領域に形成される場合に
は、前記第１ソース／ドレイン領域又は前記第２ソース
／ドレイン領域を形成する工程における前記高濃度のイ
オン注入において、Ａｓ及びＰのうちのいずれか一つ以
上をドーパントとして用いることが望ましい。
【００１８】また、前記入出力素子領域及び前記コア素
子領域がｐチャネル型ＭＯＳ領域に形成される場合に
は、前記第１ソース／ドレイン領域又は前記第２ソース
／ドレイン領域を形成する工程における前記高濃度のイ
オン注入において、ＢＦ2、Ｂ、Ｉｎのうちのいずれか
一つ以上をドーパントとして用いることが望ましい。
子領域がｐチャネル型ＭＯＳ領域に形成される場合に
は、前記第１ソース／ドレイン領域又は前記第２ソース
／ドレイン領域を形成する工程における前記高濃度のイ
オン注入において、ＢＦ2、Ｂ、Ｉｎのうちのいずれか
一つ以上をドーパントとして用いることが望ましい。
【００１９】一方、前記第１ＬＤＤ領域を形成する工程
において、イオンの注入を、イオンの注入量：１Ｅ１３
〜２Ｅ１５ions／cm2、注入エネルギー：１０〜５０ke
Ｖの範囲で行うことが望ましい。
において、イオンの注入を、イオンの注入量：１Ｅ１３
〜２Ｅ１５ions／cm2、注入エネルギー：１０〜５０ke
Ｖの範囲で行うことが望ましい。
【００２０】また、前記第２ＬＤＤ領域を形成する工程
において、イオンの注入を、イオンの注入量：１Ｅ１３
〜１Ｅ１５ions／cm2、注入エネルギー：１０〜７０ke
Ｖの範囲で行うことが望ましい。
において、イオンの注入を、イオンの注入量：１Ｅ１３
〜１Ｅ１５ions／cm2、注入エネルギー：１０〜７０ke
Ｖの範囲で行うことが望ましい。
【００２１】一方、本発明に係る別の半導体素子の製造
方法は、半導体基板の表層部に、コア素子領域と入出力
素子領域とを形成するための活性領域を画定する素子分
離絶縁膜を形成する工程と、前記半導体基板の上面にゲ
ート絶縁膜を形成する工程と、前記コア素子領域および
前記入出力素子領域における前記ゲート絶縁膜の上面に
ゲート電極を形成する工程と、前記入出力素子領域にお
ける前記活性領域の表面を露出させ、前記コア素子領域
における前記ゲート電極と前記ゲート電極周囲の活性領
域の一部のみを覆う感光膜パターンを形成する工程と、
該感光膜パターンをマスクとして低濃度のイオン注入を
行い、前記入出力素子領域の活性領域と前記コア素子領
域における露出された活性領域の一部に、第２ＬＤＤ領
域を形成する工程と、前記感光膜パターンを除去する工
程と、前記入出力素子領域を覆い、前記コア素子領域に
開口を有するマスクパターンを形成し、該マスクパター
ンおよびコア素子領域におけるゲート電極をマスクとし
て低濃度のイオン注入を行い、前記コア素子領域の前記
活性領域に前記第１ＬＤＤ領域より浅い第２ＬＤＤ領域
を形成する工程と、前記マスクパターンを除去する工程
と、前記コア素子領域および前記入出力素子領域におけ
る前記ゲート電極の側壁面に絶縁膜スペーサを形成する
工程と、該絶縁膜スペーサをマスクとして高濃度のイオ
ン注入を行い浅いプロファイルを有する第１ソース／ド
レイン領域と深いプロファイルを有する第２ソース／ド
レイン領域を形成する工程と、前記ゲート電極及び第１
ソース／ドレイン領域の上部にシリサイド膜を形成する
工程とを含む。
方法は、半導体基板の表層部に、コア素子領域と入出力
素子領域とを形成するための活性領域を画定する素子分
離絶縁膜を形成する工程と、前記半導体基板の上面にゲ
ート絶縁膜を形成する工程と、前記コア素子領域および
前記入出力素子領域における前記ゲート絶縁膜の上面に
ゲート電極を形成する工程と、前記入出力素子領域にお
ける前記活性領域の表面を露出させ、前記コア素子領域
における前記ゲート電極と前記ゲート電極周囲の活性領
域の一部のみを覆う感光膜パターンを形成する工程と、
該感光膜パターンをマスクとして低濃度のイオン注入を
行い、前記入出力素子領域の活性領域と前記コア素子領
域における露出された活性領域の一部に、第２ＬＤＤ領
域を形成する工程と、前記感光膜パターンを除去する工
程と、前記入出力素子領域を覆い、前記コア素子領域に
開口を有するマスクパターンを形成し、該マスクパター
ンおよびコア素子領域におけるゲート電極をマスクとし
て低濃度のイオン注入を行い、前記コア素子領域の前記
活性領域に前記第１ＬＤＤ領域より浅い第２ＬＤＤ領域
を形成する工程と、前記マスクパターンを除去する工程
と、前記コア素子領域および前記入出力素子領域におけ
る前記ゲート電極の側壁面に絶縁膜スペーサを形成する
工程と、該絶縁膜スペーサをマスクとして高濃度のイオ
ン注入を行い浅いプロファイルを有する第１ソース／ド
レイン領域と深いプロファイルを有する第２ソース／ド
レイン領域を形成する工程と、前記ゲート電極及び第１
ソース／ドレイン領域の上部にシリサイド膜を形成する
工程とを含む。
【００２２】なお、パターニングをするためのリソグラ
フィ工程や、それにより形成されたレジストなどのマス
クを用いてエッチングする工程、さらにレジストなどを
洗浄またはアッシングする工程などは、半導体プロセス
において自明であるので必要最小限度の記載に留める。
フィ工程や、それにより形成されたレジストなどのマス
クを用いてエッチングする工程、さらにレジストなどを
洗浄またはアッシングする工程などは、半導体プロセス
において自明であるので必要最小限度の記載に留める。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態に係る
半導体素子の製造方法について、添付した図面を参照し
て詳細に説明する。
半導体素子の製造方法について、添付した図面を参照し
て詳細に説明する。
【００２４】図２Ａ〜図２Ｄは、本発明の実施の形態に
係る半導体素子の製造過程における素子の断面構造を工
程順に示した図であり、コア素子領域に、ｎチャネル型
ＭＯＳ ＦＥＴ又はｐチャネル型ＭＯＳ ＦＥＴのいずれ
かを形成する場合を示している。なお、入出力素子領域
については、一部を除いてコア素子領域と同様であるの
で図示を省略し、必要に応じて説明を加える。
係る半導体素子の製造過程における素子の断面構造を工
程順に示した図であり、コア素子領域に、ｎチャネル型
ＭＯＳ ＦＥＴ又はｐチャネル型ＭＯＳ ＦＥＴのいずれ
かを形成する場合を示している。なお、入出力素子領域
については、一部を除いてコア素子領域と同様であるの
で図示を省略し、必要に応じて説明を加える。
【００２５】まず、半導体基板２０の表層部に、コア素
子領域と入出力素子領域とを形成するための活性領域を
画定する素子分離絶縁膜２１を形成する。なお、コア素
子領域の場合のみを図示しているが、入出力素子領域に
おいても同様に素子分離絶縁膜を形成するが、コア素子
領域におけるゲート絶縁膜の厚さが薄くなり、入出力素
子領域におけるゲート絶縁膜の厚さが厚くなるように、
それぞれ適切な厚さにゲート絶縁層を形成する。
子領域と入出力素子領域とを形成するための活性領域を
画定する素子分離絶縁膜２１を形成する。なお、コア素
子領域の場合のみを図示しているが、入出力素子領域に
おいても同様に素子分離絶縁膜を形成するが、コア素子
領域におけるゲート絶縁膜の厚さが薄くなり、入出力素
子領域におけるゲート絶縁膜の厚さが厚くなるように、
それぞれ適切な厚さにゲート絶縁層を形成する。
【００２６】次に、半導体基板２０の上面にゲート絶縁
層を成長させ、該ゲート絶縁層の上面にポリシリコン層
を成長させる。このとき、コア素子領域および入出力素
子領域のそれぞれに適切な厚さにゲート電極用ポリシリ
コン層を成長させる。
層を成長させ、該ゲート絶縁層の上面にポリシリコン層
を成長させる。このとき、コア素子領域および入出力素
子領域のそれぞれに適切な厚さにゲート電極用ポリシリ
コン層を成長させる。
【００２７】そして、リソグラフィ工程によって形成し
たマスクによりポリシリコン層をエッチングして、コア
素子領域および入出力素子領域において、半導体基板２
０の上面にゲート絶縁膜２２を形成し、ゲート絶縁膜２
２の上面にゲート電極２３を形成する。
たマスクによりポリシリコン層をエッチングして、コア
素子領域および入出力素子領域において、半導体基板２
０の上面にゲート絶縁膜２２を形成し、ゲート絶縁膜２
２の上面にゲート電極２３を形成する。
【００２８】次に、入出力素子領域を覆い、コア素子領
域に開口を有するマスクパターンを形成する。そして、
該マスクパターンおよびコア素子領域におけるゲート電
極２３をマスクとして低濃度のイオン注入を行い、図２
Ａに示されているように、素子分離絶縁膜２１とゲート
電極２３の側壁部に対応する領域との間の活性領域、す
なわちゲート電極２３の両側（図面左右方向）の半導体
基板２０の表層部に、第１ＬＤＤ領域２４を形成する。
なお、コア素子領域での場合のみを図示しており、入出
力素子領域では第１ＬＤＤ領域を形成しないが、必要に
応じて形成してもよい。
域に開口を有するマスクパターンを形成する。そして、
該マスクパターンおよびコア素子領域におけるゲート電
極２３をマスクとして低濃度のイオン注入を行い、図２
Ａに示されているように、素子分離絶縁膜２１とゲート
電極２３の側壁部に対応する領域との間の活性領域、す
なわちゲート電極２３の両側（図面左右方向）の半導体
基板２０の表層部に、第１ＬＤＤ領域２４を形成する。
なお、コア素子領域での場合のみを図示しており、入出
力素子領域では第１ＬＤＤ領域を形成しないが、必要に
応じて形成してもよい。
【００２９】この第１ＬＤＤ領域２４を形成する工程に
おいて、イオンの注入を、イオンの注入量：１Ｅ１３〜
２Ｅ１５ions／cm2、注入エネルギー：１０〜５０keＶ
の範囲で行う。
おいて、イオンの注入を、イオンの注入量：１Ｅ１３〜
２Ｅ１５ions／cm2、注入エネルギー：１０〜５０keＶ
の範囲で行う。
【００３０】また、入出力素子領域及びコア素子領域が
ｐチャネル型ＭＯＳ領域に形成される場合には、第１Ｌ
ＤＤ領域２４を形成する工程における低濃度のイオン注
入において、ＢＦ2、Ｂ、及びＩｎのうちのいずれか一
つ以上をドーパントとして用いる。一方、ｎチャネル型
ＭＯＳ領域に形成される場合には、第１ＬＤＤ領域を形
成する工程における低濃度のイオン注入において、Ａｓ
及びＰのうちのいずれか一つ以上をドーパントとして用
いる（図２Ａ参照）。
ｐチャネル型ＭＯＳ領域に形成される場合には、第１Ｌ
ＤＤ領域２４を形成する工程における低濃度のイオン注
入において、ＢＦ2、Ｂ、及びＩｎのうちのいずれか一
つ以上をドーパントとして用いる。一方、ｎチャネル型
ＭＯＳ領域に形成される場合には、第１ＬＤＤ領域を形
成する工程における低濃度のイオン注入において、Ａｓ
及びＰのうちのいずれか一つ以上をドーパントとして用
いる（図２Ａ参照）。
【００３１】図２Ｂに示されているように、コア素子領
域において、第１ＬＤＤ領域２４における半導体基板２
０の上面のうち素子分離絶縁膜２１から所定距離の間を
残して、ゲート電極２３とゲート電極２３周囲の活性領
域の一部のみを覆う感光膜パターン２５を形成する。す
なわち、感光膜パターン２５は、コア素子領域における
活性領域のうち、素子分離絶縁膜２１から所定距離の間
の上面が露出させる。また、図示されていないが、入出
力素子領域における活性領域の表面を露出させる。な
お、入出力素子領域におけるゲート電極上面では、ゲー
ト絶縁膜の注入損傷を避けるため、感光膜パターンを形
成することが望ましい。
域において、第１ＬＤＤ領域２４における半導体基板２
０の上面のうち素子分離絶縁膜２１から所定距離の間を
残して、ゲート電極２３とゲート電極２３周囲の活性領
域の一部のみを覆う感光膜パターン２５を形成する。す
なわち、感光膜パターン２５は、コア素子領域における
活性領域のうち、素子分離絶縁膜２１から所定距離の間
の上面が露出させる。また、図示されていないが、入出
力素子領域における活性領域の表面を露出させる。な
お、入出力素子領域におけるゲート電極上面では、ゲー
ト絶縁膜の注入損傷を避けるため、感光膜パターンを形
成することが望ましい。
【００３２】次に、感光膜パターン２５をマスクとし
て、低濃度のイオン注入を行い、コア素子領域における
露出された活性領域の一部となる半導体基板２０の表層
部に、第１ＬＤＤ領域２４より深いプロファイルを有す
る第２ＬＤＤ領域２６を形成する。
て、低濃度のイオン注入を行い、コア素子領域における
露出された活性領域の一部となる半導体基板２０の表層
部に、第１ＬＤＤ領域２４より深いプロファイルを有す
る第２ＬＤＤ領域２６を形成する。
【００３３】なお、図２Ｂにはコア素子領域での場合の
みを図示しているが、入出力素子領域においても、第２
ＬＤＤ領域２６と同時に、別の第２ＬＤＤ領域を形成す
る。入出力素子領域の活性領域には感光膜パターン２５
を形成しないので、素子分離絶縁膜とゲート電極の側壁
部に対応する領域との間の活性領域に別の第２ＬＤＤ領
域を形成することとなる。
みを図示しているが、入出力素子領域においても、第２
ＬＤＤ領域２６と同時に、別の第２ＬＤＤ領域を形成す
る。入出力素子領域の活性領域には感光膜パターン２５
を形成しないので、素子分離絶縁膜とゲート電極の側壁
部に対応する領域との間の活性領域に別の第２ＬＤＤ領
域を形成することとなる。
【００３４】この第２ＬＤＤ領域２６を形成する工程に
おいて、イオンの注入を、イオンの注入量：１Ｅ１３〜
１Ｅ１５ions／cm2、注入エネルギー：１０〜７０keＶ
の範囲で行う。（図２Ｂ参照） 図２Ｃに示されている
ように、感光膜パターン２５を除去すると、後の工程は
上述した従来の技術と同様である。即ち、、ゲート電極
２３の側壁面に絶縁膜スペーサ２７を形成する。
おいて、イオンの注入を、イオンの注入量：１Ｅ１３〜
１Ｅ１５ions／cm2、注入エネルギー：１０〜７０keＶ
の範囲で行う。（図２Ｂ参照） 図２Ｃに示されている
ように、感光膜パターン２５を除去すると、後の工程は
上述した従来の技術と同様である。即ち、、ゲート電極
２３の側壁面に絶縁膜スペーサ２７を形成する。
【００３５】次に、絶縁膜スペーサ２７をマスクとして
高濃度のイオン注入を行い、絶縁膜スペーサ２７を加え
たゲート電極２３の両側（図面左右方向）における半導
体基板２０の表層部に、浅いプロファイルを有する第１
ソース／ドレイン領域２８及び深いプロファイルを有す
る第２ソース／ドレイン領域２９を形成する。
高濃度のイオン注入を行い、絶縁膜スペーサ２７を加え
たゲート電極２３の両側（図面左右方向）における半導
体基板２０の表層部に、浅いプロファイルを有する第１
ソース／ドレイン領域２８及び深いプロファイルを有す
る第２ソース／ドレイン領域２９を形成する。
【００３６】なお、図２Ｃにはコア素子領域での場合の
みを図示しているが、入出力素子領域においても同様に
絶縁膜スペーサ２７、第１ソース／ドレイン領域２８及
び第２ソース／ドレイン領域２９を形成する。
みを図示しているが、入出力素子領域においても同様に
絶縁膜スペーサ２７、第１ソース／ドレイン領域２８及
び第２ソース／ドレイン領域２９を形成する。
【００３７】ここで、第１ソース／ドレイン領域２８及
び第２ソース／ドレイン領域２９を形成するためのイオ
ン注入工程において、イオンの注入を、イオンの注入
量：１Ｅ１３〜１Ｅ１６ions／cm2、注入エネルギー：
５〜６０keＶの範囲で行う。
び第２ソース／ドレイン領域２９を形成するためのイオ
ン注入工程において、イオンの注入を、イオンの注入
量：１Ｅ１３〜１Ｅ１６ions／cm2、注入エネルギー：
５〜６０keＶの範囲で行う。
【００３８】また、この第１ソース／ドレイン領域２８
又は第２ソース／ドレイン領域２９を形成する工程にお
いて、前記入出力素子領域及び前記コア素子領域がｐチ
ャネル型ＭＯＳの場合には、ＢＦ2、Ｂ、及びＩｎのう
ちのいずれか一つ以上をドーパントとして用い、ｎチャ
ネル型ＭＯＳの場合には、Ａｓ及びＰのうちのいずれか
一つ以上をドーパントとして用いる。
又は第２ソース／ドレイン領域２９を形成する工程にお
いて、前記入出力素子領域及び前記コア素子領域がｐチ
ャネル型ＭＯＳの場合には、ＢＦ2、Ｂ、及びＩｎのう
ちのいずれか一つ以上をドーパントとして用い、ｎチャ
ネル型ＭＯＳの場合には、Ａｓ及びＰのうちのいずれか
一つ以上をドーパントとして用いる。
【００３９】さらに、浅い領域に形成する第１ソース／
ドレイン領域２８の場合には、同様に半導体基板に導電
性を与えるドーパントの中でも、重いイオンを用い、深
い領域に形成する第２ソース／ドレイン領域２９の場合
には、軽いイオンを用いる（図２Ｃ参照）。
ドレイン領域２８の場合には、同様に半導体基板に導電
性を与えるドーパントの中でも、重いイオンを用い、深
い領域に形成する第２ソース／ドレイン領域２９の場合
には、軽いイオンを用いる（図２Ｃ参照）。
【００４０】上記のイオン注入に続き、ゲート電極２３
及び第１ソース／ドレイン領域２８の上面にシリサイド
膜３０を形成する（図２Ｄ参照）。
及び第１ソース／ドレイン領域２８の上面にシリサイド
膜３０を形成する（図２Ｄ参照）。
【００４１】図３Ａ〜図３Ｄは、本発明の別の実施の形
態に係る半導体素子の製造過程における素子の断面構造
を工程順に示した図であり、上述した実施の形態におい
て、図２Ａに示した製造過程と図２Ｂに示した製造過程
とを入れ替えて行う場合を示している。後述のように、
本実施の形態では、コア素子領域に第２ＬＤＤ領域を形
成する工程、及び感光膜パターンを除去する工程の後
に、第１ＬＤＤ領域を形成する工程を行う。
態に係る半導体素子の製造過程における素子の断面構造
を工程順に示した図であり、上述した実施の形態におい
て、図２Ａに示した製造過程と図２Ｂに示した製造過程
とを入れ替えて行う場合を示している。後述のように、
本実施の形態では、コア素子領域に第２ＬＤＤ領域を形
成する工程、及び感光膜パターンを除去する工程の後
に、第１ＬＤＤ領域を形成する工程を行う。
【００４２】まず、半導体基板３１に素子分離絶縁膜３
２、ゲート絶縁膜３３及びゲート電極３４を形成する。
そして、コア素子領域において、活性領域における半導
体基板３１の上面のうち、素子分離絶縁膜３２から所定
距離の間を残して、ゲート電極３４とゲート電極３４周
囲の活性領域の一部のみを覆う感光膜パターン３５を形
成する。
２、ゲート絶縁膜３３及びゲート電極３４を形成する。
そして、コア素子領域において、活性領域における半導
体基板３１の上面のうち、素子分離絶縁膜３２から所定
距離の間を残して、ゲート電極３４とゲート電極３４周
囲の活性領域の一部のみを覆う感光膜パターン３５を形
成する。
【００４３】そして、感光膜パターン３５をマスクとし
て、低濃度のイオン注入を行い、活性領域内の半導体基
板３１の表層部に、第２ＬＤＤ領域３６を形成する。
（図３Ａ参照） そして、感光膜パターン３５を除去すると、ゲート電極
３４をマスクとして低濃度のイオン注入を行い、半導体
基板３１の上面のうち、素子分離絶縁膜３２とゲート電
極３４の側壁部に対応する領域との間、すなわちゲート
電極３４の両側（図面左右方向）の半導体基板３１の表
層部に、第１ＬＤＤ領域３７を形成する。（図３Ｂ参
照） 次に、ゲート電極３４の側壁面に絶縁膜スペーサ３８を
形成し、絶縁膜スペーサ３８をマスクとして高濃度のイ
オン注入を行い、絶縁膜スペーサ３８を加えたゲート電
極２３の両側（図面左右方向）の半導体基板３１の表層
部に、浅いプロファイルを有する第１ソース／ドレイン
領域３９及び深いプロファイルを有する第２ソース／ド
レイン領域４０を形成する。（図３Ｃ参照） 上記のイオン注入に続き、ゲート電極３４及び第１ソー
ス／ドレイン領域３９の上面にシリサイド膜４１を形成
する。（図３Ｄ参照）
て、低濃度のイオン注入を行い、活性領域内の半導体基
板３１の表層部に、第２ＬＤＤ領域３６を形成する。
（図３Ａ参照） そして、感光膜パターン３５を除去すると、ゲート電極
３４をマスクとして低濃度のイオン注入を行い、半導体
基板３１の上面のうち、素子分離絶縁膜３２とゲート電
極３４の側壁部に対応する領域との間、すなわちゲート
電極３４の両側（図面左右方向）の半導体基板３１の表
層部に、第１ＬＤＤ領域３７を形成する。（図３Ｂ参
照） 次に、ゲート電極３４の側壁面に絶縁膜スペーサ３８を
形成し、絶縁膜スペーサ３８をマスクとして高濃度のイ
オン注入を行い、絶縁膜スペーサ３８を加えたゲート電
極２３の両側（図面左右方向）の半導体基板３１の表層
部に、浅いプロファイルを有する第１ソース／ドレイン
領域３９及び深いプロファイルを有する第２ソース／ド
レイン領域４０を形成する。（図３Ｃ参照） 上記のイオン注入に続き、ゲート電極３４及び第１ソー
ス／ドレイン領域３９の上面にシリサイド膜４１を形成
する。（図３Ｄ参照）
【００４４】
【発明の効果】上述のように、本発明に係る半導体素子
の製造方法によれば、、ゲート絶縁膜の厚さが薄いコア
素子領域の素子とゲート絶縁膜の厚さが厚い入出力素子
領域の素子のように、同じチップ内で複数の種類のゲー
ト絶縁膜構造を有する素子に上記の第２ＬＤＤ領域のよ
うなＬＤＤ領域を形成するイオン注入の際に、薄い酸化
膜を有するコア素子ではＬＤＤ領域をゲート電極の両側
から離して形成し、厚い酸化膜を有する入出力素子では
ゲート電極の両側に近接させて、同時に形成することが
できる。
の製造方法によれば、、ゲート絶縁膜の厚さが薄いコア
素子領域の素子とゲート絶縁膜の厚さが厚い入出力素子
領域の素子のように、同じチップ内で複数の種類のゲー
ト絶縁膜構造を有する素子に上記の第２ＬＤＤ領域のよ
うなＬＤＤ領域を形成するイオン注入の際に、薄い酸化
膜を有するコア素子ではＬＤＤ領域をゲート電極の両側
から離して形成し、厚い酸化膜を有する入出力素子では
ゲート電極の両側に近接させて、同時に形成することが
できる。
【００４５】したがって、本発明に係る半導体素子の製
造方法によれば、ＬＤＤ領域を形成するイオン注入によ
り、薄いゲート酸化膜を有するコア素子の素子分離絶縁
膜と活性領域との境界に、深いＬＤＤ領域を形成するこ
とができる。その結果として、ゲート絶縁膜の厚さが薄
いコア素子とゲート絶縁膜の厚さが厚い入出力素子とを
形成するための半導体素子の製造において、シリサイド
膜を形成するためのイオン注入工程の際に、コア素子の
ＬＤＤ領域における弊害の発生を防ぐことができるとと
もに、素子分離絶縁膜における接合リーク電流を阻止す
ることができる。そのために、製造歩留まり及び素子動
作の信頼性を向上させることができる。
造方法によれば、ＬＤＤ領域を形成するイオン注入によ
り、薄いゲート酸化膜を有するコア素子の素子分離絶縁
膜と活性領域との境界に、深いＬＤＤ領域を形成するこ
とができる。その結果として、ゲート絶縁膜の厚さが薄
いコア素子とゲート絶縁膜の厚さが厚い入出力素子とを
形成するための半導体素子の製造において、シリサイド
膜を形成するためのイオン注入工程の際に、コア素子の
ＬＤＤ領域における弊害の発生を防ぐことができるとと
もに、素子分離絶縁膜における接合リーク電流を阻止す
ることができる。そのために、製造歩留まり及び素子動
作の信頼性を向上させることができる。
【００４６】また、接合リーク電流の対策としての追加
工程が不要であり、製造方法が簡潔となるので、製造歩
留まり及び素子動作の信頼性を向上させることができ
る。
工程が不要であり、製造方法が簡潔となるので、製造歩
留まり及び素子動作の信頼性を向上させることができ
る。
【図１Ａ】 従来の技術に係る半導体素子の製造過程に
おいて、半導体基板の上面又は表層部に、素子分離絶縁
膜、ゲート絶縁膜、ゲート電極、ＬＤＤ領域及び絶縁膜
スペーサを形成した状態を示す断面図である。
おいて、半導体基板の上面又は表層部に、素子分離絶縁
膜、ゲート絶縁膜、ゲート電極、ＬＤＤ領域及び絶縁膜
スペーサを形成した状態を示す断面図である。
【図１Ｂ】 従来の技術に係る半導体素子の製造過程に
おいて、半導体基板の表層部に第１ソース／ドレイン領
域及び第２ソース／ドレイン領域を形成した状態を示す
断面図である。
おいて、半導体基板の表層部に第１ソース／ドレイン領
域及び第２ソース／ドレイン領域を形成した状態を示す
断面図である。
【図１Ｃ】 従来の技術に係る半導体素子の製造過程に
おいて、ゲート電極及び第１ソース／ドレイン領域の表
層部にシリサイド膜を形成した状態を示す断面図であ
る。
おいて、ゲート電極及び第１ソース／ドレイン領域の表
層部にシリサイド膜を形成した状態を示す断面図であ
る。
【図２Ａ】 本発明の実施の形態に係る半導体素子の製
造過程において、半導体基板の上面又は表層部に、素子
分離絶縁膜、ゲート絶縁膜、ゲート電極及び第１ＬＤＤ
領域を形成した状態を示す断面図である。
造過程において、半導体基板の上面又は表層部に、素子
分離絶縁膜、ゲート絶縁膜、ゲート電極及び第１ＬＤＤ
領域を形成した状態を示す断面図である。
【図２Ｂ】 本発明の実施の形態に係る半導体素子の製
造過程において、半導体基板の上面又は表層部に、感光
膜パターン及び第２ＬＤＤ領域を形成した状態を示す断
面図である。
造過程において、半導体基板の上面又は表層部に、感光
膜パターン及び第２ＬＤＤ領域を形成した状態を示す断
面図である。
【図２Ｃ】 本発明の実施の形態に係る半導体素子の製
造過程において、感光膜パターンを除去し、半導体基板
の上面又は表層部に、絶縁膜スペーサ、第１ソース／ド
レイン領域及び第２ソース／ドレイン領域を形成した状
態を示す断面図である。
造過程において、感光膜パターンを除去し、半導体基板
の上面又は表層部に、絶縁膜スペーサ、第１ソース／ド
レイン領域及び第２ソース／ドレイン領域を形成した状
態を示す断面図である。
【図２Ｄ】 本発明の実施の形態に係る半導体素子の製
造過程において、ゲート電極及び第１ソース／ドレイン
領域の表層部にシリサイド膜を形成した状態を示す断面
図である。
造過程において、ゲート電極及び第１ソース／ドレイン
領域の表層部にシリサイド膜を形成した状態を示す断面
図である。
【図３Ａ】 本発明の別の実施の形態に係る半導体素子
の製造過程において、半導体基板の上面又は表層部に、
素子分離絶縁膜、ゲート絶縁膜、ゲート電極、感光膜パ
ターン及び第２ＬＤＤ領域を形成した状態を示す断面図
である。
の製造過程において、半導体基板の上面又は表層部に、
素子分離絶縁膜、ゲート絶縁膜、ゲート電極、感光膜パ
ターン及び第２ＬＤＤ領域を形成した状態を示す断面図
である。
【図３Ｂ】 本発明の別の実施の形態に係る半導体素子
の製造過程において、感光膜パターンを除去し、半導体
基板の表層部に第１ＬＤＤ領域を形成した状態を示す断
面図である。
の製造過程において、感光膜パターンを除去し、半導体
基板の表層部に第１ＬＤＤ領域を形成した状態を示す断
面図である。
【図３Ｃ】 本発明の別の実施の形態に係る半導体素子
の製造過程において、半導体基板の上面又は表層部に、
絶縁膜スペーサ、第１ソース／ドレイン領域及び第２ソ
ース／ドレイン領域を形成した状態を示す断面図であ
る。
の製造過程において、半導体基板の上面又は表層部に、
絶縁膜スペーサ、第１ソース／ドレイン領域及び第２ソ
ース／ドレイン領域を形成した状態を示す断面図であ
る。
【図３Ｄ】 本発明の別の実施の形態に係る半導体素子
の製造過程において、ゲート電極及び第１ソース／ドレ
イン領域の表層部にシリサイド膜を形成した状態を示す
断面図である。
の製造過程において、ゲート電極及び第１ソース／ドレ
イン領域の表層部にシリサイド膜を形成した状態を示す
断面図である。
２０、３１ 半導体基板 ２１、３２ 素子分離絶縁膜 ２２、３３ ゲート絶縁膜 ２３、３４ ゲート電極 ２４、３７ 第１ＬＤＤ領域 ２６，３６ 第２ＬＤＤ領域 ２７、３８ 絶縁膜スペーサ ２８、３９ 第１ソース／ドレイン領域 ２９、４０ 第２ソース／ドレイン領域 ３０、４１ シリサイド膜 ２５、３５ 感光膜パターン
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F140 AA24 AB01 BF04 BF11 BF18 BG08 BG28 BG34 BG45 BH13 BH15 BJ01 BJ08 BK02 BK13 BK34 CB04 CF04
Claims (8)
- 【請求項１】 半導体基板の表層部に、コア素子領域と
入出力素子領域とを形成するための活性領域を画定する
素子分離絶縁膜を形成する工程と、 前記半導体基板の上面にゲート絶縁膜を形成する工程
と、 前記コア素子領域および前記入出力素子領域における前
記ゲート絶縁膜の上面にゲート電極を形成する工程と、 前記入出力素子領域を覆い、前記コア素子領域に開口を
有するマスクパターンを形成し、該マスクパターンおよ
びコア素子領域におけるゲート電極をマスクとして低濃
度のイオン注入を行い、前記コア素子領域の前記活性領
域に第１ＬＤＤ領域を形成する工程と、 前記マスクパターンを除去する工程と、 前記入出力素子領域における前記活性領域の表面を露出
させ、前記コア素子領域における前記ゲート電極と前記
ゲート電極周囲の活性領域の一部のみを覆う感光膜パタ
ーンを形成する工程と、 該感光膜パターンをマスクとして低濃度のイオン注入を
行い、前記コア素子領域における露出された活性領域の
一部に、前記第１ＬＤＤ領域より深いプロファイルを有
する第２ＬＤＤ領域を形成する工程と、 前記感光膜パターンを除去する工程と、 前記コア素子領域および前記入出力素子領域における前
記ゲート電極の側壁面に絶縁膜スペーサを形成する工程
と、 該絶縁膜スペーサをマスクとして高濃度のイオン注入を
行い、浅いプロファイルを有する第１ソース／ドレイン
領域及び深いプロファイルを有する第２ソース／ドレイ
ン領域を形成する工程と、 前記ゲート電極及び第１ソース／ドレイン領域の上部に
シリサイド膜を形成する工程とを含む半導体素子の製造
方法。 - 【請求項２】 前記入出力素子領域及び前記コア素子領
域がｎチャネル型ＭＯＳ領域に形成される場合には、前
記第１ＬＤＤ領域を形成する工程又は前記第２ＬＤＤ領
域を形成する工程における前記低濃度のイオン注入にお
いて、Ａｓ及びＰのうちのいずれか一つ以上をドーパン
トとして用いることを特徴とする請求項１に記載の半導
体素子の製造方法。 - 【請求項３】 前記入出力素子領域及び前記コア素子領
域がｐチャネル型ＭＯＳ領域に形成される場合には、前
記第１ＬＤＤ領域を形成する工程又は前記第２ＬＤＤ領
域を形成する工程における前記低濃度のイオン注入にお
いて、ＢＦ2、Ｂ、及びＩｎのうちのいずれか一つ以上
をドーパントとして用いることを特徴とする請求項１に
記載の半導体素子の製造方法。 - 【請求項４】 前記入出力素子領域及び前記コア素子領
域がｎチャネル型ＭＯＳ領域に形成される場合には、前
記第１ソース／ドレイン領域又は前記第２ソース／ドレ
イン領域を形成する工程における前記高濃度のイオン注
入において、Ａｓ及びＰのうちのいずれか一つ以上をド
ーパントとして用いることを特徴とする請求項１に記載
の半導体素子の製造方法。 - 【請求項５】 前記入出力素子領域及び前記コア素子領
域がｐチャネル型ＭＯＳ領域に形成される場合には、前
記第１ソース／ドレイン領域又は前記第２ソース／ドレ
イン領域を形成する工程における前記高濃度のイオン注
入において、ＢＦ2、Ｂ、Ｉｎのうちのいずれか一つ以
上をドーパントとして用いることを特徴とする請求項１
に記載の半導体素子の製造方法。 - 【請求項６】 前記第１ＬＤＤ領域を形成する工程にお
いて、イオンの注入を、イオンの注入量：１Ｅ１３〜２
Ｅ１５ions／cm2、注入エネルギー：１０〜５０keＶの
範囲で行うことを特徴とする請求項１に記載の半導体素
子の製造方法。 - 【請求項７】 前記第２ＬＤＤ領域を形成する工程にお
いて、イオンの注入を、イオンの注入量：１Ｅ１３〜１
Ｅ１５ions／cm2、注入エネルギー：１０〜７０keＶの
範囲で行うことを特徴とする請求項１に記載の半導体素
子の製造方法。 - 【請求項８】 半導体基板の表層部に、コア素子領域と
入出力素子領域とを形成するための活性領域を画定する
素子分離絶縁膜を形成する工程と、 前記半導体基板の上面にゲート絶縁膜を形成する工程
と、 前記コア素子領域および前記入出力素子領域における前
記ゲート絶縁膜の上面にゲート電極を形成する工程と、 前記入出力素子領域における前記活性領域の表面を露出
させ、前記コア素子領域における前記ゲート電極と前記
ゲート電極周囲の活性領域の一部のみを覆う感光膜パタ
ーンを形成する工程と、 該感光膜パターンをマスクとして低濃度のイオン注入を
行い、前記入出力素子領域の活性領域と前記コア素子領
域における露出された活性領域の一部に、第２ＬＤＤ領
域を形成する工程と、 前記感光膜パターンを除去する工程と、 前記入出力素子領域を覆い、前記コア素子領域に開口を
有するマスクパターンを形成し、該マスクパターンおよ
びコア素子領域におけるゲート電極をマスクとして低濃
度のイオン注入を行い、前記コア素子領域の前記活性領
域に前記第１ＬＤＤ領域より浅い第２ＬＤＤ領域を形成
する工程と、 前記マスクパターンを除去する工程と、 前記コア素子領域および前記入出力素子領域における前
記ゲート電極の側壁面に絶縁膜スペーサを形成する工程
と、 該絶縁膜スペーサをマスクとして高濃度のイオン注入を
行い浅いプロファイルを有する第１ソース／ドレイン領
域と深いプロファイルを有する第２ソース／ドレイン領
域を形成する工程と、 前記ゲート電極及び第１ソース／ドレイン領域の上部に
シリサイド膜を形成する工程とを含む半導体素子の製造
方法。
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