JPH08316346A - Ｅｐｒｏｍおよびフラッシュｅｅｐｒｏｍ不揮発性メモリの製造方法並びに不揮発性メモリ - Google Patents
Ｅｐｒｏｍおよびフラッシュｅｅｐｒｏｍ不揮発性メモリの製造方法並びに不揮発性メモリInfo
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- JPH08316346A JPH08316346A JP7197943A JP19794395A JPH08316346A JP H08316346 A JPH08316346 A JP H08316346A JP 7197943 A JP7197943 A JP 7197943A JP 19794395 A JP19794395 A JP 19794395A JP H08316346 A JPH08316346 A JP H08316346A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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-
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Abstract
(57)【要約】
【課題】 Ｎ+ タイプのソース領域（２４）とＰ- タイ
プの基板（４）に埋め込まれたＰポケット（２６、１
６）に囲まれたドレイン領域（１２）を備えたセル（３
１）を有する不揮発性メモリ（４０）を開示する。 【解決手段】 ドレインおよびソースＰポケット（１
６、２６）は、セルの大きさを改善しスナップバック電
圧の悪化を避けるため、注入エネルギーと量を最適にす
るようにされた二つの異なる高角度ホウ素注入段階で形
成されている。これにより形成されたセル（３１）は周
知のセルと比較して高い降伏電圧を示している。
プの基板（４）に埋め込まれたＰポケット（２６、１
６）に囲まれたドレイン領域（１２）を備えたセル（３
１）を有する不揮発性メモリ（４０）を開示する。 【解決手段】 ドレインおよびソースＰポケット（１
６、２６）は、セルの大きさを改善しスナップバック電
圧の悪化を避けるため、注入エネルギーと量を最適にす
るようにされた二つの異なる高角度ホウ素注入段階で形
成されている。これにより形成されたセル（３１）は周
知のセルと比較して高い降伏電圧を示している。
Description
【０００１】
【発明の属する技術分野】本発明はＥＰＲＯＭおよびフ
ラッシュＥＥＰＲＯＭ不揮発性メモリの製造方法並びに
それに関連した不揮発性メモリに関する。
ラッシュＥＥＰＲＯＭ不揮発性メモリの製造方法並びに
それに関連した不揮発性メモリに関する。
【０００２】
【従来の技術】既に知られているように、ＥＰＲＯＭお
よびフラッシュＥＥＰＲＯＭ不揮発性メモリの各セルは
両極性寄生トランジスタを成しており、該トランジスタ
のエミッタ領域とコレクタ領域はセルのソース領域およ
びドレイン領域により形成され、該トランジスタのベー
ス領域はセルの基板（本体）により形成されている。セ
ルを形成する時、電子とホールはドレイン−基板接合で
形成され、ホールは基板を通過して進み電流（寄生トラ
ンジスタのベース電流）を発生し、直接ソース−基板接
合にバイアスを加えている。電流が十分大きければ、ソ
ース−基板接合でのポテンシャル障壁は減少し、ソース
−基板接合を通る電流が制御できなくなるまで増加し、
セルのゲートすなわちトンネル酸化物が急速に劣化す
る。
よびフラッシュＥＥＰＲＯＭ不揮発性メモリの各セルは
両極性寄生トランジスタを成しており、該トランジスタ
のエミッタ領域とコレクタ領域はセルのソース領域およ
びドレイン領域により形成され、該トランジスタのベー
ス領域はセルの基板（本体）により形成されている。セ
ルを形成する時、電子とホールはドレイン−基板接合で
形成され、ホールは基板を通過して進み電流（寄生トラ
ンジスタのベース電流）を発生し、直接ソース−基板接
合にバイアスを加えている。電流が十分大きければ、ソ
ース−基板接合でのポテンシャル障壁は減少し、ソース
−基板接合を通る電流が制御できなくなるまで増加し、
セルのゲートすなわちトンネル酸化物が急速に劣化す
る。
【０００３】全ての製造方法に対し、ドレイン電流対ド
レイン電圧の曲線はセルの劣化がセルに加えることがで
きる最大ドレイン電圧を示す所定の（“スナップバッ
ク”）電圧を越えて発生していることを表わしている。
レイン電圧の曲線はセルの劣化がセルに加えることがで
きる最大ドレイン電圧を示す所定の（“スナップバッ
ク”）電圧を越えて発生していることを表わしている。
【０００４】特別な方法を実施しなくても、形成された
（すなわち、バイアスされている場合、接地された全て
のセルの電極に有する）空間電荷は特に大きく広がり、
スナップバック電圧（セルに加えられる最大電圧）が下
がる。
（すなわち、バイアスされている場合、接地された全て
のセルの電極に有する）空間電荷は特に大きく広がり、
スナップバック電圧（セルに加えられる最大電圧）が下
がる。
【０００５】問題のタイプの不揮発性メモリセルを製造
する時、この問題を解決するため、浮動ゲートおよび制
御ゲート領域を形成する前にホウ素をセルの表面の全て
に注入し（ＥＰＭ注入）相対的なスナップバック電圧を
増加させることが現在行なわれている。
する時、この問題を解決するため、浮動ゲートおよび制
御ゲート領域を形成する前にホウ素をセルの表面の全て
に注入し（ＥＰＭ注入）相対的なスナップバック電圧を
増加させることが現在行なわれている。
【０００６】フラッシュＥＥＰＲＯＭセルの大きさに対
する提案の１つに、セルの形成の密度を高くする高濃度
（≒１０18ａｔ／ｃｍ2 ）Ｐポケットで囲まれたドレイ
ン領域（Ｎ+ タイプ）を有するセルを使用する方法があ
る。これについては、例えばＩＥＥＥ技術論文のＶＬＳ
Ｉ技術ダイジェストに関する１９９２年シンポジューム
に掲載されたヨシカワ クニヨシ、サガカミ エイジ、
モリ テイイチ、アライ ノリヒサ、ナリタ カズヒ
ト、ヤマグチ ヨシコ、オオシマ ヨウイチおよびナル
ケ キヨミ著の“３．３オペレーション不揮発性メモリ
セル技術”の文献を参照にされたい。
する提案の１つに、セルの形成の密度を高くする高濃度
（≒１０18ａｔ／ｃｍ2 ）Ｐポケットで囲まれたドレイ
ン領域（Ｎ+ タイプ）を有するセルを使用する方法があ
る。これについては、例えばＩＥＥＥ技術論文のＶＬＳ
Ｉ技術ダイジェストに関する１９９２年シンポジューム
に掲載されたヨシカワ クニヨシ、サガカミ エイジ、
モリ テイイチ、アライ ノリヒサ、ナリタ カズヒ
ト、ヤマグチ ヨシコ、オオシマ ヨウイチおよびナル
ケ キヨミ著の“３．３オペレーション不揮発性メモリ
セル技術”の文献を参照にされたい。
【０００７】前掲の文献の提案によれば、Ｐポケットす
なわちリングはシリコンウェーハが注入装置に対して傾
斜している非常に高角度ホウ素注入段階により形成され
ている。より詳細には、提案の製造方法は予備の（ＥＰ
Ｍ）ホウ素注入を取り除き、次の段階を備えている：積
み重ねたセルゲートを形成した後、表面は覆われソース
領域が形成される領域をカバーする（ドレイン注入マス
ク）；ヒ素のようなＮタイプのドーピング剤が注入され
ドレイン領域を形成する；同じマスクを使用し、ホウ素
を高角度で注入しドレイン領域の回りにＰポケットを形
成する。注入角度およびエネルギーレベルにより、Ｐポ
ケットは底面でチャネルに向かい横方向にドレイン領域
を囲んでいる（積み重ねられたゲートの下に広がってい
る）。この段階で、ドレイン注入のマスクは取り除かれ
る；ソース注入のマスクが形成されドレイン領域をカバ
ーし、ソース領域が形成される基板領域を露出する；ソ
ース注入がヒ素およびリンの連続した注入により規則正
しく行なわれる。
なわちリングはシリコンウェーハが注入装置に対して傾
斜している非常に高角度ホウ素注入段階により形成され
ている。より詳細には、提案の製造方法は予備の（ＥＰ
Ｍ）ホウ素注入を取り除き、次の段階を備えている：積
み重ねたセルゲートを形成した後、表面は覆われソース
領域が形成される領域をカバーする（ドレイン注入マス
ク）；ヒ素のようなＮタイプのドーピング剤が注入され
ドレイン領域を形成する；同じマスクを使用し、ホウ素
を高角度で注入しドレイン領域の回りにＰポケットを形
成する。注入角度およびエネルギーレベルにより、Ｐポ
ケットは底面でチャネルに向かい横方向にドレイン領域
を囲んでいる（積み重ねられたゲートの下に広がってい
る）。この段階で、ドレイン注入のマスクは取り除かれ
る；ソース注入のマスクが形成されドレイン領域をカバ
ーし、ソース領域が形成される基板領域を露出する；ソ
ース注入がヒ素およびリンの連続した注入により規則正
しく行なわれる。
【０００８】
【発明が解決しようとする課題】前述の方法では、ホウ
素がソース接合で注入されないことにより、所定の熱処
理および所定の量のリンとヒ素に対しソース接合の降伏
電圧がかなり増加し、これによりＮタイプのイオン注入
が減少し、理論的に得られる降伏電圧が若干減少するこ
とによりＮのドーピングイオンの横方向の拡散が減少す
る。
素がソース接合で注入されないことにより、所定の熱処
理および所定の量のリンとヒ素に対しソース接合の降伏
電圧がかなり増加し、これによりＮタイプのイオン注入
が減少し、理論的に得られる降伏電圧が若干減少するこ
とによりＮのドーピングイオンの横方向の拡散が減少す
る。
【０００９】更に採用されたタイプを注入することによ
り、一般にドーピング剤を入れ込むため必要なフォロー
アップ熱処理を取り除くことができる。イオン注入と熱
処理を組み合わせ少なくすることによりドレイン領域と
ゲート領域の間の重なりが減少し、セルの大きさを減少
させることができる。
り、一般にドーピング剤を入れ込むため必要なフォロー
アップ熱処理を取り除くことができる。イオン注入と熱
処理を組み合わせ少なくすることによりドレイン領域と
ゲート領域の間の重なりが減少し、セルの大きさを減少
させることができる。
【００１０】しかし、既に述べたようにソース接合の近
くにホウ素がないことにより、スナップバック電圧がか
なり悪くなり、ドレイン接合でＰポケットを高角度で注
入する提案の方法ではセルの動作範囲が狭くなり、その
応用は非常に限られている。
くにホウ素がないことにより、スナップバック電圧がか
なり悪くなり、ドレイン接合でＰポケットを高角度で注
入する提案の方法ではセルの動作範囲が狭くなり、その
応用は非常に限られている。
【００１１】本発明の目的は、スナップバック現象を少
なくし、同時に高角度Ｐポケット注入技術と理論的に関
係がある大きさに対し利点を有する不揮発性メモリセル
の製造方法を提示することである。
なくし、同時に高角度Ｐポケット注入技術と理論的に関
係がある大きさに対し利点を有する不揮発性メモリセル
の製造方法を提示することである。
【００１２】
【課題を解決するための手段】本発明によれば、請求項
１に記載のようにＥＰＲＯＭおよびフラッシュＥＥＰＲ
ＯＭの不揮発性メモリを製造する方法がある。
１に記載のようにＥＰＲＯＭおよびフラッシュＥＥＰＲ
ＯＭの不揮発性メモリを製造する方法がある。
【００１３】本発明によれば、請求項１１に記載のよう
に、ＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭの不揮発
性メモリの配列を提示することができる。
に、ＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭの不揮発
性メモリの配列を提示することができる。
【００１４】本発明によれば、ソース領域にはＮ+ 拡散
の回りにＰポケットがあり、ドレインＰポケットを形成
する場合と異なる高角度の注入段階がある。このポケッ
トに注入されるエネルギーのレベルと量は自動的に最適
にされ、セルの大きさが定まり、スナップバック電圧が
悪くなることが避けられ、同時に現行のセルに比較して
降伏電圧をかなり増加させることができる。
の回りにＰポケットがあり、ドレインＰポケットを形成
する場合と異なる高角度の注入段階がある。このポケッ
トに注入されるエネルギーのレベルと量は自動的に最適
にされ、セルの大きさが定まり、スナップバック電圧が
悪くなることが避けられ、同時に現行のセルに比較して
降伏電圧をかなり増加させることができる。
【００１５】
【発明の実施の形態】本発明による製造方法は、今まで
提案された高角度のＰポケット注入法のようにＥＰＭ注
入の段階が取り除かれている点を除き従来の方法と同じ
（浮動および制御ゲートの製造を含む）初期段階を備え
ている。
提案された高角度のＰポケット注入法のようにＥＰＭ注
入の段階が取り除かれている点を除き従来の方法と同じ
（浮動および制御ゲートの製造を含む）初期段階を備え
ている。
【００１６】本方法は、全てのセルに対しＰ- タイプの
基板の表面３を覆うトンネル酸化物層２と；ポリシリコ
ン浮動ゲート領域５と；誘電体層（インターポリ）６
と；浮動ゲート領域５と並べられたポリシリコン制御ゲ
ート領域７、を備えた中間基板１から開始される。
基板の表面３を覆うトンネル酸化物層２と；ポリシリコ
ン浮動ゲート領域５と；誘電体層（インターポリ）６
と；浮動ゲート領域５と並べられたポリシリコン制御ゲ
ート領域７、を備えた中間基板１から開始される。
【００１７】中間基板１は、図１に示すようにソース領
域が形成される基板の部分がトンネル酸化物２でカバー
されたレジスト（ドレイン）マスク１０で覆われてい
る；ヒ素イオンは図１の矢印で概要を示すように注入さ
れたＮ+ タイプのドレイン領域１２を形成している。
域が形成される基板の部分がトンネル酸化物２でカバー
されたレジスト（ドレイン）マスク１０で覆われてい
る；ヒ素イオンは図１の矢印で概要を示すように注入さ
れたＮ+ タイプのドレイン領域１２を形成している。
【００１８】この点に同じドレインマスク１０を使用す
ると、ホウ素イオンは既知の方法で図２の矢印１５で示
すように、注入装置に対し４５°が好ましいが３０°か
ら６０°の範囲でウェーハを傾けることにより高角度で
注入される。この注入は、既知の方法で対称軸の回りに
９０°ずつウェーハを回転させ（ねじり回転）、各ウェ
ーハのメモリを構成するチップの種々の位置を考慮して
繰り返される。この注入は最適にされ、Ｎ+ 領域の回り
に所要の厚さのポケット１６（図２）が形成され、（異
なるねじり角で四通りの注入を取る）全体の量は１×１
０13ａｔ／ｃｍ2 から１×１０14ａｔ／ｃｍ2 でありエ
ネルギーのレベルは３０ＫｅＶから１００ＫｅＶであ
る。
ると、ホウ素イオンは既知の方法で図２の矢印１５で示
すように、注入装置に対し４５°が好ましいが３０°か
ら６０°の範囲でウェーハを傾けることにより高角度で
注入される。この注入は、既知の方法で対称軸の回りに
９０°ずつウェーハを回転させ（ねじり回転）、各ウェ
ーハのメモリを構成するチップの種々の位置を考慮して
繰り返される。この注入は最適にされ、Ｎ+ 領域の回り
に所要の厚さのポケット１６（図２）が形成され、（異
なるねじり角で四通りの注入を取る）全体の量は１×１
０13ａｔ／ｃｍ2 から１×１０14ａｔ／ｃｍ2 でありエ
ネルギーのレベルは３０ＫｅＶから１００ＫｅＶであ
る。
【００１９】次にドレインマスク１０は取り除かれる：
ソースマスク２０は堆積されドレイン領域１２と注入さ
れない他のあらゆる領域をカバーし、ソース領域が形成
される基板領域を露出する：ヒ素は図３の矢印２１のよ
うに注入されＮ+ 層２２を形成する；同じソースマスク
２０を用い、リンは図４の矢印２３に示すように既知の
方法で注入されドレイン領域１２より深いＮ+ タイプの
ソース領域２４を形成する。
ソースマスク２０は堆積されドレイン領域１２と注入さ
れない他のあらゆる領域をカバーし、ソース領域が形成
される基板領域を露出する：ヒ素は図３の矢印２１のよ
うに注入されＮ+ 層２２を形成する；同じソースマスク
２０を用い、リンは図４の矢印２３に示すように既知の
方法で注入されドレイン領域１２より深いＮ+ タイプの
ソース領域２４を形成する。
【００２０】ソースマスク２０を取り除くことなく、ホ
ウ素は量とエネルギーレベルが異なるがドレインポケッ
ト１６に対する高角度技術を用いて、図５の矢印２５に
示すように高エネルギーで注入される。該量とエネルギ
ーレベルはソース接合からホウ素ピークをなくすように
最適にされ、降伏電圧が下がり過ぎるのを防ぎ、ソース
領域２４の回りにＰポケット２６を形成する。この場
合、より詳細には注入はドレインＰポケット１６と比較
して量は少ないがエネルギーレベルは高く行なわれる。
ウ素は量とエネルギーレベルが異なるがドレインポケッ
ト１６に対する高角度技術を用いて、図５の矢印２５に
示すように高エネルギーで注入される。該量とエネルギ
ーレベルはソース接合からホウ素ピークをなくすように
最適にされ、降伏電圧が下がり過ぎるのを防ぎ、ソース
領域２４の回りにＰポケット２６を形成する。この場
合、より詳細には注入はドレインＰポケット１６と比較
して量は少ないがエネルギーレベルは高く行なわれる。
【００２１】ドレインＰポケット１６について、ソース
Ｐポケット２６は４５°が好ましいが３０°から６０°
の角度で高角度注入が行なわれ、該注入は異なるねじり
角度で四回行なわれる。ソースＰポケット２６は（異な
るねじり角で四回の注入から成る）全体の量が５×１０
11ａｔ／ｃｍ2 から５×１０12ａｔ／ｃｍ2 で、エネル
ギーレベルが８０ＫｅＶから１３０ＫｅＶで注入される
ことが好ましい。
Ｐポケット２６は４５°が好ましいが３０°から６０°
の角度で高角度注入が行なわれ、該注入は異なるねじり
角度で四回行なわれる。ソースＰポケット２６は（異な
るねじり角で四回の注入から成る）全体の量が５×１０
11ａｔ／ｃｍ2 から５×１０12ａｔ／ｃｍ2 で、エネル
ギーレベルが８０ＫｅＶから１３０ＫｅＶで注入される
ことが好ましい。
【００２２】次に熱処理を行なうことなくマスク２０を
取り除き、同じチップ内に他のあらゆるデバイスを形成
すなわち注入するステップと；ゲート領域（図６の層３
０）の上および回りに酸化層を形成するステップと；不
活性層を形成するステップと；接触部分を開くステップ
と；金属接続ラインを形成するステップと；保護樹脂層
を形成するステップ、の通常の各ステップを行なうこと
が続いている。
取り除き、同じチップ内に他のあらゆるデバイスを形成
すなわち注入するステップと；ゲート領域（図６の層３
０）の上および回りに酸化層を形成するステップと；不
活性層を形成するステップと；接触部分を開くステップ
と；金属接続ラインを形成するステップと；保護樹脂層
を形成するステップ、の通常の各ステップを行なうこと
が続いている。
【００２３】メモリ４０の一部を形成しているセル３１
の端部の構造は図６に示す通りであり、不活性層と保護
層は取り除かれており、種々の層の輪郭は図１から図５
と比較して実際的に示してある。ポケット１６と２６の
注入量は異なり、ポケット１６のホウ素濃度はポケット
２６のホウ素濃度より大きい。
の端部の構造は図６に示す通りであり、不活性層と保護
層は取り除かれており、種々の層の輪郭は図１から図５
と比較して実際的に示してある。ポケット１６と２６の
注入量は異なり、ポケット１６のホウ素濃度はポケット
２６のホウ素濃度より大きい。
【００２４】エネルギーレベルと量を最適にする特に高
角度で注入する段階を用いて、ソース領域２４の回りに
Ｐポケット２６を形成することにより、ドレインＰポケ
ットを特徴とする高角度注入技術を使用して形成した今
まで提案されたデバイスと比較して、スナップバック電
圧が非常に大きい。スナップバック電圧が大きくなるこ
とはソース接合の降伏電圧が下がることにより行なわれ
るが、この方法のパラメータは、セルの全表面にわたり
ＥＰＭ注入を取り除くことにより行なわれる増加により
降伏電圧の現象が少なくなるように最適にされている。
特に、正の高電圧をソース領域に加え制御ゲート領域を
接地することにより消去されるセルに対し、降伏電圧を
ソースと基板の間の消去電圧より高く保つことができ、
同時に大きさを改善し、ドレインＰポケット構造に特に
関係する高速のプログラム性能を得ることができる。
角度で注入する段階を用いて、ソース領域２４の回りに
Ｐポケット２６を形成することにより、ドレインＰポケ
ットを特徴とする高角度注入技術を使用して形成した今
まで提案されたデバイスと比較して、スナップバック電
圧が非常に大きい。スナップバック電圧が大きくなるこ
とはソース接合の降伏電圧が下がることにより行なわれ
るが、この方法のパラメータは、セルの全表面にわたり
ＥＰＭ注入を取り除くことにより行なわれる増加により
降伏電圧の現象が少なくなるように最適にされている。
特に、正の高電圧をソース領域に加え制御ゲート領域を
接地することにより消去されるセルに対し、降伏電圧を
ソースと基板の間の消去電圧より高く保つことができ、
同時に大きさを改善し、ドレインＰポケット構造に特に
関係する高速のプログラム性能を得ることができる。
【００２５】更に、前述の方法には、ソース注入マスク
を使用してソースＰポケットを高角度で注入する段階が
追加できるため、今まで提案されたドレインＰポケット
セル製造方法と比較すると、いかなるマスキングの段階
も追加する必要がない。
を使用してソースＰポケットを高角度で注入する段階が
追加できるため、今まで提案されたドレインＰポケット
セル製造方法と比較すると、いかなるマスキングの段階
も追加する必要がない。
【００２６】本発明の範囲を外れることなく、多くの変
更を前述および前図に示した方法およびメモリセルに行
なうことができる。特に、注入パラメータは前述のパラ
メータと変えることができ、一般にソースＰポケットの
量とエネルギーレベルはそれぞれドレインＰポケットの
量とエネルギーレベルより低くおよび高くできる；ソー
スおよびドレイン領域が注入される順序は記載のものと
変えることができる（ドレイン領域およびポケットを形
成する前にソース領域とポケットを変形することができ
る）；変更はリン、ヒ素およびホウ素の注入の順序、ま
たはソースおよびドレイン領域を形成するドーピングイ
オンに対しても行なうことができる；最後に、同方法は
反対のタイプの導電率のメモリにも適用することができ
る。
更を前述および前図に示した方法およびメモリセルに行
なうことができる。特に、注入パラメータは前述のパラ
メータと変えることができ、一般にソースＰポケットの
量とエネルギーレベルはそれぞれドレインＰポケットの
量とエネルギーレベルより低くおよび高くできる；ソー
スおよびドレイン領域が注入される順序は記載のものと
変えることができる（ドレイン領域およびポケットを形
成する前にソース領域とポケットを変形することができ
る）；変更はリン、ヒ素およびホウ素の注入の順序、ま
たはソースおよびドレイン領域を形成するドーピングイ
オンに対しても行なうことができる；最後に、同方法は
反対のタイプの導電率のメモリにも適用することができ
る。
【図１】本発明による方法の一段階を示す図
【図２】本発明による方法の他の段階を示す図
【図３】本発明による方法の他の段階を示す図
【図４】本発明による方法の他の段階を示す図
【図５】本発明による方法の他の段階を示す図
【図６】図１の方法を用いて得られるメモリセルの断面
図
図
１ 中間基板 ２ トンネル酸化物 ３ 表面 ４ Ｐ- タイプの基板 ５ ポリシリコン浮動ゲート領域 ６ 誘電体層 ７ ポリシリコン制御ゲート領域 １０ ドレインマスク １２ ドレイン領域 １６ ドレインＰポケット ２０ ソースマスク ２２ Ｎ+ 層 ２４ Ｎ- タイプのソース領域 ２６ ソースＰポケット ３０ 層 ３１ セル ４０ メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レオナルド ラバッツィ イタリー国， 24044 ダルミネ， ビア コンテ ラッティ， ３番地 (72)発明者 カルロ リヴァ イタリー国， 20055 レナーテ， ビア エルレ． マナーラ， ８番地
Claims (18)
- 【請求項１】 一番目のタイプのドレイン領域とソース
領域を有し、前記ドレイン領域とソース領域から離れた
チャネル領域を形成する反対のタイプの二番目の導電率
の基板内に埋め込まれたメモリセルを備え、 一番目の注入パラメータを使用し、前記反対のタイプの
二番目の導電率の一番目のドーピング剤を高角度で注入
する段階を備え、チャネル領域に向かいドレイン領域を
囲んでいる前記反対のタイプの二番目の導電率のドレイ
ンポケットを形成し、 前記一番目の注入パラメータと異なる二番目の注入パラ
メータを使用し、前記反対のタイプの二番目の導電率の
二番目のドーピング剤を高角度で注入する段階を備え、
前記のソース領域を囲んでいる前記反対のタイプの導電
率のソースポケットを形成している、ことを特徴とする
ＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭの製造方法。 - 【請求項２】 前記基板の一番目の部分にドレイン開口
部を示すドレインマスクを形成することにより前記の基
板を覆い、 前記ドレイン開口部を通し前記一番目のタイプの導電率
の三番目のドーピング剤を注入し前記ドレイン領域を形
成し、 前記ドレイン開口部を通し前記ドレインポケットを高角
度で注入し、 前記ドレインマスクを取り除く、各段階を備えているこ
とを特徴とする請求項１に記載の方法。 - 【請求項３】 前記基板の二番目の部分にソース開口部
を示すソースマスクを形成することにより前記基板を覆
い、 前記ソース開口部を通し前記一番目のタイプの導電率の
四番目のドーピング剤を注入し前記ソース領域を形成
し、 前記ソース開口部を通し前記ソースポケットを高角度で
注入し、 前記ソースマスクを取り除く、各段階を備えていること
を特徴とする請求項２に記載の方法。 - 【請求項４】 前記一番目のタイプの導電率がＮタイプ
であり、前記反対のタイプの二番目の導電率がＰタイプ
であることを特徴とする請求項３に記載の方法。 - 【請求項５】 前記一番目と二番目のドーピング剤がホ
ウ素から成り、前記三番目のドーピング剤がヒ素から成
り、前記四番目のドーピング剤がヒ素とリンから成るこ
とを特徴とする請求項４に記載の方法。 - 【請求項６】 前記方法のパラメータが注入量と注入エ
ネルギーから成ることを特徴とする前記請求項１から５
のいずれかに記載の方法。 - 【請求項７】 一番目のドーピング剤を高角度で注入す
る前記段階の注入量が二番目のドーピング剤を高角度で
注入する前記段階の注入量より大きく、 一番目のドーピング剤を高角度で注入する前記段階の注
入エネルギーが二番目のドーピング剤を高角度で注入す
る前記段階の注入エネルギーより小さい、ことを特徴と
する請求項６に記載の方法。 - 【請求項８】 一番目のドーピング剤を高角度で注入す
る前記段階の全体の注入量が１×１０13ａｔ／ｃｍ2 と
１×１０14ａｔ／ｃｍ2 の範囲にあり、 二番目のドーピング剤を高角度で注入する前記段階の全
体の注入量が５×１０11ａｔ／ｃｍ2 と５×１０12ａｔ
／ｃｍ2 の範囲にある、ことを特徴とする請求項７に記
載の方法。 - 【請求項９】 一番目のドーピング剤を高角度で注入す
る前記段階の注入エネルギーが３０ＫｅＶと１００Ｋｅ
Ｖの範囲にあり、 二番目のドーピング剤を高角度で注入する前記段階の注
入エネルギーが８０ＫｅＶと１３０ＫｅＶの範囲にあ
る、ことを特徴とする請求項７または８に記載の方法。 - 【請求項１０】 一番目と二番目のドーピング剤を高角
度で注入する前記の段階が３０°と６０°の範囲で行な
われることを特徴とする前記請求項の１つに記載の方
法。 - 【請求項１１】 一番目のタイプの導電率のドレイン領
域とソース領域（１２、２４）を有し、反対のタイプの
二番目の導電率と一番目のドーピング剤の濃度レベルを
有する基板（４）に埋め込まれたメモリセル（３１）を
備え、 前記基板が前記ドレイン領域とソース領域から離れたチ
ャネル領域を形成しており、更に前記チャネル領域に向
かい前記ドレイン領域（１２）を囲み反対のタイプの前
記二番目の導電率と二番目のドーピング剤の濃度レベル
を有するドレインポケット（１６）を有しており、 前記ソース領域（２４）を囲み反対のタイプの前記二番
目の導電率と、前記一番目と二番目のレベルと異なる三
番目のドーピング剤の濃度レベルを有するソースポケッ
ト（２６）を備え、 前記のソースポケットはスナップバックの減少手段を形
成している、ことを特徴とするＥＰＲＯＭおよびフラッ
シュＥＥＰＲＯＭ不揮発性メモリ（４０）。 - 【請求項１２】 前記一番目のタイプの導電率がＮタイ
プであり、前記反対のタイプの二番目の導電率がＰタイ
プであることを特徴とする請求項１１に記載のメモリ。 - 【請求項１３】 前記ドレインポケットとソースポケッ
ト（１６、２６）の前記ドーピング剤がホウ素から成
り、前記ドレイン領域（１２）の前記ドーピング剤がヒ
素から成り、前記ソース領域（２４）の前記ドーピング
剤がヒ素とリンから成ることを特徴とする請求項１２に
記載のメモリ。 - 【請求項１４】 前記三番目の濃度レベルが前記一番目
の濃度レベルより高く、前記二番目の濃度レベルが前記
三番目の濃度レベルより高いことを特徴とする前記請求
項１１から１３のいずれか１つに記載のメモリ。 - 【請求項１５】 前記基板は積み重ねられたゲート領域
（５、７）が広がる表面（３）を示しており、 前記ソース領域（２４）が前記表面（３）からドレイン
領域（１２）よりも遠くにあり、 前記ソースポケット（２６）が前記表面から前記ドレイ
ンポケット（１６）よりも遠い距離まで広がっている、
ことを特徴とする請求項１４に記載のメモリ。 - 【請求項１６】 前記ドレインポケット（１６）は高角
度の全体の注入量が１×１０13ａｔ／ｃｍ2 と１×１０
14ａｔ／ｃｍ2 の範囲にあることを示しており、 前記ソースポケット（２６）は高角度の全体の注入量が
５×１０11ａｔ／ｃｍ2 と５×１０12ａｔ／ｃｍ2 の範
囲にあることを示している、ことを特徴とする請求項１
１から１４のいずれか１つに記載のメモリ。 - 【請求項１７】 前記ドレインポケット（１６）は高角
度の注入エネルギーが３０ＫｅＶと１００ＫｅＶの範囲
にあることを示しており、 前記ソースポケット（２６）は高角度の注入エネルギー
が８０ＫｅＶと１３０ＫｅＶの範囲にあることを示して
いる、ことを特徴とする前記請求項１１から１６のいず
れか１つに記載のメモリ。 - 【請求項１８】 前記ドレインポケットとソースポケッ
ト（１６、２６）が３０°から６０°の範囲の角度で注
入されることを特徴とする前記請求項１１から１７のい
ずれか１つに記載のメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT94830363.1 | 1994-07-18 | ||
| EP94830363A EP0696050B1 (en) | 1994-07-18 | 1994-07-18 | EPROM and Flash-EEPROM non-volatile memory and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316346A true JPH08316346A (ja) | 1996-11-29 |
| JP3024519B2 JP3024519B2 (ja) | 2000-03-21 |
Family
ID=8218494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7197943A Expired - Fee Related JP3024519B2 (ja) | 1994-07-18 | 1995-07-12 | Ｅｐｒｏｍおよびフラッシュｅｅｐｒｏｍ不揮発性メモリの製造方法並びに不揮発性メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5712814A (ja) |
| EP (1) | EP0696050B1 (ja) |
| JP (1) | JP3024519B2 (ja) |
| DE (1) | DE69413960T2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043443A (ja) * | 2000-07-24 | 2002-02-08 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2004521483A (ja) * | 2000-10-30 | 2004-07-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ソース側にホウ素を注入した不揮発性メモリ |
| JP2006505131A (ja) * | 2002-10-30 | 2006-02-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 半導体コンポーネントとその製造方法 |
| JP2007511084A (ja) * | 2003-11-12 | 2007-04-26 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 非対称のポケットドープ領域を有するメモリトランジスタおよびメモリユニット |
| JP2008507140A (ja) * | 2004-07-15 | 2008-03-06 | フェアチャイルド・セミコンダクター・コーポレーション | 非対称なヘテロドープされた高電圧のｍｏｓｆｅｔ（ａｈ２ｍｏｓ） |
Families Citing this family (86)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW400641B (en) * | 1997-03-13 | 2000-08-01 | United Microelectronics Corp | The manufacture method of flash memory unit |
| US6083794A (en) | 1997-07-10 | 2000-07-04 | International Business Machines Corporation | Method to perform selective drain engineering with a non-critical mask |
| IL125604A (en) | 1997-07-30 | 2004-03-28 | Saifun Semiconductors Ltd | Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge |
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| TW437099B (en) * | 1997-09-26 | 2001-05-28 | Matsushita Electronics Corp | Non-volatile semiconductor memory device and the manufacturing method thereof |
| US6306712B1 (en) * | 1997-12-05 | 2001-10-23 | Texas Instruments Incorporated | Sidewall process and method of implantation for improved CMOS with benefit of low CGD, improved doping profiles, and insensitivity to chemical processing |
| US6633499B1 (en) | 1997-12-12 | 2003-10-14 | Saifun Semiconductors Ltd. | Method for reducing voltage drops in symmetric array architectures |
| US6430077B1 (en) | 1997-12-12 | 2002-08-06 | Saifun Semiconductors Ltd. | Method for regulating read voltage level at the drain of a cell in a symmetric array |
| US6633496B2 (en) | 1997-12-12 | 2003-10-14 | Saifun Semiconductors Ltd. | Symmetric architecture for memory cells having widely spread metal bit lines |
| US6168637B1 (en) * | 1997-12-16 | 2001-01-02 | Advanced Micro Devices, Inc. | Use of a large angle implant and current structure for eliminating a critical mask in flash memory processing |
| JP3429654B2 (ja) * | 1997-12-24 | 2003-07-22 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置の製造方法 |
| US6030871A (en) | 1998-05-05 | 2000-02-29 | Saifun Semiconductors Ltd. | Process for producing two bit ROM cell utilizing angled implant |
| US6215148B1 (en) | 1998-05-20 | 2001-04-10 | Saifun Semiconductors Ltd. | NROM cell with improved programming, erasing and cycling |
| US6348711B1 (en) | 1998-05-20 | 2002-02-19 | Saifun Semiconductors Ltd. | NROM cell with self-aligned programming and erasure areas |
| US6480510B1 (en) * | 1998-07-28 | 2002-11-12 | Serconet Ltd. | Local area network of serial intelligent cells |
| US6171913B1 (en) | 1998-09-08 | 2001-01-09 | Taiwan Semiconductor Manufacturing Company | Process for manufacturing a single asymmetric pocket implant |
| US6214666B1 (en) * | 1998-12-18 | 2001-04-10 | Vantis Corporation | Method of forming a non-volatile memory device |
| US6168995B1 (en) * | 1999-01-12 | 2001-01-02 | Lucent Technologies Inc. | Method of fabricating a split gate memory cell |
| US6255162B1 (en) * | 1999-03-16 | 2001-07-03 | United Microelectronics Corp. | Method of gap filling |
| US6168999B1 (en) * | 1999-09-07 | 2001-01-02 | Advanced Micro Devices, Inc. | Method for fabricating high-performance submicron mosfet with lateral asymmetric channel and a lightly doped drain |
| US6429063B1 (en) | 1999-10-26 | 2002-08-06 | Saifun Semiconductors Ltd. | NROM cell with generally decoupled primary and secondary injection |
| US6518122B1 (en) * | 1999-12-17 | 2003-02-11 | Chartered Semiconductor Manufacturing Ltd. | Low voltage programmable and erasable flash EEPROM |
| US6660585B1 (en) * | 2000-03-21 | 2003-12-09 | Aplus Flash Technology, Inc. | Stacked gate flash memory cell with reduced disturb conditions |
| US6928001B2 (en) * | 2000-12-07 | 2005-08-09 | Saifun Semiconductors Ltd. | Programming and erasing methods for a non-volatile memory cell |
| US6396741B1 (en) * | 2000-05-04 | 2002-05-28 | Saifun Semiconductors Ltd. | Programming of nonvolatile memory cells |
| US6490204B2 (en) | 2000-05-04 | 2002-12-03 | Saifun Semiconductors Ltd. | Programming and erasing methods for a reference cell of an NROM array |
| US6524914B1 (en) | 2000-10-30 | 2003-02-25 | Advanced Micro Devices, Inc. | Source side boron implanting and diffusing device architecture for deep sub 0.18 micron flash memory |
| US6614692B2 (en) * | 2001-01-18 | 2003-09-02 | Saifun Semiconductors Ltd. | EEPROM array and method for operation thereof |
| KR100373855B1 (ko) * | 2001-01-20 | 2003-02-26 | 삼성전자주식회사 | 낸드형 플래시 메모리 장치 및 그 형성방법 |
| US6806143B2 (en) * | 2001-02-02 | 2004-10-19 | Micron Technology, Inc. | Self-aligned source pocket for flash memory cells |
| US6677805B2 (en) | 2001-04-05 | 2004-01-13 | Saifun Semiconductors Ltd. | Charge pump stage with body effect minimization |
| US6584017B2 (en) | 2001-04-05 | 2003-06-24 | Saifun Semiconductors Ltd. | Method for programming a reference cell |
| US6636440B2 (en) | 2001-04-25 | 2003-10-21 | Saifun Semiconductors Ltd. | Method for operation of an EEPROM array, including refresh thereof |
| US6509237B2 (en) * | 2001-05-11 | 2003-01-21 | Hynix Semiconductor America, Inc. | Flash memory cell fabrication sequence |
| US6489223B1 (en) | 2001-07-03 | 2002-12-03 | International Business Machines Corporation | Angled implant process |
| US6643181B2 (en) | 2001-10-24 | 2003-11-04 | Saifun Semiconductors Ltd. | Method for erasing a memory cell |
| US7098107B2 (en) | 2001-11-19 | 2006-08-29 | Saifun Semiconductor Ltd. | Protective layer in memory device and method therefor |
| US6583007B1 (en) | 2001-12-20 | 2003-06-24 | Saifun Semiconductors Ltd. | Reducing secondary injection effects |
| US6885585B2 (en) * | 2001-12-20 | 2005-04-26 | Saifun Semiconductors Ltd. | NROM NOR array |
| US6700818B2 (en) * | 2002-01-31 | 2004-03-02 | Saifun Semiconductors Ltd. | Method for operating a memory device |
| US6917544B2 (en) * | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US6826107B2 (en) * | 2002-08-01 | 2004-11-30 | Saifun Semiconductors Ltd. | High voltage insertion in flash memory cards |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US20040087094A1 (en) * | 2002-10-30 | 2004-05-06 | Advanced Micro Devices, Inc. | Semiconductor component and method of manufacture |
| US7178004B2 (en) * | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| US6878589B1 (en) * | 2003-05-06 | 2005-04-12 | Advanced Micro Devices, Inc. | Method and system for improving short channel effect on a floating gate device |
| JP2005026464A (ja) * | 2003-07-02 | 2005-01-27 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US7123532B2 (en) * | 2003-09-16 | 2006-10-17 | Saifun Semiconductors Ltd. | Operating array cells with matched reference cells |
| IL160417A (en) * | 2004-02-16 | 2011-04-28 | Mosaid Technologies Inc | Unit added to the outlet |
| US20080164537A1 (en) * | 2007-01-04 | 2008-07-10 | Jun Cai | Integrated complementary low voltage rf-ldmos |
| US7095655B2 (en) * | 2004-08-12 | 2006-08-22 | Saifun Semiconductors Ltd. | Dynamic matching of signal path and reference path for sensing |
| US20060068551A1 (en) * | 2004-09-27 | 2006-03-30 | Saifun Semiconductors, Ltd. | Method for embedding NROM |
| US7294882B2 (en) * | 2004-09-28 | 2007-11-13 | Sandisk Corporation | Non-volatile memory with asymmetrical doping profile |
| US7638850B2 (en) * | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| US20060146624A1 (en) * | 2004-12-02 | 2006-07-06 | Saifun Semiconductors, Ltd. | Current folding sense amplifier |
| CN1838328A (zh) * | 2005-01-19 | 2006-09-27 | 赛芬半导体有限公司 | 擦除存储器阵列上存储单元的方法 |
| WO2006080064A1 (ja) * | 2005-01-27 | 2006-08-03 | Spansion Llc | 半導体装置及びその製造方法 |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US20070141788A1 (en) * | 2005-05-25 | 2007-06-21 | Ilan Bloom | Method for embedding non-volatile memory with logic circuitry |
| US7804126B2 (en) * | 2005-07-18 | 2010-09-28 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US20070096199A1 (en) * | 2005-09-08 | 2007-05-03 | Eli Lusky | Method of manufacturing symmetric arrays |
| US20070087503A1 (en) * | 2005-10-17 | 2007-04-19 | Saifun Semiconductors, Ltd. | Improving NROM device characteristics using adjusted gate work function |
| JP2007110024A (ja) * | 2005-10-17 | 2007-04-26 | Sharp Corp | 半導体記憶装置 |
| US20070099386A1 (en) * | 2005-10-31 | 2007-05-03 | International Business Machines Corporation | Integration scheme for high gain fet in standard cmos process |
| US20070120180A1 (en) * | 2005-11-25 | 2007-05-31 | Boaz Eitan | Transition areas for dense memory arrays |
| US7352627B2 (en) * | 2006-01-03 | 2008-04-01 | Saifon Semiconductors Ltd. | Method, system, and circuit for operating a non-volatile memory array |
| US7808818B2 (en) * | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US20070173017A1 (en) * | 2006-01-20 | 2007-07-26 | Saifun Semiconductors, Ltd. | Advanced non-volatile memory array and method of fabrication thereof |
| US7760554B2 (en) * | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US8253452B2 (en) * | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7692961B2 (en) * | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7701779B2 (en) * | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US7776726B2 (en) * | 2006-05-04 | 2010-08-17 | Infineon Technologies Ag | Semiconductor devices and methods of manufacture thereof |
| US7605579B2 (en) * | 2006-09-18 | 2009-10-20 | Saifun Semiconductors Ltd. | Measuring and controlling current consumption and output current of charge pumps |
| US7705387B2 (en) * | 2006-09-28 | 2010-04-27 | Sandisk Corporation | Non-volatile memory with local boosting control implant |
| US7977186B2 (en) * | 2006-09-28 | 2011-07-12 | Sandisk Corporation | Providing local boosting control implant for non-volatile memory |
| TW200903858A (en) * | 2007-03-09 | 2009-01-16 | Univ California | Method to fabricate III-N field effect transistors using ion implantation with reduced dopant activation and damage recovery temperature |
| TWI340436B (en) * | 2007-07-18 | 2011-04-11 | Nanya Technology Corp | Two-bit flash memory cell structure and method of making the same |
| US20090170259A1 (en) * | 2007-12-28 | 2009-07-02 | Texas Instruments Incorporated | Angled implants with different characteristics on different axes |
| CN102184896B (zh) * | 2011-04-06 | 2012-08-29 | 北京大学 | 一种抑制闪存编程干扰的工艺方法 |
| CN102446927B (zh) * | 2011-10-17 | 2014-11-19 | 上海华力微电子有限公司 | 提高写入速度的浮体动态随机存储器单元及其制作方法 |
| US8785307B2 (en) * | 2012-08-23 | 2014-07-22 | Silicon Storage Technology, Inc. | Method of forming a memory cell by reducing diffusion of dopants under a gate |
| US9257554B2 (en) * | 2013-08-13 | 2016-02-09 | Globalfoundries Singapore Pte. Ltd. | Split gate embedded memory technology and method of manufacturing thereof |
| US10374100B2 (en) * | 2017-06-29 | 2019-08-06 | Texas Instruments Incorporated | Programmable non-volatile memory with low off current |
| US10622558B2 (en) | 2018-03-30 | 2020-04-14 | Intel Corporation | Non-volatile memory cell structures including a chalcogenide material having a narrowed end and a three-dimensional memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04211178A (ja) * | 1990-03-13 | 1992-08-03 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4729001A (en) * | 1981-07-27 | 1988-03-01 | Xerox Corporation | Short-channel field effect transistor |
| KR940010930B1 (ko) * | 1990-03-13 | 1994-11-19 | 가부시키가이샤 도시바 | 반도체장치의 제조방법 |
| JPH043983A (ja) * | 1990-04-20 | 1992-01-08 | Sony Corp | 不揮発性半導体メモリ |
| JP2817393B2 (ja) * | 1990-11-14 | 1998-10-30 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JP2633104B2 (ja) * | 1991-05-21 | 1997-07-23 | シャープ株式会社 | 半導体装置の製造方法 |
| TW260816B (ja) * | 1991-12-16 | 1995-10-21 | Philips Nv | |
| US5190887A (en) * | 1991-12-30 | 1993-03-02 | Intel Corporation | Method of making electrically erasable and electrically programmable memory cell with extended cycling endurance |
| JP3036565B2 (ja) * | 1992-08-28 | 2000-04-24 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US5518942A (en) * | 1995-02-22 | 1996-05-21 | Alliance Semiconductor Corporation | Method of making flash EPROM cell having improved erase characteristics by using a tilt angle implant |
| FR2735904B1 (fr) * | 1995-06-21 | 1997-07-18 | Commissariat Energie Atomique | Procede de realisation d'un semi-conducteur avec une zone fortement dopee situee entre des zones faiblement dopees, pour la fabrication de transistors |
| US5595919A (en) * | 1996-02-20 | 1997-01-21 | Chartered Semiconductor Manufacturing Pte Ltd. | Method of making self-aligned halo process for reducing junction capacitance |
| US5811338A (en) * | 1996-08-09 | 1998-09-22 | Micron Technology, Inc. | Method of making an asymmetric transistor |
| TW317653B (en) * | 1996-12-27 | 1997-10-11 | United Microelectronics Corp | Manufacturing method of memory cell of flash memory |
-
1994
- 1994-07-18 DE DE69413960T patent/DE69413960T2/de not_active Expired - Fee Related
- 1994-07-18 EP EP94830363A patent/EP0696050B1/en not_active Expired - Lifetime
-
1995
- 1995-07-12 JP JP7197943A patent/JP3024519B2/ja not_active Expired - Fee Related
- 1995-07-18 US US08/503,303 patent/US5712814A/en not_active Expired - Lifetime
-
1996
- 1996-09-11 US US08/712,373 patent/US5920776A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04211178A (ja) * | 1990-03-13 | 1992-08-03 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043443A (ja) * | 2000-07-24 | 2002-02-08 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2004521483A (ja) * | 2000-10-30 | 2004-07-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ソース側にホウ素を注入した不揮発性メモリ |
| JP4944352B2 (ja) * | 2000-10-30 | 2012-05-30 | スパンション エルエルシー | フラッシュメモリセルの製造方法 |
| JP2006505131A (ja) * | 2002-10-30 | 2006-02-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 半導体コンポーネントとその製造方法 |
| JP2007511084A (ja) * | 2003-11-12 | 2007-04-26 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 非対称のポケットドープ領域を有するメモリトランジスタおよびメモリユニット |
| JP2008507140A (ja) * | 2004-07-15 | 2008-03-06 | フェアチャイルド・セミコンダクター・コーポレーション | 非対称なヘテロドープされた高電圧のｍｏｓｆｅｔ（ａｈ２ｍｏｓ） |
Also Published As
| Publication number | Publication date |
|---|---|
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| JP3024519B2 (ja) | 2000-03-21 |
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