JP3024519B2 - Ｅｐｒｏｍおよびフラッシュｅｅｐｒｏｍ不揮発性メモリの製造方法並びに不揮発性メモリ - Google Patents
Ｅｐｒｏｍおよびフラッシュｅｅｐｒｏｍ不揮発性メモリの製造方法並びに不揮発性メモリInfo
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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-
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Description
【０００１】
【発明の属する技術分野】本発明はＥＰＲＯＭおよびフ
ラッシュＥＥＰＲＯＭ不揮発性メモリの製造方法並びに
それに関連した不揮発性メモリに関する。
ラッシュＥＥＰＲＯＭ不揮発性メモリの製造方法並びに
それに関連した不揮発性メモリに関する。
【０００２】
【従来の技術】既に知られているように、ＥＰＲＯＭお
よびフラッシュＥＥＰＲＯＭ不揮発性メモリの各セルは
バイポーラ寄生トランジスタを成しており、該トランジ
スタのエミッタ領域とコレクタ領域はセルのソース領域
およびドレイン領域により形成され、該トランジスタの
ベース領域はセルの基板（本体）により形成されてい
る。セルをプログラムする時、電子とホールがドレイン
−基板接合で形成され、ホールは基板を通過して進み電
流（寄生トランジスタのベース電流）を発生し、直接ソ
ース−基板接合にバイアスを加えている。電流が十分大
きければ、ソース−基板接合でのポテンシャル障壁は減
少し、ソース−基板接合を通る電流が制御できなくなる
まで増加し、セルのゲートすなわちトンネル酸化物が急
速に劣化する。
よびフラッシュＥＥＰＲＯＭ不揮発性メモリの各セルは
バイポーラ寄生トランジスタを成しており、該トランジ
スタのエミッタ領域とコレクタ領域はセルのソース領域
およびドレイン領域により形成され、該トランジスタの
ベース領域はセルの基板（本体）により形成されてい
る。セルをプログラムする時、電子とホールがドレイン
−基板接合で形成され、ホールは基板を通過して進み電
流（寄生トランジスタのベース電流）を発生し、直接ソ
ース−基板接合にバイアスを加えている。電流が十分大
きければ、ソース−基板接合でのポテンシャル障壁は減
少し、ソース−基板接合を通る電流が制御できなくなる
まで増加し、セルのゲートすなわちトンネル酸化物が急
速に劣化する。
【０００３】全ての製造方法において、ドレイン電流対
ドレイン電圧の曲線を描くことができ、ここでセルの劣
化がセルに加えることができる最大ドレイン電圧を示す
所定の（“スナップバック”）電圧を越えると発生する
ので、上記電圧はセルに印加可能な最大ドレイン電圧で
ある。
ドレイン電圧の曲線を描くことができ、ここでセルの劣
化がセルに加えることができる最大ドレイン電圧を示す
所定の（“スナップバック”）電圧を越えると発生する
ので、上記電圧はセルに印加可能な最大ドレイン電圧で
ある。
【０００４】特別な方法を実施しなくても、形成された
（すなわち、バイアスされている場合、接地された全て
のセルの電極に有する）空間電荷は特に大きく広がり、
スナップバック電圧（セルに加えられる最大電圧）が下
がる。
（すなわち、バイアスされている場合、接地された全て
のセルの電極に有する）空間電荷は特に大きく広がり、
スナップバック電圧（セルに加えられる最大電圧）が下
がる。
【０００５】不揮発性メモリセルを製造する時、この問
題を解決するため、浮動ゲートおよび制御ゲート領域を
形成する前にホウ素をセルの表面の全てに注入し（ＥＰ
Ｍ注入）相対的なスナップバック電圧を増加させること
が現在行なわれている。
題を解決するため、浮動ゲートおよび制御ゲート領域を
形成する前にホウ素をセルの表面の全てに注入し（ＥＰ
Ｍ注入）相対的なスナップバック電圧を増加させること
が現在行なわれている。
【０００６】フラッシュＥＥＰＲＯＭセルのスケールに
対する提案の１つに、セルの形成の密度を高くする高濃
度（≒１０１８ａｔ／ｃｍ２）Ｐポケットで囲まれたド
レイン領域（Ｎ＋タイプ）を有するセルを使用する方法
がある。これについては、例えばＩＥＥＥ技術論文のＶ
ＬＳＩ技術ダイジェストに関する１９９２年シンポジュ
ームに掲載されたヨシカワ クニヨシ、サガカミ エイ
ジ、モリ テイイチ、アライ ノリヒサ、ナリタ カズ
ヒト、ヤマグチ ヨシコ、オオシマ ヨウイチおよびナ
ルケ キヨミ著の“３．３オペレーション不揮発性メモ
リセル技術”の文献を参照にされたい。
対する提案の１つに、セルの形成の密度を高くする高濃
度（≒１０１８ａｔ／ｃｍ２）Ｐポケットで囲まれたド
レイン領域（Ｎ＋タイプ）を有するセルを使用する方法
がある。これについては、例えばＩＥＥＥ技術論文のＶ
ＬＳＩ技術ダイジェストに関する１９９２年シンポジュ
ームに掲載されたヨシカワ クニヨシ、サガカミ エイ
ジ、モリ テイイチ、アライ ノリヒサ、ナリタ カズ
ヒト、ヤマグチ ヨシコ、オオシマ ヨウイチおよびナ
ルケ キヨミ著の“３．３オペレーション不揮発性メモ
リセル技術”の文献を参照にされたい。
【０００７】前掲の文献の提案によれば、Ｐポケットす
なわちリングはシリコンウェーハが注入装置に対して傾
斜している非常に高角度ホウ素注入段階により形成され
る。より詳細には、提案の製造方法は事前の（ＥＰＭ）
ホウ素注入をやめ、次の段階を備えている：積み重ねた
セルゲートを形成した後、表面が覆われソース領域が形
成される領域をカバーする（ドレイン注入マスク）；ヒ
素のようなＮタイプのドーピング剤が注入されドレイン
領域を形成する；同じマスクを使用し、ホウ素を高角度
で注入しドレイン領域の回りにＰポケットを形成する。
注入角度およびエネルギーレベルにより、Ｐポケットは
底面でチャネルに向かい横方向にドレイン領域を囲んで
いる（積み重ねられたゲートの下に広がっている）。こ
の段階で、ドレイン注入のマスクは取り除かれる；ソー
ス注入のマスクが形成されドレイン領域をカバーし、ソ
ース領域が形成される基板領域を露出する；ソース注入
がヒ素およびリンの連続した注入により行なわれる。
なわちリングはシリコンウェーハが注入装置に対して傾
斜している非常に高角度ホウ素注入段階により形成され
る。より詳細には、提案の製造方法は事前の（ＥＰＭ）
ホウ素注入をやめ、次の段階を備えている：積み重ねた
セルゲートを形成した後、表面が覆われソース領域が形
成される領域をカバーする（ドレイン注入マスク）；ヒ
素のようなＮタイプのドーピング剤が注入されドレイン
領域を形成する；同じマスクを使用し、ホウ素を高角度
で注入しドレイン領域の回りにＰポケットを形成する。
注入角度およびエネルギーレベルにより、Ｐポケットは
底面でチャネルに向かい横方向にドレイン領域を囲んで
いる（積み重ねられたゲートの下に広がっている）。こ
の段階で、ドレイン注入のマスクは取り除かれる；ソー
ス注入のマスクが形成されドレイン領域をカバーし、ソ
ース領域が形成される基板領域を露出する；ソース注入
がヒ素およびリンの連続した注入により行なわれる。
【０００８】
【発明が解決しようとする課題】前述の方法では、ホウ
素がソース接合で注入されないので、結果として、所定
の熱処理および所定の量のリンとヒ素に対しソース接合
の降伏電圧が増加し、これによりＮタイプのイオン注入
の減少が可能となる。従って、理論的に得られる降伏電
圧が若干減少すると共にＮのドーピングイオンの横方向
の拡散が減少する。
素がソース接合で注入されないので、結果として、所定
の熱処理および所定の量のリンとヒ素に対しソース接合
の降伏電圧が増加し、これによりＮタイプのイオン注入
の減少が可能となる。従って、理論的に得られる降伏電
圧が若干減少すると共にＮのドーピングイオンの横方向
の拡散が減少する。
【０００９】更に採用された注入の注入により、一般に
ドーピング剤を入れ込むため必要な後続の熱処理を取り
除くことができる。イオン注入の減少と熱処理の組み合
わせによりドレイン領域とゲート領域の間の重なりが減
少し、セルの大きさを減少させることができる。
ドーピング剤を入れ込むため必要な後続の熱処理を取り
除くことができる。イオン注入の減少と熱処理の組み合
わせによりドレイン領域とゲート領域の間の重なりが減
少し、セルの大きさを減少させることができる。
【００１０】しかし、既に述べたようにソース接合の近
くにホウ素がないことにより、スナップバック電圧がか
なり悪くなり、ドレイン接合でＰポケットを高角度で注
入する提案の方法ではセルの動作範囲が狭くなり、その
応用は非常に限られている。
くにホウ素がないことにより、スナップバック電圧がか
なり悪くなり、ドレイン接合でＰポケットを高角度で注
入する提案の方法ではセルの動作範囲が狭くなり、その
応用は非常に限られている。
【００１１】本発明の目的は、スナップバック現象を少
なくし、同時に高角度Ｐポケット注入技術と理論的に関
係がある大きさに対し利点を有する不揮発性メモリセル
の製造方法を提示することである。
なくし、同時に高角度Ｐポケット注入技術と理論的に関
係がある大きさに対し利点を有する不揮発性メモリセル
の製造方法を提示することである。
【００１２】
【課題を解決するための手段】本発明によれば、請求項
１に記載のようにＥＰＲＯＭおよびフラッシュＥＥＰＲ
ＯＭの不揮発性メモリを製造する方法がある。
１に記載のようにＥＰＲＯＭおよびフラッシュＥＥＰＲ
ＯＭの不揮発性メモリを製造する方法がある。
【００１３】
【００１４】本発明によれば、ソース領域にはＮ＋拡散
の回りにＰポケットがあり、ドレインＰポケットを形成
する場合と異なる高角度の注入段階がある。このポケッ
トに注入されるエネルギーのレベルと量は自動的に最適
にされ、セルの大きさが定まり、スナップバック電圧が
悪くなることが避けられ、同時に現行のセルに比較して
降伏電圧をかなり増加させることができる。
の回りにＰポケットがあり、ドレインＰポケットを形成
する場合と異なる高角度の注入段階がある。このポケッ
トに注入されるエネルギーのレベルと量は自動的に最適
にされ、セルの大きさが定まり、スナップバック電圧が
悪くなることが避けられ、同時に現行のセルに比較して
降伏電圧をかなり増加させることができる。
【００１５】
【発明の実施の形態】本発明による製造方法は、今まで
提案された高角度のＰポケット注入法のようにＥＰＭ注
入の段階が取り除かれている点を除き従来の方法と同じ
（浮動および制御ゲートの製造を含む）初期段階を備え
ている。
提案された高角度のＰポケット注入法のようにＥＰＭ注
入の段階が取り除かれている点を除き従来の方法と同じ
（浮動および制御ゲートの製造を含む）初期段階を備え
ている。
【００１６】従って本方法は、全てのセルに対しＰ−タ
イプの基板の表面３を覆うトンネル酸化物層２と；ポリ
シリコン浮動ゲート領域５と；誘電体層（インターポ
リ）６と；浮動ゲート領域５と並べられたポリシリコン
制御ゲート領域７、を備えた中間構造１から開始され
る。
イプの基板の表面３を覆うトンネル酸化物層２と；ポリ
シリコン浮動ゲート領域５と；誘電体層（インターポ
リ）６と；浮動ゲート領域５と並べられたポリシリコン
制御ゲート領域７、を備えた中間構造１から開始され
る。
【００１７】中間構造１は、図１に示すようにソース領
域が形成される基板の部分がトンネル酸化物２でカバー
されたレジスト（ドレイン）マスク１０で覆われる；ヒ
素イオンが図１の矢印で示すように注入され、Ｎ＋タイ
プのドレイン領域１２を形成する。
域が形成される基板の部分がトンネル酸化物２でカバー
されたレジスト（ドレイン）マスク１０で覆われる；ヒ
素イオンが図１の矢印で示すように注入され、Ｎ＋タイ
プのドレイン領域１２を形成する。
【００１８】この時、同じドレインマスク１０を使用し
て、ホウ素イオンが既知の方法で図２の矢印１５で示す
ように、注入装置に対し４５°が好ましいが３０°から
６０°の範囲でウェーハを傾けることにより高角度で注
入される。この注入は、既知の方法で対称軸の回りに９
０°ずつウェーハを回転させ（ねじり回転）、各ウェー
ハのメモリを構成するチップの種々の位置を考慮して繰
り返される。この注入は最適にされ、Ｎ＋領域の回りに
所要の厚さのポケット１６（図２）が形成され、（異な
るねじり角で四通りの注入を取る）全体の量は１×１０
１３ａｔ／ｃｍ２から１×１０１４ａｔ／ｃｍ２であり
エネルギーのレベルは３０ＫｅＶから１００ＫｅＶであ
る。
て、ホウ素イオンが既知の方法で図２の矢印１５で示す
ように、注入装置に対し４５°が好ましいが３０°から
６０°の範囲でウェーハを傾けることにより高角度で注
入される。この注入は、既知の方法で対称軸の回りに９
０°ずつウェーハを回転させ（ねじり回転）、各ウェー
ハのメモリを構成するチップの種々の位置を考慮して繰
り返される。この注入は最適にされ、Ｎ＋領域の回りに
所要の厚さのポケット１６（図２）が形成され、（異な
るねじり角で四通りの注入を取る）全体の量は１×１０
１３ａｔ／ｃｍ２から１×１０１４ａｔ／ｃｍ２であり
エネルギーのレベルは３０ＫｅＶから１００ＫｅＶであ
る。
【００１９】次にドレインマスク１０は取り除かれる：
ソースマスク２０はドレイン領域１２と注入されない他
のあらゆる領域をカバーし、ソース領域が形成される基
板領域を露出する：ヒ素が図３の矢印２１のように注入
されＮ＋層２２を形成する；同じソースマスク２０を用
い、リンが図４の矢印２３に示すように既知の方法で注
入されドレイン領域１２より深いＮ＋タイプのソース領
域２４を形成する。
ソースマスク２０はドレイン領域１２と注入されない他
のあらゆる領域をカバーし、ソース領域が形成される基
板領域を露出する：ヒ素が図３の矢印２１のように注入
されＮ＋層２２を形成する；同じソースマスク２０を用
い、リンが図４の矢印２３に示すように既知の方法で注
入されドレイン領域１２より深いＮ＋タイプのソース領
域２４を形成する。
【００２０】ソースマスク２０を取り除くことなく、ホ
ウ素が量とエネルギーレベルが異なるがドレインポケッ
ト１６に対する高角度技術を用いて、図５の矢印２５に
示すように高エネルギーで注入される。該量とエネルギ
ーレベルはソース接合からホウ素ピークをなくすように
最適にされ、降伏電圧が下がり過ぎるのを防ぎ、ソース
領域２４の回りにＰポケット２６を形成する。この場
合、より詳細には注入はドレインＰポケット１６と比較
して量は少ないがエネルギーレベルは高く行なわれる。
ウ素が量とエネルギーレベルが異なるがドレインポケッ
ト１６に対する高角度技術を用いて、図５の矢印２５に
示すように高エネルギーで注入される。該量とエネルギ
ーレベルはソース接合からホウ素ピークをなくすように
最適にされ、降伏電圧が下がり過ぎるのを防ぎ、ソース
領域２４の回りにＰポケット２６を形成する。この場
合、より詳細には注入はドレインＰポケット１６と比較
して量は少ないがエネルギーレベルは高く行なわれる。
【００２１】ドレインＰポケット１６に対して、ソース
Ｐポケット２６は４５°が好ましいが３０°から６０°
の角度で高角度注入が行なわれ、該注入は異なるねじり
角度で四回行なわれる。ソースＰポケット２６は（異な
るねじり角で四回の注入から成る）全体の量が５×１０
１１ａｔ／ｃｍ２から５×１０１２ａｔ／ｃｍ２で、エ
ネルギーレベルが８０ＫｅＶから１３０ＫｅＶで注入さ
れることが好ましい。
Ｐポケット２６は４５°が好ましいが３０°から６０°
の角度で高角度注入が行なわれ、該注入は異なるねじり
角度で四回行なわれる。ソースＰポケット２６は（異な
るねじり角で四回の注入から成る）全体の量が５×１０
１１ａｔ／ｃｍ２から５×１０１２ａｔ／ｃｍ２で、エ
ネルギーレベルが８０ＫｅＶから１３０ＫｅＶで注入さ
れることが好ましい。
【００２２】次に熱処理を行なうことなくマスク２０を
取り除き、同じチップ内に他のあらゆるデバイスを形成
すなわち注入するステップと；ゲート領域（図６の層３
０）の上および回りに酸化層を形成するステップと；不
活性層を形成するステップと；接触部分を開くステップ
と；金属接続ラインを形成するステップと；保護樹脂層
を形成するステップ、の通常の各ステップを行なうこと
が続いている。
取り除き、同じチップ内に他のあらゆるデバイスを形成
すなわち注入するステップと；ゲート領域（図６の層３
０）の上および回りに酸化層を形成するステップと；不
活性層を形成するステップと；接触部分を開くステップ
と；金属接続ラインを形成するステップと；保護樹脂層
を形成するステップ、の通常の各ステップを行なうこと
が続いている。
【００２３】メモリ４０の一部を形成しているセル３１
の最終の構造は図６に示す通りであり、不活性層と保護
層は取り除かれており、種々の層の輪郭は図１から図５
と比較して実際的に示してある。ポケット１６と２６の
注入量は異なり、ポケット１６のホウ素濃度はポケット
２６のホウ素濃度より大きい。
の最終の構造は図６に示す通りであり、不活性層と保護
層は取り除かれており、種々の層の輪郭は図１から図５
と比較して実際的に示してある。ポケット１６と２６の
注入量は異なり、ポケット１６のホウ素濃度はポケット
２６のホウ素濃度より大きい。
【００２４】エネルギーレベルと量を最適にする特に高
角度で注入する段階を用いて、ソース領域２４の回りに
Ｐポケット２６を形成することにより、ドレインＰポケ
ットを特徴とする高角度注入技術を使用して形成した今
まで提案されたデバイスと比較して、スナップバック電
圧が非常に大きい。スナップバック電圧が大きくなるこ
とはソース接合の降伏電圧が下がることにより行なわれ
るが、この方法のパラメータの数値は、セルの全表面に
わたりＥＰＭ注入を取り除くことにより行なわれる増加
により降伏電圧の現象が少なくなるように最適にされて
いる。特に、正の高電圧をソース領域に加え制御ゲート
領域を接地することにより消去されるセルに対し、降伏
電圧をソースと基板の間の消去電圧より高く保つことが
でき、同時に大きさを改善し、ドレインＰポケット構造
に特に関係する高速のプログラム性能を得ることができ
る。
角度で注入する段階を用いて、ソース領域２４の回りに
Ｐポケット２６を形成することにより、ドレインＰポケ
ットを特徴とする高角度注入技術を使用して形成した今
まで提案されたデバイスと比較して、スナップバック電
圧が非常に大きい。スナップバック電圧が大きくなるこ
とはソース接合の降伏電圧が下がることにより行なわれ
るが、この方法のパラメータの数値は、セルの全表面に
わたりＥＰＭ注入を取り除くことにより行なわれる増加
により降伏電圧の現象が少なくなるように最適にされて
いる。特に、正の高電圧をソース領域に加え制御ゲート
領域を接地することにより消去されるセルに対し、降伏
電圧をソースと基板の間の消去電圧より高く保つことが
でき、同時に大きさを改善し、ドレインＰポケット構造
に特に関係する高速のプログラム性能を得ることができ
る。
【００２５】更に、前述の方法には、ソース注入マスク
を使用してソースＰポケットを高角度で注入する段階が
追加できるため、今まで提案されたドレインＰポケット
セル製造方法と比較すると、いかなるマスキングの段階
も追加する必要がない。
を使用してソースＰポケットを高角度で注入する段階が
追加できるため、今まで提案されたドレインＰポケット
セル製造方法と比較すると、いかなるマスキングの段階
も追加する必要がない。
【００２６】本発明の範囲を外れることなく、多くの変
更を前述および前図に示した方法およびメモリセルに行
なうことができる。特に、注入パラメータの数値は、ソ
ースＰポケットのドーズ量がドレインＰポケットのドー
ズ量より低く、ソースＰポケットのエネルギーレベルが
ドレインＰポケットのエネルギーレベルより高い限り、
実施例の値から変更することができる；ソースおよびド
レイン領域が注入される順序は記載のものと変えること
ができる（ドレイン領域およびポケットを形成する前に
ソース領域とポケットを形成することができる）；変更
はリン、ヒ素およびホウ素の注入の順序、またはソース
およびドレイン領域を形成するドーピングイオンに対し
ても行なうことができる；最後に、同方法は反対のタイ
プの導電型のメモリにも適用することができる。
更を前述および前図に示した方法およびメモリセルに行
なうことができる。特に、注入パラメータの数値は、ソ
ースＰポケットのドーズ量がドレインＰポケットのドー
ズ量より低く、ソースＰポケットのエネルギーレベルが
ドレインＰポケットのエネルギーレベルより高い限り、
実施例の値から変更することができる；ソースおよびド
レイン領域が注入される順序は記載のものと変えること
ができる（ドレイン領域およびポケットを形成する前に
ソース領域とポケットを形成することができる）；変更
はリン、ヒ素およびホウ素の注入の順序、またはソース
およびドレイン領域を形成するドーピングイオンに対し
ても行なうことができる；最後に、同方法は反対のタイ
プの導電型のメモリにも適用することができる。
【図１】本発明による方法の一段階を示す図
【図２】本発明による方法の他の段階を示す図
【図３】本発明による方法の他の段階を示す図
【図４】本発明による方法の他の段階を示す図
【図５】本発明による方法の他の段階を示す図
【図６】図１の方法を用いて得られるメモリセルの断面
図
図
１ 中間基板 ２ トンネル酸化物 ３ 表面 ４ Ｐ−タイプの基板 ５ ポリシリコン浮動ゲート領域 ６ 誘電体層 ７ ポリシリコン制御ゲート領域 １０ ドレインマスク １２ ドレイン領域 １６ ドレインＰポケット ２０ ソースマスク ２２ Ｎ＋層 ２４ Ｎ−タイプのソース領域 ２６ ソースＰポケット ３０ 層 ３１ セル ４０ メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レオナルド ラバッツィ イタリー国， 24044 ダルミネ， ビ ア コンテ ラッティ， ３番地 (72)発明者 カルロ リヴァ イタリー国， 20055 レナーテ， ビ ア エルレ． マナーラ， ８番地 (56)参考文献 特開 平６−77499（ＪＰ，Ａ) 特開 平４−3983（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/115 H01L 29/788 H01L 29/792 H01L 21/8247
Claims (10)
- 【請求項１】 一番目の導電型のドレイン領域とソース
領域が、これらの領域を分離するチャネルを形成する反
対のタイプの二番目の導電型の基板内に埋め込まれたメ
モリセルを有するＥＰＲＯＭおよびフラッシュＥＥＰＲ
ＯＭの製造方法において、 注入パラメータの一番目の数値を使用し、前記二番目の
導電型の第１のドーピング剤を高角度で注入してチャネ
ル領域に向かってドレイン領域を囲む前記二番目の導電
型のドレインポケットを形成し、 前記注入パラメータの一番目の数値と異なる注入パラメ
ータの二番目の数値を使用して、前記二番目の導電型の
第２のドーピング剤を高角度で注入して、前記ソース領
域を囲む二番目の導電型のソースポケットを形成するこ
とを特徴とする、ＥＰＲＯＭおよびフラッシュＥＥＰＲ
ＯＭの製造方法。 - 【請求項２】 前記基板の一番目の部分にドレイン開口
部を示すドレインマスクを形成することにより前記の基
板を覆い、 前記ドレイン開口部を通し前記一番目のタイプの導電型
の三番目のドーピング剤を注入し前記ドレイン領域を形
成し、 前記ドレイン開口部を通し前記ドレインポケットを高角
度で注入し、 前記ドレインマスクを取り除く、 各段階を備えていることを特徴とする請求項１に記載の
方法。 - 【請求項３】 前記基板の二番目の部分にソース開口部
を示すソースマスクを形成することにより前記基板を覆
い、 前記ソース開口部を通し前記一番目のタイプの導電型の
四番目のドーピング剤を注入し前記ソース領域を形成
し、 前記ソース開口部を通し前記ソースポケットを高角度で
注入し、 前記ソースマスクを取り除く、 各段階を備えていることを特徴とする請求項２に記載の
方法。 - 【請求項４】 前記一番目のタイプの導電型がＮタイプ
であり、前記反対のタイプの二番目の導電型がＰタイプ
であることを特徴とする請求項３に記載の方法。 - 【請求項５】 前記一番目と二番目のドーピング剤がホ
ウ素から成り、前記三番目のドーピング剤がヒ素から成
り、前記四番目のドーピング剤がヒ素とリンから成るこ
とを特徴とする請求項４に記載の方法。 - 【請求項６】 前記方法のパラメータが注入量と注入エ
ネルギーをふくむことを特徴とする前記請求項１から５
のいずれかに記載の方法。 - 【請求項７】 一番目のドーピング剤を高角度で注入す
る前記段階の注入量が二番目のドーピング剤を高角度で
注入する前記段階の注入量より大きく、 一番目のドーピング剤を高角度で注入する前記段階の注
入エネルギーが二番目のドーピング剤を高角度で注入す
る前記段階の注入エネルギーより小さい、 ことを特徴とする請求項６に記載の方法。 - 【請求項８】 一番目のドーピング剤を高角度で注入す
る前記段階の全体の注入量が１×１０１３ａｔ／ｃｍ２
と１×１０１４ａｔ／ｃｍ２の範囲にあり、 二番目のドーピング剤を高角度で注入する前記段階の全
体の注入量が５×１０１１ａｔ／ｃｍ２と５×１０１２
ａｔ／ｃｍ２の範囲にある、 ことを特徴とする請求項７に記載の方法。 - 【請求項９】 一番目のドーピング剤を高角度で注入す
る前記段階の注入エネルギーが３０ＫｅＶと１００Ｋｅ
Ｖの範囲にあり、 二番目のドーピング剤を高角度で注入する前記段階の注
入エネルギーが８０ＫｅＶと１３０ＫｅＶの範囲にあ
る、 ことを特徴とする請求項７または８に記載の方法。 - 【請求項１０】 一番目と二番目のドーピング剤を高角
度で注入する前記の段階が３０°と６０°の範囲で行な
われることを特徴とする前記請求項の１つに記載の方
法。
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|---|---|---|---|
| EP94830363A EP0696050B1 (en) | 1994-07-18 | 1994-07-18 | EPROM and Flash-EEPROM non-volatile memory and method of manufacturing the same |
| IT94830363.1 | 1994-07-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316346A JPH08316346A (ja) | 1996-11-29 |
| JP3024519B2 true JP3024519B2 (ja) | 2000-03-21 |
Family
ID=8218494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7197943A Expired - Fee Related JP3024519B2 (ja) | 1994-07-18 | 1995-07-12 | Ｅｐｒｏｍおよびフラッシュｅｅｐｒｏｍ不揮発性メモリの製造方法並びに不揮発性メモリ |
Country Status (4)
| Country | Link |
|---|---|
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| EP (1) | EP0696050B1 (ja) |
| JP (1) | JP3024519B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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