JP2009527900A - 埋め込まれた不揮発性メモリを備えた集積回路を製造する方法 - Google Patents
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Abstract
半導体デバイスの一部を形成する方法が、ゲートスタック(18)内で基板の上に横たわるゲートスタック層(20-28)をパターニングすることと;ゲートスタックに隣接して基板に浅いソース/ドレイン拡張インプラント領域(32)を形成するためにドーパントイオン(30)をインプラントすることと;ゲートスタック(18)の側壁に酸化物層(34)を形成するために第1の酸化条件でゲートスタック(18)を酸化することと;ゲートスタックの側壁に酸化物層(34)の更なる酸化物を形成するために第2の酸化条件でゲートスタックを酸化すること;を含む。第2の酸化条件は、第1の酸化条件とは異なる。
Description
本発明は、一般的には集積回路に関し、特に、埋め込まれた不揮発性メモリ(NVM)およびそれらに関する方法に関する。
フラッシュメモリセルは、例えば、浮遊ゲートのような電荷ストレージ領域に電荷をストアする不揮発性メモリ(NVM)セルのタイプである。浮遊ゲートの電荷の総量は、セルの閾値電圧(VT)を決定し、それゆえ、セルによってロジック状態がストアされる。セルがプログラムされ、または、消される各時間は、比較的高いプログラムまたは消去電圧を使用して、電子が浮遊ゲートに移動し、または、浮遊ゲートから移動する。浮遊ゲートは、電気的に絶縁され、電荷は無制限にストアされる。不揮発性メモリは、一般的には、在来の金属−酸化物−半導体(MOS)プロセスで実装された論理回路を含む集積回路に実装され、または、埋め込まれる。例えば、浮遊ゲートトランジスタを備えたフラッシュメモリのような不揮発性メモリを埋め込むとき、埋め込まれたメモリは、ロジック回路ではない異なる製造ステップを使用して形成される。しばしば、ロジック回路を備えた集積回路に埋め込まれたNVMに関する製造プロセスは、ロジック回路トランジスタを形成するのに使用された製造プロセスとは両立しない。これは、フラッシュメモリよりも比較的低い電圧で論理回路が作動することが部分的な理由である。この場合、一方または両方の製造プロセスを変更することができる。また、集積回路製造プロセスが進化したので、集積回路のデバイスの最小の形状寸法を小さくすることができる。この最小の形状寸法の低減は、大きな形状寸法のときには無かった問題である異なった製造プロセスによる問題を生じさせる。
それゆえ、上述の問題のない埋め込まれた不揮発性メモリを備えた集積回路を提供することが望ましい。
[発明を実施するための最良の形態]
NVMセルのアレイを形成するために用いられるプロセスは、例えば、ロジック回路に使用されるMOSトランジスタのような別のタイプのトランジスタを形成するのに用いられるプロセスとは異なる。MOSロジック回路を備えた集積回路にNVMアレイを埋め込みまたは実装するために、NVMセルを形成するのに用いられるプロセスステップが、MOSトランジスタに逆に作用することが無いことを保障することが必要である。
全体的には、本発明は、埋め込まれた不揮発性メモリを備えた集積回路を製造するための方法を提供する。メモリセルトランジスタゲートスタックの製造した後、ゲートスタックの側の隣に、浅いソース及びドレイン拡張領域をインプラする。チャネル領域は、ゲートスタックの下に画定される。第1の酸化ステップからの加熱は、ついで、ソース及びドレイン拡張領域を形成するために、浅いソースおよびドレイン拡張インプラントを部分的に押しやり、活性化するのに用いられる。第2の酸化ステップは、メモリセルのソースドレイン拡張を完了するのに用いられる。第1の酸化ステップはまた、NVMトランジスタゲートスタックの側に酸化物層を形成する。第2の酸化ステップは、ゲートの側に酸化物層を形成するために集積回路にロジック回路トランジスタの形成に用いられる。ソースおよびドレイン拡張領域に浅いドープインプラントを最初に提供することにより、ロジック回路トランジスタの形成に使用される加熱は、ついで、ソース及びドレイン拡張領域の形成を完了するのに用いられる。第1の酸化ステップは、第1の継続時間に関して第1の温度を生じ、第2の酸化ステップは、第2の継続時間に関して第2の温度を生じ、ここで、第1の継続時間は、第2の継続時間とは異なる。
別の実施形態では、逆行(retrograde)ウェルがインプラされ、第1の酸化ステップが、メモリセルゲートスタックのチャネル領域の方に逆行ウェルを押しやる。次いで、ソース及びドレイン拡張領域がインプラされ、第2の酸化ステップが、ソース及びドレイン拡張インプラントを押しやり、活性化させる。
NVMセルのソース及びドレイン拡張領域が、正しい深さにインプランテーションすることにより形成されているならば、次いで、集積回路を加熱することにより、所望よりも更にインプラントを駆動させ、例えば、NVMセルの有効ゲート長は、所望よりも短くなる。より短い有効ゲート長は、所定のチャネル効果から被るNVMセルに従い、例えば、ゲートがバイアスされていないときの、所望よりも低いドレインブレークダウン電圧のようなものである。より低いドレインブレークダウン電圧は、プログラム及び消去オペレーション中の、過剰な電流フローを導く。
図1は、メモリセルゲートスタック18が、本発明によってパターニングされた後の、埋め込まれた不揮発性メモリを備えた集積回路10の断面図を図示する。集積回路10は、NVMアレイをインプラするための部分14と、比較的低い電圧ロジック回路トランジスタをインプラするための部分16とを含む。ロジック回路部分16は、基板12上に形成された絶縁層25を含む。NVM部分14は、典型的には行と列に整った複数のNVMセルを含む(図示せず)。NVMセルの各々は、ゲートスタックを含む。ゲートスタック18は、複数のNVMセルのゲートスタックの代表であり、シリコン基板12上に形成されたトンネル酸化物層12と、絶縁層24と、伝導層26とを含む。電荷蓄積層22は、トンネル酸化物層20の上に形成される。例示の実施形態では、電荷蓄積層22は、ポリシリコンからなる。また例示の実施形態では、電荷蓄積層22は、浮遊ゲートの特徴を有する。別の実施形態では、電荷蓄積層22は、例えば、窒化物またはナノ結晶を含んでも良い。
絶縁層24は、電荷蓄積層22の上に形成される。例示の実施形態では、絶縁層24は、複数の層を含み、制御ゲートと浮遊ゲートとの間に絶縁層を形成する酸化物−窒化物−酸化物(ONO)層であるのが好ましい。絶縁層25は、部分16の上に形成され、部分16上に形成されたMOSロジックトランジスタに関するゲート誘電体層として機能する。伝導層26は、次いで、絶縁層24及び25の上に形成される。伝導層26は、例示の実施形態では、約1000オングストロームの厚さを有するポリシリコンから形成され、部分14のNVMアレイの制御ゲート、および、部分16のロジックトランジスタのゲートとして機能する。部分14および16の両方において、伝導層26の上に、反射防止コーティング(ARC)が形成される。ARC28を形成するのに用いられる材料は、工業的に在来のものでよく、有機又は無機であってよい。ARC28は、約155オングストロームの厚さに形成される。次いで、ゲートスタック層は、ゲートスタック18を形成するために、図1に例示したようにパターニングされる。
図2は、メモリセルゲートスタック18のためのソース及びドレイン領域をインプランテーションした後の、図1の集積回路10の断面図を例示する。浅いソース及びドレイン並びに拡張部32が、例えば砒素(As)のドーパントイオンをインプラントすることによって形成される。拡張部32は、エネルギ30に集積回路10を晒すことによってインプランテーションされる。任意には、ハロゲンインプラント36が、このとき基板12に形成されうる。また任意には、逆行ウェルインプラント38が、ボロン(B)で基板12をドーピングすることによって形成されうる。図2に例示したように、ゲートスタック18の下で、角度のついたインプラントが逆行ウェルインプラント38を拡張して形成される。逆行ウェルは、例えば、閾値電圧(VT)調整を要求する実施形態で使用されうる。ハロゲンインプラ36は、ソース及びドレイン拡張部32よりも実質的に深く延び、逆行インプラ38の上に延びる。ハロゲンインプラ36は、浅いソース/ドレイン拡張部32の前又は後に形成されうる。
基板12並びに、ポリシリコン層22及び26を酸化することにより、酸化物34が、ゲートスタック18の側および基板12の表面上に形成される。酸化物層34を形成するために、集積回路10は加熱され、ある実施形態では、700から1100℃の間のレンジの温度まで加熱され、好ましくは、基板12の表面に形成される酸化物の約20乃至150オングストロームまで約900℃に加熱される。所望の量の酸化物を形成するのに要求される時間の総量は、例えば、温度、及び、ポリシリコンの量、並びに厚さに依存する。典型的には、酸化物層34は、基板12の表面よりもゲートスタック18の側の方が薄い。上記の酸化条件でNVMゲートスタックを酸化することにより、浅いソース/ドレイン拡張領域32を形成し、NVMゲートスタックの下に横たわる第1の有効チャネル長を提供するように、基板内の第1の深さまでドーパントイオンを押しやる。ソース及びドレイン領域はまた、基板12で側方に押しやられる(図示せず)。酸化物34を形成するのに用いられる酸化ステップは、ときどき、ポリ再酸化(poly re-oxidation)と呼ばれる。酸化物層34を形成するのに加えて、集積回路10を加熱することにより、浅いソース及びドレインインプラント拡張部32を押しやり、活性化させる。酸化物層34は、NVM部分14の上だけで成長される。ARC層28によって、ロジック回路部分16およびゲートスタック18の頂部の上で酸化物が成長することを防止する。別の実施形態では、浅いソース/ドレイン拡張インプラント領域32を形成するのに用いられるドーパントイオンは、第1の酸化でのNVMゲートスタック18の酸化の前の代わりに、第1の酸化でNVMゲートスタック18の酸化に引き続いてインプラされる。
図3は、ロジック回路トランジスタゲートスタック40が、絶縁層25、伝導層26およびARC層28の一部を除去することによってパターニングされた後の、図2の集積回路10の断面図を例示する。ゲートスタック40は、ロジック回路部分16に形成されうる複数のゲートスタックの代表である。
図4は、第2の酸化ステップに続く、図3の集積回路10の断面図を例示する。第2の酸化ステップは、部分16にMOSトランジスタを形成するのに用いられるプロセスの一部である。第2の酸化ステップは、部分16における基板12の表面、および、ゲートスタック40の側に酸化物層42を形成するのに用いられる。第2の酸化ステップはまた、併合された逆行ウェル38’を形成するために、ゲートスタック18の完全に下で逆行ウェル38に延びるように用いられる。併合された逆行インプラント領域38’は、図4に例示されたように、NVMゲートスタックの下に横たわるボウタイ形状のプロファイルを有する。逆行フリー領域44は、ゲートスタック18の下に直接横たわる修正された逆行ウェル38’の上に形成される。逆行フリー領域44は、トランジスタのVTを低下させるためにN型材料でドーピングされる。また、第2の酸化ステップは、ドーパントイオンをより深く押しやり、修正された浅いソース及びドレイン拡張部32’並びに修正されたハロゲン拡張部36’を形成するために、図2で形成されたハロゲン拡張部36並びに浅いソース及びドレイン拡張部32を、ゲートスタック18のより下に延ばし、かくして、ゲートスタック18の下で有効チャネル長を更に短くする。更に、第2の酸化ステップは、修正された絶縁層34’を形成するために絶縁層34を更に酸化する。NVMセルの有効ゲート長は、ソース拡張部とドレイン拡張部の間の距離であり、図4において「LEFF」と称される。第2の酸化ステップは、600乃至1100℃の間の温度まで集積回路を加熱することを含み、ある実施形態では、約10乃至100オングストロームの酸化物42がゲートスタック40および基板12の表面に形成されるまで、約800度であるのが好ましい。また、ソース及びドレイン拡張部(図示せず)は、このとき、部分16のロジック回路トランジスタのために形成される。
図5は、ロジック回路トランジスタおよびNVMセルを完了するための更なるプロセスの後の、図4の集積回路の断面図を例示する。例えば、集積回路10は、ゲートスタック18およびゲートスタック40の上に側壁スペーサ48を形成するために更に処理される。また、スペーサ48が形成された後、砒素および燐の深いインプラントが、NVM部分14およびロジック回路部分16の両方に関して、完了したソース及びドレイン領域46を形成するために例示の実施形態では使用される。更に、プロセスは、複数の層間誘電体層(図示せず)の形成を含み、代わりに、金属伝導体(図示せず)がNVM部分14およびロジック部分16の上に形成され得る。1またはそれ以上の金属層(図示せず)と接続するために、各ドレイン、ソースおよびゲートの間にコンタクトが形成される。NVM部分14のソース及びドレイン拡張領域32に浅いドープされたインプラントを最初に提供することにより、部分16のロジック回路トランジスタに関する酸化物形成に用いられる加熱は、NVM部分14におけるソース及びドレイン拡張領域46の形成を完了するのに用いられる。NVM部分14のソースおよびドレイン領域を押しやり、活性化させるために部分14の酸化層形成を使用することにより、低減したドレインブレークダウン電圧のような、短いチャネル効果を生じることなく、所望のLEFFを有するようにスケール調整されたNVMセルを生じる。
好ましい実施形態のコンテキストにおいて本発明を記載してきたが、本発明は、上述したもの以外の多くの実施形態、種々の変形が可能であることは当業者にとって明らかである。従って、本発明の真の範囲内の発明の全ての修正をカバーするのは添付の特許請求の範囲である。
Claims (20)
- 埋め込まれた不揮発性メモリ(NVM)を形成する方法であって、
NVMゲートスタック内で基板の上に横たわるNVMゲートスタック層をパターニングするステップと、
前記NVMゲートスタックに隣接する基板において、浅いソース/ドレイン拡張インプラント領域を形成するようにドーパントイオンをインプラントするステップと、
前記NVMゲートスタックの側壁にNVM酸化層を形成するために、第1の酸化条件でNVMゲートスタックを酸化するステップと、
前記NVMゲートスタックの側壁に前記NVM酸化層の更なる酸化を形成するために、第2の酸化条件でNVMゲートスタックを酸化するステップと、を有し、前記第2の酸化条件が、前記第1の酸化条件と異なることを特徴とする方法。 - 前記第1の酸化条件でNVMゲートスタックを酸化するステップが、基板内の第1の深さまでドーパントイオンを押しやり、浅いソース/ドレイン拡張領域を形成し、NVMゲートスタックの下に横たわる第1の有効チャネル長を提供し、
前記第2の酸化条件でNVMゲートスタックを酸化するステップが、前記第1の深さより深い第2の深さまでドーパントイオンを押しやり、前記第1の有効チャネル長よりも短い第2の有効チャネル長まで、前記第1の有効チャネル長を低減させる、
ことを特徴とする請求項1に記載の方法。 - 前記第1の深さが、垂直および側方の寸法の両方を含み、前記第2の深さが、垂直および側方の寸法の両方を含む、ことを更なる特徴とする請求項2に記載の方法。
- 浅いソース/ドレイン拡張インプラント領域を形成するためのドーパントイオンをインプラントするステップが、第1の酸化条件でのNVMゲートスタックの酸化の前の代わりに、第1の酸化条件でNVMゲートスタックの酸化に続いて生じる、ことを特徴とする請求項1に記載の方法。
- NVMゲートスタックに隣接して基板に浅いソース/ドレイン拡張インプラント領域を形成するためのドーパントイオンをインプラントする前に、前記方法が更に、
逆行インプラント領域を形成するために逆行ドーパントイオンをインプラントするステップを有し、
前記逆行インプラント領域が、基板において浅いソース/ドレイン拡張インプラント領域の下に実質的に形成されることを特徴とする、請求項1に記載の方法。 - 前記逆行インプラント領域が、第2の酸化条件でNVMゲートスタックを酸化するのに応答して併合され、前記併合された逆行インプラント領域が、前記NVMゲートスタックの下に横たわるボウタイ形状のプロファイルを備える、ことを特徴とする請求項5に記載の方法。
- 前記浅いソース/ドレイン拡張インプラント領域を形成するためのドーパントイオンをインプラントするステップが、前記第1の酸化ステップで前記NVMゲートスタックを酸化する前に代わって、前記第1の酸化条件でNVMゲートスタックの酸化を引き続き生じさせることを特徴とする請求項5に記載の方法。
- ハロゲンインプラント領域を形成するためにハロゲンドーパントイオンをインプラントするステップを更に有し、
前期ハロゲンインプラント領域が、前記逆行インプラント領域の上であって、前記基板における浅いソース/ドレイン拡張インプラント領域の下に実質的に形成されることを特徴とする請求項5に記載の方法。 - 前記第1の酸化条件で前記NVMゲートスタックの酸化に続いて、前記第1の酸化条件でのNVMゲートスタックの酸化の前に代わって、
(i)前記浅いソース/ドレイン拡張インプラント領域を形成するためにドーパントイオンをインプラントするステップ;
(ii)逆行インプラント領域を形成するために逆行ドーパントイオンをインプラントするステップ;
(iii)ハロゲンインプラント領域を形成するためにハロゲンドーパントイオンをインプラントするステップ;
からなるグループから選択された少なくとも1つが生じることを特徴とする請求項8に記載の方法。 - ハロゲンインプラント領域を形成するためにハロゲンドーパントイオンをインプラントするステップを更に有し、
前期ハロゲンインプラント領域が、基板の前記浅いソース/ドレイン拡張インプラント領域の下に実質的に形成されることを特徴とする、請求項1に記載の方法。 - 前記ハロゲンドーパントイオンのインプラントが、前記浅いソース/ドレイン拡張インプラント領域に関するドーパントイオンをインプラントする前に生じることを特徴とする請求項10に記載の方法。
- 前記第1の酸化条件が、第1の温度を含み、
前記第2の酸化条件が、第2の温度を含み、
前記第1の温度が、前記第2の温度よりも高いことを特徴とする請求項1に記載の方法。 - 前記第1の温度での酸化が、第1の継続時間の間に生じ、
前記第2の温度での酸化が、第2の継続時間の間に生じ、
前記第1の継続時間が、前記第2の継続時間とは異なることを特徴とする請求項12に記載の方法。 - 埋め込まれた不揮発性メモリ(NVM)を形成する方法であって、
NVMゲートスタック内の基板の上に横たわるNVMゲートスタック層をパターニングするステップと、
前記NVMゲートスタックに隣接して、前記基板に浅いソース/ドレイン拡張インプラント領域を形成するためのドーパントイオンをインプラントするステップと、
前記NVMゲートスタックの側壁にNVM酸化層を形成するために第1の温度でNVMゲートスタックを酸化するステップとを有し、前記第1の温度で前記NVMゲートスタックを酸化することにより、浅いソース/ドレイン拡張インプラント領域を形成し、前記NVMゲートスタックの下に横たわる第1の有効チャネル長を提供するように、前記基板内の第1の深さまでドーパントイオンを押しやり、
前記NVMゲートスタックの側壁に前記NVM酸化層の酸化を更に形成するための第2の温度でNVMゲートスタックを参加するステップと、を有し、
前記第2の温度で前記NVMゲートスタックを酸化することにより、前記第1の深さよりも深い第2の深さまでドーパントイオンを押しやり、前記第1の有効チャネル長よりも短い第2の有効チャネル長まで前記第1の有効チャネル長を低減させ、前記第2の温度が、前記第1の温度よりも低いことを特徴とする方法。 - 前記第1の深さが、垂直および側方の寸法の両方を含み、
前記第2の深さが、垂直および側方の寸法の両方を含む
ことを更に特徴とする請求項14に記載の方法。 - 前記浅いソース/ドレイン拡張インプラント領域を形成するためにドーパントイオンをインプラントするステップが、前記第1の酸化条件での前記NVMゲートスタックの酸化の前の代わりに、前記第1の酸化条件で前記NVMゲートスタックの酸化を引き続き生じさせることを特徴とする請求項14に記載の方法。
- 半導体デバイスの一部を形成する方法であって、
ゲートスタック内で基板の上に横たわるゲートスタック層をパターニングするステップと、
前記ゲートスタックに隣接して、基板に浅いソース/ドレイン拡張インプラント領域を形成するためにドーパントイオンをインプラントするステップと、
前記ゲートスタックの側壁に酸化物層を形成するために第1の酸化条件で前記ゲートスタックを酸化するステップと、
前記ゲートスタックの側壁に酸化物層の更なる酸化物を形成するために第2の酸化条件で前記ゲートスタックを酸化するステップと、を有し、
前記第2の酸化条件が、前記第1の酸化条件と異なることを特徴とする方法。 - 前記第1の酸化条件で前記ゲートスタックを酸化するステップが、浅いソース/ドレイン拡張インプラント領域を形成し、前記ゲートスタックの下に横たわる第1の有効チャネル長を提供するように、前記基板内に第1の深さまでドーパントイオンを押しやり、
前記第2の酸化条件で前記ゲートスタックを酸化することにより、前記第1の深さよりも深い第2の深さまでドーパントイオンを押しやり、前記第1の有効チャネル長よりも短い第2の有効チャネル長まで前記第1の有効チャネル長を低減することを特徴とする請求項17に記載の方法。 - 前記ゲートスタック層が、前記基板の第1の部分の上に横たわる第1のゲートスタック層を有し、第2のゲートスタック層が、前記基板の第2の部分の上に横たわり、前記第2のゲートスタック層が、前記第1のゲートスタック層とは異なることを特徴とする方法であって、
前記第2の酸化条件で前記第1のゲートスタックを酸化する前に、前記第1の酸化条件で前記第1のゲートスタックを引き続き酸化し、パターニングするステップを更に有し、
前記第2のゲートスタック層は、第2のゲートスタックを形成し、
前記第2の酸化条件で第1のゲートスタックを酸化することが更に、前記第2のゲートスタックの側壁に第2の酸化物層を形成するために第2の酸化条件で第2のゲートスタックを酸化することを含む、ことを特徴とする請求項18に記載の方法。 - 前記第1のゲートスタック層が、NVMゲートスタック層を有し、
前記第2のゲートスタック層が、低電圧ロジック(LVロジック)ゲートスタック層っを有する、ことを特徴とする請求項19に記載の方法。
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