JP2002319639A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート側壁絶縁膜と、半導体基板との間の互
いに及ぼす応力の影響を少なくして、ゲート側壁絶縁膜
下の半導体基板に発生する応力起因の結晶欠陥の発生を
低減する半導体装置を提供する。 【解決手段】 半導体基板１と、この半導体基板１上に
形成されたゲート電極７と,このゲート電極７の側面に
形成されたゲート側壁絶縁膜１３と、このゲート側壁絶
縁膜１３と半導体基板１との間に設けられた応力緩和手
段１４と、ゲート側壁絶縁膜１３下方の半導体基板１表
面付近に形成されたソース・ドレイン領域４，５とを有
する半導体装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トランジスタを有
する半導体装置及びその製造方法に関するもので、特に
ゲート側壁を有する微細なトランジスタを有する半導体
装置及びその製造方法に関するものである。

【０００２】

【従来の技術】従来の半導体装置を、ＮＯＲ型フラッシ
ュメモリを一例に、図１３を用いて説明する。図１３は
ＮＯＲ型フラッシュメモリのセル部の構造を示す断面図
である。

【０００３】メモリセルにおいて、Ｐ型半導体基板５０
にはその上部に素子分離領域５１が素子領域５２を囲む
ように形成されている。

【０００４】ここで、Ｐ型半導体基板５０にはシリコン
基板が用いられている。素子領域５２には、その表面近
傍に第１Ｎプラス拡散層５３が形成されていて、その外
側には第２Ｎプラス拡散層５４が形成されている。第１
Ｎプラス拡散層５３はその不純物濃度は例えば約１×１
０²⁰ｃｍ^-3程度で形成されていて、第２Ｎプラス拡散層
５４は第１Ｎプラス拡散層５３よりも高濃度で、例えば
約１×１０²¹ｃｍ^-3程度で形成されている。

【０００５】第１Ｎプラス拡散層５３は一対で形成され
ていて、第１Ｎプラス拡散層５３の間の半導体基板５０
中にはチャネル領域５５が形成されていて、その上方に
ゲート電極５６が形成されている。このゲート電極５６
は半導体基板５０上に形成されたゲート酸化膜５７と、
このゲート酸化膜５７上に形成された浮遊ゲート５８
と、この浮遊ゲート５８上に形成されたＯＮＯ膜５９
と、このＯＮＯ膜５９上に形成された制御ゲート６０
と、これら浮遊ゲート５８、ＯＮＯ膜５９、及び制御ゲ
ート６０の周囲に形成された後酸化膜とＴＥＯＳ膜（Ｓ
ｉ（ＯＣ₂Ｈ₅）₄を原料として有機オキシランの熱分解
法により形成されるシリコン酸化膜）の積層絶縁膜６１
とを有している。

【０００６】ここで、ゲート酸化膜５７、積層絶縁膜６
１中の後酸化膜はシリコン酸化膜で形成され、浮遊ゲー
ト５８は多結晶シリコン層で形成され、ＯＮＯ膜５９は
シリコン酸化膜、この上に形成されたシリコン窒化膜、
このシリコン窒化膜上に形成されたシリコン酸化膜の積
層構造となっている。また、制御ゲート６０はタングス
テンシリサイド層で形成されている。

【０００７】ゲート電極５６の側壁部であって、積層絶
縁膜６１を介した半導体基板５０上には、厚さが約８０
ｎｍ程度のシリコンナイトライド層にてゲート側壁絶縁
膜６２が形成されている。このようにゲート側壁絶縁膜
６２と、ゲート電極５６の側壁部の間には、後酸化膜及
びＴＥＯＳ膜の積層絶縁膜６１があり、これによりゲー
ト電極５６とゲート側壁絶縁膜６２とは密着している。

【０００８】ゲート電極５６が形成されていない半導体
基板５０上には、後酸化膜及びＴＥＯＳ膜の積層絶縁膜
６１が形成されている。

【０００９】ゲート側壁絶縁膜６２、ゲート電極５６上
の後酸化膜及びＴＥＯＳ膜の積層絶縁膜６１上には、シ
リコンナイトライド膜６３が形成されている。

【００１０】ゲート電極５６上のシリコンナイトライド
膜６３や半導体基板５０上のシリコンナイトライド膜６
３上には、ＢＰＳＧなどからなる層間絶縁膜６４が形成
されている。

【００１１】この層間絶縁膜６４中の１対の第２Ｎプラ
ス拡散層５４上には、コンタクトホールが形成されて、
その中にタングステンなどからなる導電材が埋め込まれ
てコンタクトプラグ６５が形成されている。このコンタ
クトプラグ６５は第２Ｎプラス拡散層５４に接続されて
いる。

【００１２】層間絶縁膜６４上には、アルミニウムなど
からなる配線層６６が形成されている。この配線層６６
はコンタクトプラグ６５に接続され、この配線層６６は
第２Ｎプラス拡散層５４に必要な電位を与えている。

【００１３】ここで、ゲート電極５６の幅は例えば約
０．２μｍ程度、高さは約０．６μｍ程度である。ま
た、層間絶縁膜６４の厚さは例えば約０．６μｍ〜０．
９μｍ程度である。

【００１４】次に, 従来の半導体装置の製造方法を図１
３乃至図１７を用いて説明する。

【００１５】まず、図１４に示されるようにシリコンか
らなる半導体基板５０上のメモリセルゲート形成予定領
域に素子分離領域５１を形成して、この素子分離領域５
１に囲まれた素子領域５２を形成して、素子領域５２上
に、ゲート酸化膜５７を形成する。次にゲート酸化膜５
７上に浮遊ゲート電極材５８、ＯＮＯ膜５９、制御ゲー
ト電極材６０を順次堆積する。

【００１６】さらにゲートエッチング時のマスクとなる
ゲートマスク材（図示せず）を堆積する。続いてフォト
リソグラフィー法によりゲート電極５６をパターニング
し、ゲートマスク材をエッチングする。引き続きゲート
マスク材に対して自己整合的に制御ゲート電極材６０、
ＯＮＯ膜５９、浮遊ゲート電極材５８をエッチングし
て、ゲート電極５６を形成する。

【００１７】次に、ゲート加工時のダメージを回復する
ための後酸化を行って、ゲート電極の上面、側面部を約
１０ｎｍ程度の酸化膜で覆って後酸化膜７０を積層構造
のゲート電極５６周囲に形成する。その際の熱酸化工程
により、半導体基板５０上に露出しているゲート酸化膜
５７表面もさらに酸化されてその膜厚はより厚く形成さ
れる。

【００１８】次に、図１５に示されるように、第１Ｎプ
ラス拡散層５３を形成するための不純物をゲート電極５
６をマスクとして、イオン注入により行う。

【００１９】なお、イオン注入はメモリセル部だけでは
なく、それぞれ所定のゲート電極が形成された周辺回路
部にも同様にそれぞれのゲート電極をマスクとして行わ
れる。ただし、周辺回路部においては、メモリセル部よ
りも半導体基板５０中に形成された拡散層の濃度は薄
い。

【００２０】次に、これらイオンの活性化の為に，熱ア
ニールを行う。この熱アニールは、セル部のゲートとソ
ース、ドレインのカップリング比を稼ぐ為に、拡散層の
十分な伸びが必要な為、１０００℃以上の高温で行われ
る。

【００２１】ここで、ゲート電極５６の下方の活性化さ
れた１対の第１Ｎプラス拡散層５３の間の半導体基板５
０表面付近がトランジスタのチャネル領域５５となる。

【００２２】次に、ＴＥＯＳ膜を約１０〜２０ｎｍの厚
さで、後酸化膜７０上に堆積して、後酸化膜とＴＥＯＳ
膜の積層絶縁膜７１を形成する。さらに同時にＴＥＯＳ
膜を例えば約１０〜２０ｎｍの厚さで、ゲート電極５６
が形成されていない半導体基板５０上のゲート酸化膜５
７上に形成して酸化膜７２を形成する。これらは，後の
工程において、ゲート側壁絶縁膜を異方性エッチングす
る際にストッパーの役割を果たす。

【００２３】次に、図１６に示されるようにシリコンナ
イトライド膜を約５０〜１５０ｎｍの厚さで堆積する。
その後，全面に対して異方性エッチングを行って、側壁
残しを行い、シリコンナイトライドからなるゲート側壁
絶縁膜６２及び後酸化膜とＴＥＯＳ膜の積層絶縁膜６１
が形成される。

【００２４】次に、ゲート側壁絶縁膜６２をマスクとし
て、素子領域５２中にソース・ドレインとなる拡散層で
ある第２Ｎプラス拡散層５４を形成するイオン注入が行
われる。このイオン注入は、拡散層の高濃度領域を形成
するためのもので、１０¹⁵ｃｍ^-2オーダーの注入を行
う。なお、メモリセル部以外にも周辺回路部においても
ゲート側壁絶縁膜６２をマスクに第２Ｎプラス拡散層５
４形成のための不純物注入が行われる。

【００２５】次に、素子領域５２に注入した第２Ｎプラ
ス拡散層５４形成のための不純物の活性化の為に、熱ア
ニールを行う。この熱アニールは、セル部のゲートとソ
ース、ドレインのカップリング比を稼ぐ為に、拡散層の
十分な伸びが必要な為、１０００℃以上の高温で行われ
る。

【００２６】次に、図１７に示されるように露出されて
いる後酸化膜及びＴＥＯＳ膜の積層絶縁膜６１の表面
上、ゲート側壁絶縁膜６２上、及び素子分離領域５１上
にシリコンナイトライド層６３を約３０〜５０ｎｍ程度
の厚さで堆積する。このシリコンナイトライド層６３は
後に行われるコンタクト形成工程でのストッパーとして
必要である。

【００２７】次に、図１３に示されるように、ＢＰＳＧ
膜からなる層間絶縁膜６４を堆積する。

【００２８】次に、層間絶縁膜６４の上表面をＣＭＰ法
（Chemical Mechanical Polishing：化学的機械的研
磨法）などにより平坦化する。

【００２９】次に、第２Ｎプラス拡散層５４表面を露出
するように層間絶縁膜６４を一部除去してコンタクト開
口を設ける。コンタクトホールのエッチングは、まずエ
ッチング選択性の高い層間絶縁膜６４をエッチングす
る。次にシリコンナイトライド層６３、後酸化膜及びＴ
ＥＯＳ膜の積層絶縁膜６１を順次エッチングして、第２
Ｎプラス拡散層５４を露出することにより行う。

【００３０】次に、タングステンなどの低抵抗の導電材
料をこのコンタクト開口に埋め込んでコンタクトプラグ
６５を形成する。

【００３１】次に、層間絶縁膜６４表面上にアルミニウ
ムなどの導電性金属からなる配線６６を形成して、コン
タクトプラグ６５を接続する。こうして、配線６６から
の電位が第２Ｎプラス拡散層５４に与えられる。このよ
うにして、ＮＯＲ型フラッシュメモリを得る。

【００３２】

【発明が解決しようとする課題】以上のような従来の半
導体装置では、以下の課題が生じる。

【００３３】従来の半導体装置をより微細な設計ルール
に基づいて製造すると製造工程において加熱が行われた
場合に生じる応力が半導体装置の特性に悪影響を及ぼし
てしまう。すなわち、拡散層形成の際には、上記で述べ
たように１０００℃以上の高温のアニールがデバイス特
性上必要となっているが、この程度の高温の熱工程がか
かると、半導体基板、ゲート側壁絶縁膜の双方がかなり
膨張/収縮し、アニール工程前後で熱応力が変化する。

【００３４】ここで、半導体基板としてシリコンを用
い、ゲート側壁絶縁膜としてシリコンナイトライドが用
いられた場合、それぞれの材料の特性の違いから、互い
に方向の異なる強い応力が熱工程によって、それぞれに
生じている。

【００３５】一方、ソース・ドレインの拡散層形成の
為、上記のようにゲート側壁絶縁膜越しに高濃度のイオ
ン注入をしている。そのため、この拡散層イオン注入で
ダメージを受けたゲート側壁絶縁膜近傍の半導体基板
が、その後の熱アニールにより強い応力を受ける。これ
が起因となり，酸化膜を劣化させたり，シリコンの結晶
欠陥を引き起こしている。

【００３６】図１８に従来の半導体装置の熱応力の発生
状態が示される。この図１８は、製造方法における一工
程を示した図１６に対応して、熱応力の状態を追加して
示したものである。

【００３７】ここで、ゲート側壁絶縁膜６２とゲート電
極５６の間、及びゲート側壁絶縁膜６２と半導体基板５
０の間の全面が、ゲート電極加工後の後酸化による熱酸
化膜及びＴＥＯＳ膜の積層絶縁膜６１によって全て埋め
られている。

【００３８】一方、ゲート側壁絶縁膜６２のシリコンナ
イトライドと、半導体基板５０であるシリコンは、熱プ
ロセスに対して、お互いに正反対の性質を持っていて、
熱膨張に関して、シリコンとシリコンナイトライドとは
互いに異なる特性となっている。つまり、図１８中でＸ
で示される領域に矢印で示されるようにゲート側壁絶縁
膜６２中では、収縮する方向に応力が生じ、半導体基板
５０中では膨張する方向に応力が生じて、お互いに引っ
張り合う(あるいは押し合う)関係となっている。

【００３９】ここで、ゲート側壁絶縁膜６２と半導体基
板５０との間は、厚さが１０〜２０ｎｍの薄い熱酸化膜
及びＴＥＯＳ膜の積層絶縁膜６１を介して密着している
為、おのおのの応力が薄い積層絶縁膜６１を介して、互
いに伝わり易くなっている。

【００４０】このように、ゲート側壁絶縁膜６２と半導
体基板５０のそれぞれの材質(シリコンナイトライド及
びシリコン)の熱膨張係数の違いが直接に影響を及ぼし
あってしまう。そのため、特にゲート側壁絶縁膜６２の
直下及び際(きわ)のところ(図１８のＸ部分)に非常に応
力がかかり、結晶欠陥を発生させてしまっていた。

【００４１】結晶欠陥が発生すると、その部分ではジャ
ンクションのリーク量が増大し、結果として回路動作を
させるときに、動作不良を引き起こす原因となってしま
う。さらには、結晶欠陥起因の不良(周辺回路のスタン
バイリーク不良（ジャンクションを越えての電流リー
ク）、セルのカラムリーク（ソース、ドレイン間でのリ
ーク電流）、及び書き込み不良（微小なリーク電流で、
ホットエレクトロン書き込みの効率を悪化させ、ゲート
への書き込みを遅延させる）などにより、半導体装置の
不良が生じてしまう。

【００４２】本発明の目的は以上のような従来技術の課
題を解決することにある。

【００４３】特に、本発明の目的は、ゲート側壁絶縁膜
と、半導体基板との間の互いに及ぼす応力の影響を少な
くして、ゲート側壁絶縁膜下の半導体基板に発生する応
力起因の結晶欠陥の発生を低減する半導体装置及びその
製造方法を提供することである。

【００４４】

【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、半導体基板と、この半導体基板上
に形成されたゲート電極と,このゲート電極の側面に形
成されたゲート側壁絶縁膜と、このゲート側壁絶縁膜と
前記半導体基板との間に設けられた応力緩和手段と、ゲ
ート側壁絶縁膜下方の前記半導体基板表面付近に形成さ
れたソース・ドレイン領域とを有する半導体装置であ
る。

【００４５】本発明の別の特徴は、半導体基板中に素子
分離領域を形成する工程と、前記半導体基板上にゲート
絶縁膜を形成する工程と、このゲート絶縁膜上に導電材
料を形成する工程と、この導電材料にエッチングを施し
てゲート電極を形成する工程と、このゲート電極側面及
び上面並びに前記半導体基板上にエッチングストッパー
絶縁膜を形成する工程と、前記半導体基板に前記ゲート
電極をマスクとして不純物を導入して、第１ソース・ド
レイン領域を形成する工程と、前記ゲート電極上並びに
周囲にゲート側壁絶縁膜を形成する工程と、前記ゲート
電極周囲にゲート側壁絶縁膜が残るように前記ゲート側
壁絶縁膜を異方性エッチングにより選択的にエッチング
除去する工程と、前記ゲート側壁絶縁膜と前記半導体基
板との間の前記エッチングストッパー絶縁膜を等方性選
択エッチングによりエッチング除去して、前記ゲート側
壁絶縁膜と前記半導体基板との間に空洞を形成する工程
と、前記半導体基板上及び前記ゲート側壁絶縁膜上にコ
ンタクトエッチングストッパー絶縁膜を形成し、前記空
洞を残して封止する工程と、前記半導体基板中に前記ゲ
ート電極及び前記ゲート側壁絶縁膜をマスクとして不純
物を導入して、第１ソース・ドレイン領域よりも高濃度
の第２ソース・ドレイン領域を形成する工程と、前記半
導体基板を加熱して、前記第１ソース・ドレイン領域及
び前記第２ソース・ドレイン領域に注入された不純物を
活性化する工程と、前記コンタクトエッチングストッパ
ー絶縁膜上に層間絶縁膜を形成する工程と、この層間絶
縁膜中に前記コンタクトエッチングストッパー絶縁膜を
エッチングストッパーとして前記半導体基板表面を露出
するコンタクトホールを形成する工程と、このコンタク
トホールに導電材を形成して、コンタクトプラグを形成
する工程とを有する半導体装置の製造方法である。

【００４６】本発明の別の特徴は、半導体基板中に素子
分離領域を形成する工程と、前記半導体基板上にゲート
絶縁膜を形成する工程と、このゲート絶縁膜上に導電材
料を形成する工程と、この導電材料にエッチングを施し
てゲート電極を形成する工程と、このゲート電極側面及
び上面並びに前記半導体基板上にエッチングストッパー
絶縁膜を形成する工程と、前記半導体基板に前記ゲート
電極をマスクとして不純物を導入して、第１ソース・ド
レイン領域を形成する工程と、前記ゲート電極上並びに
周囲にゲート側壁絶縁膜を形成する工程と、前記ゲート
電極周囲にゲート側壁絶縁膜が残るように前記ゲート側
壁絶縁膜を異方性エッチングにより選択的にエッチング
除去する工程と、前記ゲート側壁絶縁膜と前記半導体基
板との間の前記エッチングストッパー絶縁膜を等方性選
択エッチングによりエッチング除去して、前記ゲート側
壁絶縁膜と前記半導体基板との間に空洞を形成する工程
と、前記ゲート側壁絶縁膜上、及び前記エッチングスト
ッパー絶縁膜上に前記空洞の少なくとも一部を埋め込む
ように、応力緩和材を堆積する工程と、前記空洞以外の
領域の応力緩和材を除去する工程と、前記半導体基板上
及び前記ゲート側壁絶縁膜上にコンタクトエッチングス
トッパー絶縁膜を形成する工程と、前記半導体基板中に
前記ゲート電極及び前記ゲート側壁絶縁膜をマスクとし
て不純物を導入して、第１ソース・ドレイン領域よりも
高濃度の第２ソース・ドレイン領域を形成する工程と、
前記半導体基板を加熱して、前記第１ソース・ドレイン
領域及び前記第２ソース・ドレイン領域に注入された不
純物を活性化する工程と、前記コンタクトエッチングス
トッパー絶縁膜上に層間絶縁膜を形成する工程と、この
層間絶縁膜中に前記コンタクトエッチングストッパー絶
縁膜をエッチングストッパーとして前記半導体基板表面
を露出するコンタクトホールを形成する工程と、このコ
ンタクトホールに導電材を形成して、コンタクトプラグ
を形成する工程とを有する半導体装置の製造方法であ
る。

【００４７】

【発明の実施の形態】次に，図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付してい
る。ただし、図面は模式的なものであり、厚みと平面寸
法との関係、各層の厚みの比率等は、現実のものとは異
なる。従って、具体的な厚みや寸法は以下の説明を参酌
して判断すべきものである。また、図面相互間において
も互いの寸法の関係や比率が異なる部分が含まれてい
る。

【００４８】（第１の実施の形態）本発明の第１の実施
の形態の半導体装置を，図１に示した断面図を用いて説
明する。図１は、ＮＯＲ型フラッシュメモリのセルトラ
ンジスタの断面を一例に用いている。

【００４９】メモリセルにおいて、Ｐ型半導体基板１に
はその上部に素子分離領域２が素子領域３を囲むように
形成されている。ここで、Ｐ型半導体基板１にはシリコ
ン基板が用いられている。素子領域３には、その表面近
傍に第１Ｎプラス拡散層４が形成されていて、その外側
には第２Ｎプラス拡散層５が形成されている。第１Ｎプ
ラス拡散層４はその不純物濃度は例えば約１×１０²⁰ｃ
ｍ^-3程度で形成されていて、第２Ｎプラス拡散層５は第
１Ｎプラス拡散層４よりも高濃度で、例えば約１×１０
²¹ｃｍ^-3程度で形成されている。ここで、第１Ｎプラス
拡散層４及び第２Ｎプラス拡散層５はいずれも半導体基
板１の表面付近に形成された状態が示されているが、半
導体基板１の表面付近にウエルを形成して、その中に形
成しても構わない。

【００５０】第１Ｎプラス拡散層４は一対で形成されて
いて、第１Ｎプラス拡散層４の間の半導体基板１中には
チャネル領域６が形成されていて、その上方にゲート電
極７が形成されている。このゲート電極７は半導体基板
１上に形成されたゲート酸化膜８と、このゲート酸化膜
８上に形成された浮遊ゲート９と、この浮遊ゲート９上
に形成されたＯＮＯ膜１０と、このＯＮＯ膜１０上に形
成された制御ゲート１１と、これら浮遊ゲート９、ＯＮ
Ｏ膜１０、及び制御ゲート１１の周囲に形成された後酸
化膜とＴＥＯＳ膜の積層絶縁膜１２とを有している。

【００５１】ここで、ゲート酸化膜８、積層絶縁膜１２
中の後酸化膜は例えば、シリコン酸化膜で形成され、浮
遊ゲート９は例えば多結晶シリコン層で形成され、ＯＮ
Ｏ膜１０は例えば、シリコン酸化膜、この上に形成され
たシリコン窒化膜、このシリコン窒化膜上に形成された
シリコン酸化膜の積層構造となっている。また、制御ゲ
ート１１は例えば、タングステンシリサイド層で形成さ
れている。

【００５２】ここではゲート電極７の側壁部には，厚さ
が例えば約８０ｎｍ程度のシリコンナイトライド層にて
ゲート側壁絶縁膜１３が形成されている。このようにゲ
ート側壁絶縁膜１３と、ゲート電極７の側壁部の間に
は、後酸化膜及びＴＥＯＳ膜の積層絶縁膜１２があり、
これによりゲート電極７とゲート側壁絶縁膜１３とは密
着している。

【００５３】この一方で、ゲート側壁絶縁膜１３の底部
と、半導体基板１の間には、気体が封じ込められた空洞
１４が存在している。

【００５４】この空洞１４を覆い、さらにゲート側壁絶
縁膜１３、ゲート電極７上の後酸化膜及びＴＥＯＳ膜の
積層絶縁膜１２上、並びに半導体基板１上には、シリコ
ンナイトライド膜１５が形成されている。

【００５５】この空洞１４は, ゲート側壁絶縁膜１３の
下方に少なくともある一定の長さを有することが必要で
ある。例えば、図中で左右方向のその幅が例えば約５０
ｎｍ程度以上必要である。また、その空洞１４の高さは
約３０ｎｍ程度以下であることが好ましい。

【００５６】また、この部分は何らかの気体で満たされ
ているが、その種類は特に限定されるものではない。

【００５７】ゲート電極７上のシリコンナイトライド膜
１５や半導体基板１上のシリコンナイトライド膜１５上
には、ＢＰＳＧなどからなる層間絶縁膜１６が形成され
ている。

【００５８】この層間絶縁膜１６中の１対の第２Ｎプラ
ス拡散層５上には、コンタクトホールが形成されて、そ
の中にタングステンなどからなる導電材が埋め込まれて
コンタクトプラグ１７が形成されている。このコンタク
トプラグ１７は第２Ｎプラス拡散層５に接続されてい
る。

【００５９】層間絶縁膜１６上には、アルミニウムなど
からなる配線層１８が形成されている。この配線層１８
はコンタクトプラグ１７に接続され、この配線層１８は
第２Ｎプラス拡散層５に必要な電位を与えている。

【００６０】ここで、ゲート電極７の幅は例えば約０．
２μｍ程度、高さは約０．４μｍ程度である。また、層
間絶縁膜１６の厚さは例えば約０．６μｍ〜０．９μｍ
程度である。

【００６１】本実施の形態の構成では、ゲート側壁絶縁
膜１３がゲート電極７周囲において、半導体基板１に直
接接触し、互いの熱応力が伝達することが防止されてい
て、ゲート側壁絶縁膜１３の熱応力の性質と半導体基板
１の熱応力の性質の相違に基づく、それぞれの内部での
結晶欠陥の発生が防止できる。

【００６２】すなわち、空洞１４は気体で充填された応
力緩和材であるため、その周囲の固体材料からの応力が
空洞１４を介して伝わることが防止される。

【００６３】上記の説明ではＮＯＲ型フラッシュメモリ
のセルトランジスタを例に説明したが，ゲート側壁絶縁
膜は有するが、ＯＮＯ膜をゲート電極に有さない周辺回
路のトランジスタにも適用できる。周辺回路のトランジ
スタにおいては、ゲート側壁よりも先に形成されるその
第１ソース・ドレイン拡散層の不純物濃度は、セルトラ
ンジスタよりも低濃度であり、ＬＤＤ構造となってい
る。

【００６４】さらに、本実施の形態はそれらに限らず、
ゲート側壁絶縁膜がゲート電極周囲に形成された微細な
トランジスタを備えた半導体装置全般に適用されるもの
である。

【００６５】上記の説明では、半導体基板１中にはＮプ
ラス不純物層が形成されている場合を説明したが、Ｎプ
ラス拡散層に替えて、Ｐプラス拡散層が形成されていて
も構わない。また、素子分離の方式としてＳＴＩ（Shal
low Trench Isolation）を用いているが、ＬＯＣＯＳ
（Local Oxidation of Silicon）など別の素子分離方法
でも適用可能である。

【００６６】次に, 本実施の形態の半導体装置の製造方
法を図１乃至図６を用いて説明する。

【００６７】まず、図２に示されるようにシリコンから
なる半導体基板１上のメモリセルゲート形成予定領域に
素子分離領域２を形成して、この素子分離領域２に囲ま
れた素子領域３を形成して、素子領域３上に、ゲート酸
化膜８を形成する。次にゲート酸化膜８上に浮遊ゲート
電極材９、ＯＮＯ膜１０、制御ゲート電極材１１を順次
堆積する。

【００６８】さらにゲートエッチング時のマスクとなる
ゲートマスク材（図示せず）を堆積する。続いてフォト
リソグラフィー法によりゲート電極７をパターニング
し、ゲートマスク材をエッチングする。引き続きゲート
マスク材に対して自己整合的に制御ゲート電極材１１、
ＯＮＯ膜１０、浮遊ゲート電極材９をエッチングして、
ゲート電極７を形成する。

【００６９】次に、ゲート加工時のダメージを回復する
ための後酸化を行って、ゲート電極の上面、側面部を例
えば約１０ｎｍ程度の酸化膜で覆って後酸化膜２０を積
層構造のゲート電極７周囲に形成する。その際の熱酸化
工程により、半導体基板１上に露出しているゲート酸化
膜８表面もさらに酸化されてその膜厚はより厚く形成さ
れる。

【００７０】次に、図３に示されるように、第１Ｎプラ
ス拡散層４を形成するための不純物をゲート電極７をマ
スクとして、イオン注入により行う。この拡散層のイオ
ン注入は、このように後酸化の後に行ってもよいし、前
に行っても良い。さらに、後の工程で行われるＴＥＯＳ
膜形成後などでも構わない。

【００７１】なお、イオン注入はメモリセル部だけでは
なく、それぞれ所定のゲート電極が形成された周辺回路
部にも同様にそれぞれのゲート電極をマスクとして行わ
れる。次に、これらイオンの活性化の為に，熱アニール
を行う。この熱アニールは、セル部のゲートとソース、
ドレインのカップリング比を稼ぐ為に、拡散層の十分な
伸びが必要な為、１０００℃以上の高温で行われる。

【００７２】ここで、ゲート電極７の下方の活性化され
た１対の第１Ｎプラス拡散層４の間の半導体基板１表面
付近がトランジスタのチャネル領域６となる。

【００７３】次に、ＴＥＯＳ膜を例えば約１０〜２０ｎ
ｍの厚さで、後酸化膜２０上に堆積して、後酸化膜とＴ
ＥＯＳ膜の積層絶縁膜２１を形成する。さらに同時にＴ
ＥＯＳ膜を例えば約１０〜２０ｎｍの厚さで、ゲート電
極７が形成されていない半導体基板１上のゲート酸化膜
８上に形成して酸化膜２２を形成する。これらは，後の
工程において、ゲート側壁絶縁膜を異方性エッチングす
る際にストッパーの役割を果たす。

【００７４】次に、図４に示されるようにシリコンナイ
トライド膜を例えば約５０〜１５０ｎｍの厚さで堆積す
る。その後，全面に対して異方性エッチングを行って、
側壁残しを行い、シリコンナイトライドからなるゲート
側壁絶縁膜１３が形成される。

【００７５】次に、ゲート側壁絶縁膜１３をマスクとし
て、素子領域３中にソース・ドレインとなる拡散層であ
る第２Ｎプラス拡散層５を形成するイオン注入が行われ
る。このイオン注入は、拡散層の高濃度領域を形成する
もので、１０¹⁵ｃｍ^-2オーダーの注入を行う。なお、メ
モリセル部以外にも周辺回路部においてもゲート側壁電
極をマスクに第２Ｎプラス拡散層５形成のための不純物
注入が行われる。

【００７６】次に、図５に示されるようにゲート側壁絶
縁膜１３であるシリコンナイトライド膜と半導体基板１
の間にある酸化膜２２を除去する為、例えば弗化アンモ
ニウムなどの酸化膜エッチングを所定の時間行う。ここ
で用いる弗化アンモニウムなどの酸化膜エッチングは、
ゲート側壁絶縁膜１３のシリコンナイトライド, 浮遊ゲ
ート９の多結晶シリコンとは選択比がある。

【００７７】このエッチングにより、ゲート側壁絶縁膜
１３下及び素子領域３の半導体基板１上の酸化膜２２が
エッチングされ、ゲート側壁絶縁膜１３下の部分は空洞
１４になる。この空洞１４の高さは約３０ｎｍ程度以下
であることが好ましい。このような高さの空洞であれ
ば、空洞内に後の工程で絶縁物がすべて埋め込まれるこ
とが生じにくくなる。このようにゲート側壁絶縁膜１３
のシリコンナイトライドは、 ゲート電極７と後酸化膜
及びＴＥＯＳ膜の積層側壁１２を介して密着していて、
半導体基板１と直接接触することは無い。

【００７８】次に、図６に示されるように露出されてい
る後酸化膜及びＴＥＯＳ膜の積層側壁１２の表面上、ゲ
ート側壁絶縁膜１３上、半導体基板１上、及び素子分離
領域２上にシリコンナイトライド膜１５を例えば約３０
〜５０ｎｍ程度の厚さで堆積する。このシリコンナイト
ライド膜１５は後に行われるコンタクト形成工程でのス
トッパーとして必要である。

【００７９】このシリコンナイトライド膜１５の堆積
は、常圧あるいは若干の低圧雰囲気において行われる
為、シリコンナイトライド膜１５は、ゲート側壁絶縁膜
１３下の空洞２６内に全て入り込まないように形成す
る。ここで、空洞２６の高さが非常に低い(薄い)ため、
シリコンナイトライド膜１５は空洞２６のすべてを埋め
尽くすようには入り込まない。

【００８０】なお、ゲート側壁絶縁膜１３下の空洞１４
のアスペクト比が大きい場合、シリコンナイトライド膜
１５の堆積時の雰囲気をさらに低圧化しても空洞をすべ
て埋め込むことなく閉じ込めることができる。ゲート側
壁絶縁膜１３側面から空洞１４内部へのシリコンナイト
ライド膜１５の入り込みの程度は、シリコンナイトライ
ド膜１５の堆積時の雰囲気が常圧であれば、入り込みを
生じさせず、より低圧になるに従って、入り込み量が増
大する。

【００８１】このシリコンナイトライド膜１５の堆積に
おいて、ゲート側壁絶縁膜１３と半導体基板１との間に
は、その内部に固体が存在しない空洞１４が周囲をシリ
コンナイトライド膜１５で囲まれて形成される。なお、
この空洞１４中に存在する気体は、空洞形成から空洞を
ふさぐ工程までの間の半導体装置が置かれる雰囲気にお
ける気体となり、特に空洞に封入するために新たに特定
の気体を導入するものではない。

【００８２】次に、素子領域３に注入した第２Ｎプラス
拡散層５形成のための不純物の活性化の為に、熱アニー
ルを行う。この熱アニールは、セル部のゲートとソー
ス、ドレインのカップリング比を稼ぐ為に、拡散層の十
分な伸びが必要な為、１０００℃以上の高温で行われ
る。

【００８３】次に、図１に示されるように、例えばＢＰ
ＳＧ膜からなる層間絶縁膜１６を堆積する。第２Ｎプラ
ス拡散層５表面を露出するように層間絶縁膜１６を一部
除去してコンタクト開口を設ける。コンタクトホールの
エッチングは、まずシリコンナイトライドに対してエッ
チング選択性の高い層間絶縁膜１６をエッチングする。
次にシリコンナイトライド膜１５を順次エッチングし
て、第２Ｎプラス拡散層５を露出することにより行う。

【００８４】次に、層間絶縁膜１６上表面をＣＭＰ法な
どにより平坦化する。次に、タングステンなどの低抵抗
の導電材料をこのコンタクト開口に埋め込んでコンタク
トプラグ１７を形成する。

【００８５】次に、層間絶縁膜１６表面上にアルミニウ
ムなどの導電性金属からなる配線層１８を形成して、コ
ンタクトプラグ１７を接続する。こうして、配線層１８
からの電位が第２Ｎプラス拡散層５に与えられる。この
ようにして、ＮＯＲ型フラッシュメモリを得る。

【００８６】本実施の形態によれば、ゲート側壁絶縁膜
１３のシリコンナイトライドと半導体基板１が直接接し
ていないことから、お互いの熱応力がそれぞれに影響を
及ぼすことが無い。このため、拡散層形成のための不純
物注入後に活性化のためのアニ−ルを行っても、半導体
基板の濃い不純物濃度の拡散領域である第１Ｎプラス拡
散層４及び第２Ｎプラス拡散層５にも強い応力がかから
ず、シリコンナイトライドからなるゲート側壁絶縁膜１
３下の部分での結晶欠陥の発生を抑制することができ
る。

【００８７】このように、ゲート側壁絶縁膜１３と、半
導体基板１の間の部分の全部あるいは一部が空洞(気体)
となっていることで、半導体基板１とゲート側壁絶縁膜
１３との熱膨張係数の違いで発生する局所的な応力に起
因する、酸化膜中の局所的な欠陥発生、及び半導体基板
１中の結晶欠陥を防ぐことが可能である。

【００８８】こうして本実施の形態により，結晶欠陥起
因の不良(周辺回路のスタンバイリーク不良（ジャンク
ションを越えての電流リーク）、セルのカラムリーク
（ソース、ドレイン間でのリーク電流）、及び書き込み
不良（微小なリーク電流で、ホットエレクトロン書き込
みの効率を悪化させ、ゲートへの書き込みを遅延させ
る）)を抑制することができる。

【００８９】（第１の実施の形態の変形例）第１の実施
の形態では、半導体基板１上にはシリコンナイトライド
膜１５が形成されていたが、図７に示されるように半導
体基板１上に後酸化膜２５が残存され、空洞２６を介し
て、その上にシリコンナイトライド膜１５が形成されて
いても構わない。この場合、空洞２６はシリコンナイト
ライド膜１５と後酸化膜２５との間に形成され、半導体
基板１の表面は空洞２６内では露出しない。このように
形成された空洞２６の高さは半導体基板１上に形成され
た後酸化膜２５の厚さ分、小さい高さとなる。

【００９０】この変形例の製造方法は、第１の実施の形
態の製造方法における図４までの工程は第１の実施の形
態と変わりはない。図５に示される工程では、半導体基
板１上の酸化膜２２を全部剥離しているが、本変形例は
図８に示されるように酸化膜２２を途中までエッチング
して、酸化膜２２の一部を酸化膜２５として残してい
る。これが可能になるのは、ＴＥＯＳ膜と熱酸化膜のエ
ッチングレートが異なるからである。

【００９１】すなわち、酸化膜２２の上部に堆積された
ＴＥＯＳ膜の方が、下方の後酸化膜よりもエッチングレ
ートが速いので、ＴＥＯＳ膜だけを先に除去して、後酸
化膜を半導体基板１上に残存させることができる。ここ
で、半導体基板１上に残される酸化膜２５の厚さは例え
ば約５ｎｍ程度であり、ゲート側壁絶縁膜１３下方面と
酸化膜２５上表面との間に形成される空洞２６の高さは
例えば約２．５ｎｍ程度である。

【００９２】このように、ゲート側壁絶縁膜１３の下部
に空間を少しでも形成して、酸化膜を途中までエッチン
グしても良い。

【００９３】次に、図７に示されるように、シリコンナ
イトライド膜１５を露出されている後酸化膜及びＴＥＯ
Ｓ膜の積層側壁１２の表面上、ゲート側壁絶縁膜１３
上、酸化膜２２上、及び素子分離領域２上に例えば約３
０〜５０ｎｍ程度の厚さで堆積する。このシリコンナイ
トライド膜１５は後に行われるコンタクト形成工程での
ストッパーとして必要である。

【００９４】このシリコンナイトライド膜１５の堆積
は、常圧あるいは若干の低圧雰囲気において行われる
為, シリコンナイトライド膜１５は、ゲート側壁絶縁膜
１３下の空洞２６内に全て入り込まないように形成す
る。ここで、空洞２６の高さが第１の実施の形態に比べ
ても非常に低い(薄い)ため，シリコンナイトライド膜１
５は空洞２６のすべてを埋め尽くすようには入り込まな
い。

【００９５】なお、ゲート側壁絶縁膜１３下の空洞２６
のアスペクト比が小さい場合、シリコンナイトライド膜
１５の堆積時の雰囲気をより一層、低圧化しても空洞を
すべて埋め込むことなく閉じ込めることができる。な
お、ゲート側壁絶縁膜１３側面から空洞２６内部へのシ
リコンナイトライド膜１５の入り込みの程度は、シリコ
ンナイトライド膜１５の堆積時の雰囲気が常圧であれ
ば、入り込みを生じさせず、より低圧になるに従って、
入り込み量が増大する。

【００９６】このシリコンナイトライド膜１５の堆積に
おいて、ゲート側壁絶縁膜１３と酸化膜２５との間に
は、その内部に固体が存在しない空洞２６が周囲をシリ
コンナイトライド膜１５で囲まれて形成される。なお、
この空洞２６中に存在する気体は、空洞形成から空洞を
ふさぐ工程までの間の半導体装置が置かれる雰囲気にお
ける気体となり、特に空洞に封入するために新たに特定
の気体を導入するものではない。

【００９７】この後の工程においては、第１の実施の形
態の製造方法がそのまま利用できる。

【００９８】本変形例によれば、第１の実施の形態同様
の効果を得ることができる。

【００９９】特に本変形例においては、側壁下に設けら
れた空洞の高さが第１の実施の形態に比べて薄く形成で
きるため、後の工程で堆積するシリコンナイトライド堆
積の条件をより自由に設定できる。すなわち、堆積時の
圧力を第１の実施の形態よりも広範囲として用いても空
洞をすべて埋め尽くすことなく、表面だけを覆い尽くす
ことができる。

【０１００】（第２の実施の形態）本発明の第２の実施
の形態を、図９乃至図１２を用いて説明する。図９はＮ
ＯＲ型フラッシュメモリのセルトランジスタの断面を示
している。

【０１０１】メモリセルにおいて、Ｐ型半導体基板１に
はその上部に素子分離領域２が素子領域３を囲むように
形成されている。ここで、Ｐ型半導体基板１にはシリコ
ン基板が用いられている。素子領域３には、その表面近
傍に第１Ｎプラス拡散層４が形成されていて、その外側
には第２Ｎプラス拡散層５が形成されている。第１Ｎプ
ラス拡散層４はその不純物濃度は例えば約１×１０²⁰ｃ
ｍ^-3程度で形成されていて、第２Ｎプラス拡散層５は第
１Ｎプラス拡散層４よりも高濃度で、例えば約１×１０
²¹ｃｍ^-3程度で形成されている。ここで、第１Ｎプラス
拡散層４及び第２Ｎプラス拡散層５はいずれも半導体基
板１の表面付近に形成された状態が示されているが、半
導体基板１の表面付近にウエルを形成して、その中に形
成しても構わない。

【０１０２】第１Ｎプラス拡散層４は一対で形成されて
いて、第１Ｎプラス拡散層４の間の半導体基板１中には
チャネル領域６が形成されていて、その上方にゲート電
極７が形成されている。このゲート電極７は半導体基板
１上に形成されたゲート酸化膜８と、このゲート酸化膜
８上に形成された浮遊ゲート９と、この浮遊ゲート９上
に形成されたＯＮＯ膜１０と、このＯＮＯ膜１０上に形
成された制御ゲート１１と、これら浮遊ゲート９、ＯＮ
Ｏ膜１０、及び制御ゲート１１の周囲に形成された後酸
化膜とＴＥＯＳ膜の積層絶縁膜１２とを有している。

【０１０３】ここで、ゲート酸化膜８、積層絶縁膜１２
中の後酸化膜は例えば、シリコン酸化膜で形成され、浮
遊ゲート９は例えば多結晶シリコン層で形成され、ＯＮ
Ｏ膜１０は例えば、シリコン酸化膜、この上に形成され
たシリコン窒化膜、このシリコン窒化膜上に形成された
シリコン酸化膜の積層構造となっている。また、制御ゲ
ート１１は例えば、タングステンシリサイド層で形成さ
れている。

【０１０４】ここではゲート電極７の側壁部には、厚さ
が例えば約８０ｎｍ程度のシリコンナイトライド層にて
ゲート側壁絶縁膜１３が形成されている。このようにゲ
ート側壁絶縁膜１３と、ゲート電極７の側壁部の間に
は、後酸化膜及びＴＥＯＳ膜の積層絶縁膜１２があり、
これによりゲート電極７とゲート側壁絶縁膜１３とは密
着している。

【０１０５】この一方で、ゲート側壁絶縁膜１３の底部
と、半導体基板１の間には、熱酸化膜及びＴＥＯＳ膜と
は別の導電性の無い絶縁膜２７が埋め込まれている。こ
の絶縁膜２７は、例えばアモルファス状で結晶性が疎で
非常に弱いものであり、応力等が伝わりにくい物質であ
る。すなわち、隣接する物質の応力を互いに伝えにく
く、密度が隣接する物質よりも小さく、リフローしやす
いＢＰＳＧ膜などが用いられる。

【０１０６】この絶縁膜２７を覆い、さらにゲート側壁
絶縁膜１３、ゲート電極７上の後酸化膜及びＴＥＯＳ膜
の積層側壁１２上、並びに半導体基板１上にはシリコン
ナイトライド膜１５が形成されている。

【０１０７】この絶縁膜２７は、ゲート側壁絶縁膜１３
の下方に少なくともある一定の長さを有することが必要
である。例えば、図中で左右方向のその幅が例えば約５
０ｎｍ程度以上必要である。また、その空洞１４の高さ
は約３０ｎｍ程度以下であることが好ましい。

【０１０８】ゲート電極７上のシリコンナイトライド膜
１５や半導体基板１上のシリコンナイトライド膜１５上
には、ＢＰＳＧなどからなる層間絶縁膜１６が形成され
ている。

【０１０９】この層間絶縁膜１６中の１対の第２Ｎプラ
ス拡散層５上には、コンタクトホールが形成されて、そ
の中にタングステンなどからなる導電材が埋め込まれて
コンタクトプラグ１７が形成されている。このコンタク
トプラグ１７は第２Ｎプラス拡散層５に接続されてい
る。

【０１１０】層間絶縁膜１６上には、アルミニウムなど
からなる配線層１８が形成されている。この配線層１８
はコンタクトプラグ１７に接続され、この配線層１８は
第２Ｎプラス拡散層５に必要な電位を与えている。

【０１１１】ここで、ゲート電極７の幅は例えば約０．
２μｍ程度、高さは約０．４μｍ程度である。また、層
間絶縁膜１６の厚さは例えば約０．６μｍ〜０．９μｍ
程度である。

【０１１２】本実施の形態の構成では、ゲート側壁絶縁
膜１３がゲート電極７周囲において、半導体基板１に直
接接触し、互いの熱応力が伝達することが防止されてい
て、ゲート側壁絶縁膜１３の熱応力の性質と半導体基板
１の熱応力の性質の相違に基づく、それぞれの内部での
結晶欠陥の発生が防止できる。

【０１１３】すなわち、ゲート側壁絶縁膜１３と半導体
基板１の間にはゲート側壁絶縁膜１３とは材料が異なる
アモルファス状の絶縁膜２７が形成されているため、そ
の周囲の固体材料からの応力が応力緩和材であるアモル
ファス状の絶縁膜２７を介して緩和されて、伝わること
が防止される。

【０１１４】上記の説明ではＮＯＲ型フラッシュメモリ
のセルトランジスタを例に説明したが、ゲート側壁絶縁
膜は有するが、ＯＮＯ膜をゲート電極に有さない周辺回
路のトランジスタにも適用できる。さらに、本実施の形
態はそれらに限らず、ゲート側壁絶縁膜がゲート電極周
囲に形成された微細なトランジスタを備えた半導体装置
全般に適用されるものである。

【０１１５】上記の説明では、半導体基板１中にはＮプ
ラス不純物層が形成されている場合を説明したが、Ｎプ
ラス拡散層に替えて、Ｐプラス拡散層が形成されていて
も構わない。また、素子分離の方式としてＳＴＩを用い
ているが、ＬＯＣＯＳなど別の素子分離方法でも適用可
能である。

【０１１６】次に、本実施の形態の半導体装置の製造方
法を各工程の断面図を用いて説明する。

【０１１７】本実施の形態の製造方法は、第１の実施の
形態における図２乃至図５に示される工程がそのまま適
用でき、その説明は重複するため以下においては省略す
る。

【０１１８】図５に示される工程の後で、図１０に示さ
れるように露出されている後酸化膜及びＴＥＯＳ膜の積
層絶縁膜１２の表面上、ゲート側壁絶縁膜１３上、半導
体基板１上、及び素子分離領域２上に酸化膜やＴＥＯＳ
膜とは異なる結晶性の弱いアモルファス状の絶縁膜２７
を図５における空洞１４を埋め込む程度の厚さで堆積す
る。例えば、アモルファス状の絶縁膜２７はＢＰＳＧ膜
などが利用できる。このアモルファス状の絶縁膜２７
は、リフロー性（流動性）の高い物質であるため、高さ
の低く、開口部の小さい空洞であってもその内部に入り
こむことができる材料が選択される。

【０１１９】このアモルファス状の絶縁膜２７の堆積
は、図５におけるエッチング処理で除去した酸化膜２２
部分に相当する空洞１４に入り込む程度の低圧雰囲気に
おいて行う。このアモルファス状の絶縁膜２７の堆積
は、半導体基板１とゲート側壁絶縁膜１３の間の空洞１
４をすべて埋め尽くす必要は必ずしもない。

【０１２０】少なくとも、半導体基板１とゲート側壁絶
縁膜１３との間の空洞１４の入り口をふさいでいればよ
い。また、空洞１４の入り口をふさがないで入り口の一
部のみに形成された場合でも、後の工程で形成するシリ
コンナイトライド膜が空洞を埋め尽くすことがない常圧
条件下で堆積していればよい。

【０１２１】次に、図１１に示されるように、異方性エ
ッチングを行って、空洞１４に埋め込まれた以外の領域
におけるアモルファス状の絶縁膜２７を除去する。この
エッチングは、ゲート側壁絶縁膜１３のシリコンナイト
ライド及び半導体基板１のシリコンと十分な選択比があ
る条件で行う。

【０１２２】このようにゲート側壁絶縁膜１３のシリコ
ンナイトライドは、ゲート電極７と後酸化膜、ＴＥＯＳ
膜の積層絶縁膜１２、及びアモルファス状の絶縁膜２７
を介して密着していて、半導体基板１と直接接触するこ
とは無い。

【０１２３】次に、図１２に示されるように露出されて
いる後酸化膜及びＴＥＯＳ膜の積層絶縁膜１２の表面
上、ゲート側壁絶縁膜１３上、半導体基板１上、アモル
ファス状の絶縁膜２７表面上及び素子分離領域２上にシ
リコンナイトライド膜１５を例えば約３０〜５０ｎｍ程
度の厚さで堆積する。このシリコンナイトライド膜１５
は後に行われるコンタクト形成工程でのストッパーとし
て必要である。

【０１２４】このシリコンナイトライド膜１５の堆積
は、空洞１４がアモルファス状の絶縁膜２７で埋め込ま
れているために、第１の実施の形態におけるシリコンナ
イトライド膜１５の堆積条件よりもさらに低圧雰囲気に
おいても堆積可能である。また、空洞１４が完全にアモ
ルファス状の絶縁膜２７で完全に埋め込まれていない場
合は、第１の実施の形態におけるシリコンナイトライド
膜１５の堆積条件に準じた条件でシリコンナイトライド
膜１５を堆積して、空洞１４をシリコンナイトライド膜
１５で埋め込むことがないようにする必要がある。

【０１２５】このシリコンナイトライド膜１５の堆積に
おいて、ゲート側壁絶縁膜１３と半導体基板１との間に
は、その内部に固体が存在しない空洞１４が周囲をアモ
ルファス状の絶縁膜２７で囲まれて形成される場合があ
る。この場合は，この空洞１４中に存在する気体は、空
洞形成から空洞をふさぐ工程までの間の半導体装置が置
かれる雰囲気における気体となり、特に空洞に封入する
ために新たに特定の気体を導入するものではない。

【０１２６】次に、素子領域３に注入した第２Ｎプラス
拡散層５形成のための不純物の活性化の為に、熱アニー
ルを行う。この熱アニールは、セル部のゲートとソー
ス、ドレインのカップリング比を稼ぐ為に、拡散層の十
分な伸びが必要な為、１０００℃以上の高温で行われ
る。

【０１２７】次に、図９に示されるように、例えばＢＰ
ＳＧ膜からなる層間絶縁膜１６を堆積する。第２Ｎプラ
ス拡散層５表面を露出するように層間絶縁膜１６を一部
除去してコンタクト開口を設ける。コンタクトホールの
エッチングは、まずエッチング選択性の高い層間絶縁膜
１６をエッチングする。次にシリコンナイトライド層１
５を順次エッチングして、第２Ｎプラス拡散層５を露出
することにより行う。

【０１２８】次に、層間絶縁膜１６上表面をＣＭＰ法な
どにより平坦化する。次に、タングステンなどの低抵抗
の導電材料をこのコンタクト開口に埋め込んでコンタク
トプラグ１７を形成する。

【０１２９】次に、層間絶縁膜１６表面上にアルミニウ
ムなどの導電性金属からなる配線層１８を形成して、コ
ンタクトプラグ１７を接続する。こうして、配線層１８
からの電位が第２Ｎプラス拡散層５に与えられる。この
ようにして、ＮＯＲ型フラッシュメモリを得る。

【０１３０】この実施の形態によれば、熱酸化膜あるい
はＴＥＯＳ膜とも異なる、応力を伝えにくい(柔らかい)
物質であるアモルファス状の絶縁膜２７を介して、ゲー
ト側壁絶縁膜材料であるシリコンナイトライドと半導体
基板のシリコン材料が接していることから, お互いの熱
応力がそれぞれに影響を及ぼすことが非常に少なくな
る。このため、加熱工程が加えられても半導体基板１内
の濃い不純物濃度の拡散領域である第１Ｎプラス拡散層
４及び第２Ｎプラス拡散層５に対して強い応力がかから
ず、ゲート側壁絶縁膜１３下の領域中での結晶欠陥の発
生を抑制することができる。

【０１３１】本実施の形態の製造方法では、ゲート側壁
絶縁膜１３下面と、半導体基板１上面との間には、アモ
ルファス状の絶縁膜２７で埋め込まれているために、第
１の実施の形態におけるシリコンナイトライド膜１５の
堆積条件よりもさらに低圧雰囲気においても堆積可能で
あり、その信頼性が向上する。

【０１３２】なお、本実施の形態は第１の実施の形態の
変形例の特徴的構成である図７に示されるような半導体
基板１上に酸化膜２５を残して、半導体基板１の表面を
露出させない空洞２６を用意して、その空洞２６内にア
モルファス状の絶縁膜２７を埋め込んで、アモルファス
状の絶縁膜２７の厚さが薄い構造とした半導体装置及び
その製造方法としても実現できる。

【０１３３】

【発明の効果】本発明によれば、ゲート側壁絶縁膜と、
半導体基板との間の互いに及ぼす応力の影響を少なくし
て、ゲート側壁絶縁膜下の半導体基板に発生する応力起
因の結晶欠陥の発生を低減する半導体装置及びその製造
方法を提供することが可能である。

【図面の簡単な説明】

【図１】 第１の実施の形態の半導体装置を表す断面
図。

【図２】 第１の実施の形態の半導体装置の製造方法の
一工程を表す断面図。

【図３】 第１の実施の形態の半導体装置の製造方法の
一工程を表す断面図。

【図４】 第１の実施の形態の半導体装置の製造方法の
一工程を表す断面図。

【図５】 第１の実施の形態の半導体装置の製造方法の
一工程を表す断面図。

【図６】 第１の実施の形態の半導体装置の製造方法の
一工程を表す断面図。

【図７】 第１の実施の形態の変形例の半導体装置を表
す断面図。

【図８】 第１の実施の形態の変形例の半導体装置の製
造方法の一工程を表す断面図。

【図９】 第２の実施の形態の半導体装置を表す断面
図。

【図１０】 第２の実施の形態の半導体装置の製造方法
の一工程を表す断面図。

【図１１】 第２の実施の形態の半導体装置の製造方法
の一工程を表す断面図。

【図１２】 第２の実施の形態の半導体装置の製造方法
の一工程を表す断面図。

【図１３】 従来の半導体装置を表す断面図。

【図１４】 従来の半導体装置の製造方法の一工程を表
す断面図。

【図１５】 従来の半導体装置の製造方法の一工程を表
す断面図。

【図１６】 従来の半導体装置の製造方法の一工程を表
す断面図。

【図１７】 従来の半導体装置の製造方法の一工程を表
す断面図。

【図１８】 従来の半導体装置の応力発生状態を表す断
面図。

【符号の説明】 １ （Ｐ型）半導体基板 ２ 素子分離領域 ３ 素子領域 ４ 第１Ｎプラス拡散層 ５ 第２Ｎプラス拡散層 ６ チャネル領域 ７ ゲート電極 ８ ゲート酸化膜 ９ 浮遊ゲート（電極材） １０ ＯＮＯ膜 １１ 制御ゲート（電極材） １２，２１ 後酸化膜及びＴＥＯＳ膜の積層絶縁膜 １３ ゲート側壁絶縁膜 １４，２６ 空洞 １５ シリコンナイトライド膜 １６ 層間絶縁膜 １７ コンタクトプラグ １８ 配線層 ２０ 後酸化膜 ２２，２５ 酸化膜 ２７ 絶縁膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5F083 EP02 EP55 EP63 EP64 EP68 EP69 EP77 ER22 JA04 JA19 JA35 JA36 JA39 JA56 MA06 MA19 PR05 PR06 PR07 PR21 PR33 PR36 ZA06 ZA07 5F101 BA07 BA26 BA29 BA33 BA36 BB05 BD07 BD13 BD33 BD35 BD36 BD37 BE07 BH02 BH09 BH13 BH14 BH16 BH21 5F140 AA08 AA24 AA34 AC32 BA01 BD14 BF04 BF20 BF28 BF35 BG09 BG10 BG11 BG14 BG22 BG27 BG37 BG41 BG49 BG58 BH15 BH49 BJ01 BJ07 BJ27 BK02 BK13 BK21 CB01 CB04 CB08 CC07

Claims (8)

【特許請求の範囲】
1. 【請求項１】半導体基板と、 この半導体基板上に形成されたゲート電極と,このゲー
   ト電極の側面に形成されたゲート側壁絶縁膜と、 このゲート側壁絶縁膜と前記半導体基板との間に設けら
   れた応力緩和手段と、 ゲート側壁絶縁膜下方の前記半導体基板表面付近に形成
   されたソース・ドレイン領域とを有することを特徴とす
   る半導体装置。
2. 【請求項２】前記応力緩和手段は、気体が充填された空
   洞であることを特徴とする請求項１記載の半導体装置。
3. 【請求項３】前記応力緩和手段は、ゲート側壁絶縁膜と
   は材料が異なるアモルファス状絶縁膜であることを特徴
   とする請求項１記載の半導体装置。
4. 【請求項４】前記ゲート電極と前記半導体基板との間に
   形成された酸化膜をさらに有し、前記半導体基板はシリ
   コンで形成され、前記ゲート側壁絶縁膜はシリコンナイ
   トライドで形成されていることを特徴とする請求項1乃
   至３いずれか１項記載の半導体装置。
5. 【請求項５】半導体基板中に素子分離領域を形成する工
   程と、 前記半導体基板上にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上に導電材料を形成する工程と、 この導電材料にエッチングを施してゲート電極を形成す
   る工程と、 このゲート電極側面及び上面並びに前記半導体基板上に
   エッチングストッパー絶縁膜を形成する工程と、 前記半導体基板に前記ゲート電極をマスクとして不純物
   を導入して、第１ソース・ドレイン領域を形成する工程
   と、 前記ゲート電極上並びに周囲にゲート側壁絶縁膜を形成
   する工程と、 前記ゲート電極周囲にゲート側壁絶縁膜が残るように前
   記ゲート側壁絶縁膜を異方性エッチングにより選択的に
   エッチング除去する工程と、 前記ゲート側壁絶縁膜と前記半導体基板との間の前記エ
   ッチングストッパー絶縁膜を等方性選択エッチングによ
   りエッチング除去して、前記ゲート側壁絶縁膜と前記半
   導体基板との間に空洞を形成する工程と、 前記半導体基板上及び前記ゲート側壁絶縁膜上にコンタ
   クトエッチングストッパー絶縁膜を形成し、前記空洞を
   残して封止する工程と、 前記半導体基板中に前記ゲート電極及び前記ゲート側壁
   絶縁膜をマスクとして不純物を導入して、第１ソース・
   ドレイン領域よりも高濃度の第２ソース・ドレイン領域
   を形成する工程と、 前記半導体基板を加熱して、前記第１ソース・ドレイン
   領域及び前記第２ソース・ドレイン領域に注入された不
   純物を活性化する工程と、 前記コンタクトエッチングストッパー絶縁膜上に層間絶
   縁膜を形成する工程と、 この層間絶縁膜中に前記コンタクトエッチングストッパ
   ー絶縁膜をエッチングストッパーとして前記半導体基板
   表面を露出するコンタクトホールを形成する工程と、 このコンタクトホールに導電材を形成して、コンタクト
   プラグを形成する工程とを有することを特徴とする半導
   体装置の製造方法。
6. 【請求項６】半導体基板中に素子分離領域を形成する工
   程と、 前記半導体基板上にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上に導電材料を形成する工程と、 この導電材料にエッチングを施してゲート電極を形成す
   る工程と、 このゲート電極側面及び上面並びに前記半導体基板上に
   エッチングストッパー絶縁膜を形成する工程と、 前記半導体基板に前記ゲート電極をマスクとして不純物
   を導入して、第１ソース・ドレイン領域を形成する工程
   と、 前記ゲート電極上並びに周囲にゲート側壁絶縁膜を形成
   する工程と、 前記ゲート電極周囲にゲート側壁絶縁膜が残るように前
   記ゲート側壁絶縁膜を異方性エッチングにより選択的に
   エッチング除去する工程と、 前記ゲート側壁絶縁膜と前記半導体基板との間の前記エ
   ッチングストッパー絶縁膜を等方性選択エッチングによ
   りエッチング除去して、前記ゲート側壁絶縁膜と前記半
   導体基板との間に空洞を形成する工程と、 前記ゲート側壁絶縁膜上、及び前記エッチングストッパ
   ー絶縁膜上に前記空洞の少なくとも一部を埋め込むよう
   に、応力緩和材を堆積する工程と、 前記空洞以外の領域の応力緩和材を除去する工程と、 前記半導体基板上及び前記ゲート側壁絶縁膜上にコンタ
   クトエッチングストッパー絶縁膜を形成する工程と、 前記半導体基板中に前記ゲート電極及び前記ゲート側壁
   絶縁膜をマスクとして不純物を導入して、第１ソース・
   ドレイン領域よりも高濃度の第２ソース・ドレイン領域
   を形成する工程と、 前記半導体基板を加熱して、前記第１ソース・ドレイン
   領域及び前記第２ソース・ドレイン領域に注入された不
   純物を活性化する工程と、 前記コンタクトエッチングストッパー絶縁膜上に層間絶
   縁膜を形成する工程と、 この層間絶縁膜中に前記コンタクトエッチングストッパ
   ー絶縁膜をエッチングストッパーとして前記半導体基板
   表面を露出するコンタクトホールを形成する工程と、 このコンタクトホールに導電材を形成して、コンタクト
   プラグを形成する工程とを有することを特徴とする半導
   体装置の製造方法。
7. 【請求項７】前記エッチングストッパー絶縁膜はＴＥＯ
   Ｓ膜であり、前記ゲート側壁絶縁膜及び前記コンタクト
   エッチングストッパー絶縁膜はシリコンナイトライドで
   あることを特徴とする請求項５又は６いずれか１項記載
   の半導体装置の製造方法。
8. 【請求項８】前記ゲート電極側面及び上面並びに前記半
   導体基板上にエッチングストッパー絶縁膜を形成する工
   程において、熱酸化膜を形成し、さらにその上にＴＥＯ
   Ｓ膜を形成し、 前記ゲート電極周囲に前記ゲート側壁絶縁膜が残るよう
   に前記ゲート側壁絶縁膜を異方性エッチングにより選択
   的にエッチング除去する工程において、前記熱酸化膜を
   残し、前記ＴＥＯＳ膜を除去することを特徴とする請求
   項５乃至７いずれか１項記載の半導体装置の製造方法。