DE102007013978A1 - 3D-Kanal Feldeffekttransistor, Speicherzelle und integrierter Schaltkreis - Google Patents

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Abstract

Ein Feldeffekttransistor weist ein Sourcegebiet (161), ein Draingebiet (162) und ein zwischen dem Sourcegebiet (161) und dem Draingebiet (162) liegendes Kanalgebiet (163) auf. Eine Gateelektrode (165) ist dazwischen angeordnet, wobei eine untere Begrenzung der Gateelektrode (165) unterhalb einer unteren Begrenzung von wenigstens dem Sourcegebiet (161) und dem Draingebiet (162) angeordnet ist. Eine erste Isolatorstruktur (146) ist zwischen der Gateelektrode (165) und dem Sourcegebiet (161) vorgesehen. Eine zweite Isolatorstruktur (147) ist zwischen der Gateelektrode (165) und dem Draingebiet (162) vorgesehen. Die ersten und zweiten Isolatorstrukturen (146, 147) sind asymmetrisch ausgebildet und können verschiedenen Anforderungen gerecht werden. Der asymmetrische Ansatz kann zu längeren Transistorkanälen, einem geringeren Widerstand der Gateelektrode und kleineren Grundflächen für 3-D-Kanal-Transistoren von z. B. Array- und Unterstützungstransistoren in Speicherzellen- oder Speicheranwendungen führen.

Description

  • Eine dynamische 1-Transistorspeicherzelle kann ein Speicherelement zum Speichern von Daten und eine Zugriffsvorrichtung zum Zugriff auf die in dem Speicherelement gespeicherten Daten aufweisen. Das Speicherelement kann ein Speicherkondensator, ein magnetoresistives Element, ein ferroelektrisches Element und ein Phasenänderungselement sein. Daten können durch Laden oder Entladen des Speicherkondensators gespeichert werden.
  • Die Zugriffsvorrichtung ist typischerweise ein Feldeffekttransistor (FET). Ein aktives Gebiet des Zugriffstransistors ist etwa in einem einkristallinen Halbleitersubstrat wie einer Siliziumscheibe ausgebildet. Das aktive Gebiet weist ein ein Sourcegebiet definierendes erstes Fremdstoffgebiet, ein ein Draingebiet definierendes zweites Fremdstoffgebiet und ein in Kontakt mit sowohl dem ersten und dem zweiten Source-/Draingebiet stehendes Kanalgebiet auf. Die ersten und zweiten Fremdstoffgebiete können einen ersten Leitfähigkeitstyp aufweisen. Das Kanalgebiet kann einen zweiten Leitfähigkeitstyp aufweisen, der zum ersten Leitfähigkeitstyp entgegengesetzt ist.
  • Das erste Fremdstoffgebiet kann mit einer Speicherknotenelektrode eines Speicherkondensators verbunden sein. Das Fremdstoffgebiet ist an eine Bitleitung angeschlossen, die Daten zu und von der Speicherzelle überträgt. Der Zugriffstransistor wird über eine an seine Gateelektrode angelegte Spannung gesteuert, welche bei planaren Transistorvorrichtungen oberhalb einer Strukturoberfläche des Substrats positioniert ist und zum entsprechenden Kanalgebiet benachbart liegt. Ein Gatedielektrikum isoliert die Gateelektrode vom Kanalgebiet. Das elektrische Potenzial der Gateelektrode steuert die Ladungsträgerverteilung im benachbarten Kanalabschnitt durch kapazitive Kopplung. Die Gateelektroden der Zugriffstransistoren einer Mehrzahl von Speicherzellen sind verschaltet und bilden eine Verbindungsleitung (Wortleitung) zum Zugriff auf eine Reihe von Speicherzellen innerhalb einer Speicherzellenanordnung aus.
  • Durch Anlegen einer im Vergleich zur Schwellspannung höheren Spannung an die Gateelektrode wird eine Inversionszone mobiler Ladungsträger im Kanalabschnitt induziert, wobei die Ladungsträger einen leitfähigen Kanal in dem Kanalabschnitt zwischen den beiden Fremdstoffgebieten ausbilden. Der leitfähige Kanal verbindet die Speicherknotenelektrode des Kondensators mit der Bitleitung. Wird eine im Vergleich zur Schwellspannung kleinere Spannung an die Gateelektrode angelegt, so wird die Speicherknotenelektrode von der Bitleitung getrennt. Bei Kanallängen unterhalb von 400 Nanometern treten Kurzkanaleffekte auf.
  • Eine RCAT (Recessed Channel Array Transistor)-Struktur oder ein 3D-Kanal Feldeffekttransistor mit erweiterter effektiver Kanallänge stellen eine Gateelektrode bereit, die in einem Gategraben angeordnet ist, welcher in das Halbleitersubstrat zwischen dem Source- und Draingebiet geätzt ist. Ein Gatedielektrikum erstreckt sich entlang den Halbleiterseitenwänden des Gategrabens und trennt die Gateelektrode und das Kanalgebiet. Im Inversionszustand erstreckt sich der Kanal in einem ersten vertikalen Abschnitt vom Sourcegebiet nach unten entlang der ersten Seitenwand des Gategrabens, verläuft unterhalb des Gategrabens in im Wesentlichen horizontaler Richtung und erstreckt sich dann in einem zweiten Seitenwandabschnitt entlang einer zweiten Seitenwand des Gategrabens nach oben zum Draingebiet. Die effektive Kanallänge eines RCAT ist eine Funktion der Tiefe des Gategrabens und des planaren Abstands zwischen dem Source- und Draingebiet.
  • Bei maximaler Packungsdichte wird die effektive Kanalweite eines RCAT durch die minimale lithografische Strukturgröße definiert. Die effektive Kanalweite entspricht dem Widerstand des Transistors im leitfähigen Zustand (Ron) und bestimmt die Schalteigenschaften der Speicherzelle. Ein verlängerter U-Grabentransistor mit einer Eckgatevorrichtung (EUD) weist eine Gateelektrode mit Eckabschnitten auf, die teilweise eine Kante einer Halbleiterlamelle umschlingen, welche wenigstens einen Abschnitt des Kanalgebiets aufweist. In der Nähe der Kante wirken die elektrischen Felder auf das Kanalgebiet von zwei verschiedenen Richtungen ein, was zu verbesserten Transistoreigenschaften führt.
  • Die Eckabschnitte der Gateelektrode können sich entlang weiterer Abschnitte der vertikalen Seitenwände der Halbleiterlamelle erstrecken, wobei der Kanal im Inversionszustand entlang beider Seitenwände des Gategrabens und entlang von Abschnitten der Seitenwände auf den langen Seiten der Halbleiterlamellen ausgebildet ist. Die Kanalweite wird durch den Teil des Kanals vergrößert, der sich entlang der Seitenwände der Halbleiterlamelle erstreckt. Aufgrund der Ecken und der vergrößerten Kanalweite weisen EUDs einen geringen Ron und schnelle Schalteigenschaften auf.
  • Es existiert ein Bedürfnis nach 3D-Kanal Feldeffekttransistoren mit weiter verbesserten Schalteigenschaften.
  • Merkmale und Vorteile von Ausführungsformen der Erfindung werden aus der nachfolgenden Beschreibung der Abbildungen ersichtlich. Die Abbildungen sind nicht notwendigerweise maßstabsgetreu dargestellt. Es wird ein Hauptaugenmerk auf die Veranschaulichung der Prinzipien gelegt. Übereinstimmende Bezugskennzeichen beziehen sich auf ähnliche oder übereinstimmende Elemente über sämtliche Abbildungen hinweg.
  • 1A–1C zeigen eine Aufsicht und zwei Querschnittsansichten eines 3D-Kanal Feldeffekttransistors mit asymmetrischen Isolatorstrukturen und J-förmigem Kanal gemäß einer Ausführungsform der Erfindung.
  • 2A–2C zeigen eine Aufsicht und zwei Querschnittsansichten eines 3D-Kanal Feldeffekttransistors mit Eckabschnitten und J-förmigem Kanal gemäß einer weiteren Ausführungsform der Erfindung.
  • 3A–3C zeigen eine Aufsicht und zwei Querschnittsansichten eines 3D-Kanal Feldeffekttransistors mit einer Vogelschnabelstruktur als Isolationsstruktur und einem J-förmigen Kanal gemäß einer weiteren Ausführungsform der Erfindung.
  • 4A–4C zeigen eine Aufsicht und zwei Querschnittsansichten eines 3D-Kanal Feldeffekttransistors mit asymmetrischer Isolationsstruktur, J-förmigem Kanal und tiefen Eckabschnitten gemäß einer weiteren Ausführungsform der Erfindung.
  • 5A–5C zeigen eine Aufsicht und zwei Querschnittsansichten eines 3D-Kanal Feldeffekttransistors mit einem vollständig verarmten FinFET-ähnlichen Kanalabschnitt gemäß einer weiteren Ausführungsform der Erfindung.
  • 6A–6C zeigen eine Aufsicht und zwei Querschnittsansichten eines 3D-Kanal Feldeffekttransistors mit einem vollständig verarmten FinFET-ähnlichen Kanalabschnitt und einer verkürzten Flosse gemäß einer weiteren Ausführungsform der Erfindung.
  • 7 zeigt eine Querschnittsansicht einer dynamischen Halbleiterspeicherzelle mit einem Grabenkondensator und einem Feldeffekttransistor mit einem vertikalen Kanalabschnitt sowie einer asymmetrischen Isolatorstruktur gemäß einer weiteren beispielhaften Ausführungsform der Erfindung.
  • 8 zeigt eine Querschnittsansicht eines Paars dynamischer Halbleiterspeicherzellen mit einem Stapelkondensator und einem Feldeffekttransistor mit einem vertikalen Kanalabschnitt sowie einer asymmetrischen Isolatorstruktur gemäß einer weiteren beispielhaften Ausführungsform der Erfindung.
  • 9A–9R zeigen ein Verfahren zum Herstellen eines Feldeffekttransistors gemäß einer beispielhaften Ausführungsform der Erfindung mittels einer Abfolge von Querschnittsansichten eines Bereichs eines Halbleitersubstrats in verschiedenen Herstellungsstadien.
  • 10A–10Q zeigen ein Verfahren zum Herstellen eines FinFET-ähnlichen Transistors mit einer asymmetrischen Isolatorstruktur gemäß einer weiteren beispielhaften Ausführungsform der Erfindung mittels einer Abfolge von Querschnittsansichten eines Bereichs eines Halbleitersubstrats in verschiedenen Herstellungsstadien.
  • 11A–11B zeigen ein Verfahren zum Herstellen eines Feldeffekttransistors, z. B. für Hochspannungsanwendungen, mit wenigstens einem vertikalen Kanalabschnitt und einer asymmetrischen Isolationsstruktur gemäß einer weiteren beispielhaften Ausführungsform der Erfindung mittels einer Abfolge von Querschnittsansichten eines Bereichs eines Halbleitersubstrats während verschiedener Herstellungsstadien.
  • 12 zeigt eine schematische Darstellung eines integrierten Schaltkreises gemäß einer weiteren Ausführungsform.
  • 13 zeigt eine schematische Darstellung eines elektrischen Systems gemäß einer weiteren Ausführungsform.
  • Ausführungsformen der Erfindung betreffen einen 3D-Kanal Feldeffekttransistor, eine Speicherzelle, einen integrierten Schaltkreis und ein elektronisches System.
  • Gemäß einer Ausführungsform weist ein Feldeffekttransistor ein Sourcegebiet, ein Draingebiet und ein Kanalgebiet auf, wobei das Kanalgebiet das Source- und das Draingebiet trennt. Der Feldeffekttransistor weist zudem eine Gateelektrode auf, die zwischen dem Source- und dem Draingebiet angeordnet ist, wobei eine untere Begrenzung der Gateelektrode unterhalb der unteren Grenzung von wenigstens einem der Source-/Draingebiete ist. Ein Gatedielektrikum ist zwischen dem Kanalgebiet und der Gateelektrode positioniert. Eine erste Isolatorstruk tur ist zwischen der Gateelektrode und wenigstens einem Abschnitt des Sourcegebiets angeordnet. Eine zweite Isolationsstruktur ist zwischen der Gateelektrode und wenigstens einem Abschnitt des Draingebiets angeordnet. Wenigstens eine der Isolationsstrukturen ist dicker als das Gatedielektrikum. Die ersten und zweiten Isolationsstrukturen sind asymmetrisch zueinander und können sich voneinander unterscheiden, z. B. hinsichtlich wenigstens einer geometrischen Abmessung oder diese können auch verschiedene Querschnitte aufweisen.
  • 1A–1C betreffen einen 3D-KanalFeldeffekttransistor 101 mit J-förmigem Kanal gemäß einer Ausführungsform der Erfindung. Der Feldeffekttransistor 101 weist ein Sourcegebiet 161 und ein Draingebiet 162 auf, die z. B. als n+-dotierte Fremdstoffgebiete innerhalb eines schwach p-dotierten Abschnitts eines Halbleitersubstrats 100 ausgebildet sind. Das Halbleitersubstrat 100 kann beispielsweise ein einkristallines Siliziumsubstrat sein, z. B. eine Siliziumscheibe oder eine Silizium-auf-Isolator (Silicon-on-Insulator)-Scheibe. Das Halbleitersubstrat 100 kann weitere Strukturen beinhalten, die vorhergehend ausgebildet wurden, z. B. dotierte und undotierte Abschnitte, epitaktische Halbleiterschichten, die von einem Grundhalbleiterkörper oder einem Grundisolator unterstützt werden als auch weitere Halbleiter- und Isolatorstrukturen. Das Sourcegebiet 161 und das Draingebiet 162 grenzen an eine Strukturoberfläche 110 des Substrats 100 an. In einer vertikalen Richtung senkrecht zur Strukturoberfläche 110 erstreckt sich das Sourcegebiet 161 von der Strukturoberfläche 110 bis in eine Sourcetiefe. Das Draingebiet 162 erstreckt sich von der Strukturoberfläche 110 bis in eine Draintiefe. Zwischen dem Sourcegebiet 161 und dem Draingebiet 162 ist eine Gateelektrode 165 unterhalb der Strukturoberfläche 110 ausgebildet, so dass das Sourcegebiet 161 und das Draingebiet 162 einander im Bereich der Gateelektrode gegenüberliegen. Die Gateelektrode 165 besteht aus einem leitfähigen Material, z. B. polykristallinem Silizium (Polysilizium). Innerhalb des Substrats 100 kann ein p-leitfähiges Kanalgebiet 163 ausgebildet sein, das in Kontakt mit sowohl dem Draingebiet 162 und dem Sourcegebiet 161 steht. Die Gateelektrode 165 erstreckt sich zwischen der Strukturoberfläche 110 und einer Vorrichtungstiefe Dd. Die Vorrichtungstiefe Dd übersteigt in dieser beispielhaften Ausführungsform sowohl die Sourcetiefe als auch die Draintiefe, so dass eine untere Begrenzung der Gateelektrode 165 unterhalb der unteren Begrenzung des Sourcegebiets 161 sowie unterhalb der unteren Begrenzung des Draingebiets 162 liegt.
  • Eine erste Isolatorstruktur 146 ist zwischen dem Sourcegebiet 161 und der Gateelektrode 165 ausgebildet. Die erste Isolatorstruktur 146 weist eine erste Breite W1 auf und erstreckt sich zwischen der Strukturoberfläche und einer ersten Tiefe D1, die der Sourcetiefe entsprechen kann. Eine zweite Isolatorstruktur 147 trennt die Gateelektrode 165 und das Draingebiet 162. Die zweite Isolatorstruktur 147 weist eine zweite Breite W2 auf und erstreckt sich zwischen der Strukturoberfläche 110 und einer zweiten Tiefe D2, die im Wesentlichen der Draintiefe entsprechen kann. Ein Gatedielektrikum 164 erstreckt sich zwischen der unteren Begrenzung der ersten Isolatorstruktur 146 und der unteren Begrenzung der zweiten Isolatorstruktur 147 und trennt die Gateelektrode 165 vom Kanalgebiet 163. Im Inversionszustand wird innerhalb des Kanalgebiets 161 ein Kanal 163a ausgebildet und verbindet das Sourcegebiet 161 mit dem Draingebiet 162. Gemäß dieser beispielhaften Ausführungsform weist der Kanal 163a einen kurzen vertikalen Abschnitt unterhalb der unteren Begrenzung des Sourcegebiets 161, einen U-förmigen Abschnitt, der unterhalb der Gateelektrode 165 verläuft, sowie einen langen vertikalen Abschnitt unterhalb der unteren Begrenzung des Draingebiets 162 auf.
  • 1B zeigt den resultierenden J-förmigen Kanal 163a. Das Sourcegebiet 161, das Draingebiet 162 und ein Bereich des Kanalgebiets 163 können innerhalb einer Halbleiterlamelle 120 ausgebildet sein, wie in 1A gezeigt ist. Die Halbleiterlamelle 120 stellt eine bahnförmige Halbleiterrippe dar, die sich in einer longitudinalen Richtung erstreckt. Die langen Seiten der Halbleiterlamelle 120 können parallel zueinander liegen, wie dies in dieser und in weiteren Abbildungen gezeigt ist. Der planare Querschnitt der Lamelle 120 kann ebenso kreisförmig, elliptisch oder keilförmig sein. Gemäß 1C liegen zwei Isolatorbahnstrukturen 122a, 122b einander im Bereich der Halbleiterlamelle 120 an den langen Seiten gegenüber. Die Isolatorbahnstrukturen 122a, 122b können aus einem Isolatormaterial bestehen, z. B. Siliziumoxid. Gemäß weiteren Ausführungsformen können die Isolatorbahnstrukturen 122a, 122b sperrende Halbleiterstrukturen oder komplexe Strukturen mit Isolationsfunktion sein. Mit erneutem Bezug auf 1B können sich die Isolatorbahnstrukturen 122a, 122b zwischen der Strukturoberfläche 110 und einer Lamellentiefe Di erstrecken, welche die Vorrichtungstiefe Dd übersteigt.
  • Der Feldeffekttransistor 101 ist asymmetrisch hinsichtlich der Querschnittsebene C-C. Die erste Isolatorstruktur 146 und die zweite Isolatorstruktur 147 unterscheiden sich hinsichtlich ihrer geometrischen Abmessungen. Die dicke erste Isolatorstruktur 146 stellt einen hohen Grad an kapazitiver Entkopplung zwischen der Gateelektrode 165 und dem Sourcegebiet 161 bereit. Das Vorsehen der zweiten Isolatorstruktur 147 in dünnerer Form im Vergleich zur ersten Isolatorstruktur 146 hinterlässt einen beträchtlichen Querschnitt für die Gateelektrode 165, so dass ein Anschlusswiderstand zur Gateelektrode 165 verkleinert werden kann. Das Vorsehen der unteren Begrenzungen der ersten beiden Isolatorstrukturen 146, 147 in unterschiedlichen Tiefen kann die gesamte Kanallänge bei denselben Vorrichtungsabmessungen vergrößern, wobei die elektri sche Feldstärke auf der kritischen Seite, welche in diesem Fall die Sourceseite ist, verkleinert werden kann, indem eine lange Potenzialerniedrigungszone auf der Sourceseite angegeben wird. Gemäß diesem Beispiel unterscheiden sich die ersten und zweiten Isolatorstrukturen 146, 147 hinsichtlich zweier geometrischer Abmessungen, nämlich der Breite und der Tiefe. Gemäß weiteren Beispielen können sich diese in einer geometrischen Abmessung, z. B. der Breite oder Tiefe unterscheiden. Die erste Breite kann beispielsweise dem Doppelten der zweiten Breite W2 entsprechen. Die zweite Tiefe D2 kann beispielsweise ungefähr einem Drittel der ersten Tiefe D1 entsprechen.
  • In 2A–2C wird ein weiterer beispielhafter Feldeffekttransistor 102 erläutert, wobei die zweite Isolatorstruktur 147 aus dem Gatedielektrikum 164 ausgebildet ist. Zudem weist die Gateelektrode 165 Eckabschnitte 165b auf, die eine Ecke der Halbleiterlamelle 120 umschlingen. Die Eckabschnitte 165b der Gateelektrode 165 erstrecken sich an den langen Seiten entlang zweier U-förmiger oberer Vorrichtungsbegrenzungen der Halbleiterlamelle 120. Die elektrischen Felder der Eckabschnitte 165b der Gateelektrode 165 und eines Hauptabschnitts der Gateelektrode 165, der auf der Oberseite der Halbleiterlamelle 120 liegt, überlagern sich in den beiden entlang der Vorrichtungsbegrenzungen verlaufenden Grenzgebieten, was zu einem „Eckeffekt" führt.
  • Durch Vorsehen der zweiten Isolatorstruktur 147 als Bereich des Gatedielektrikums 164 kann der planare Querschnitt der Gateelektrode 165 zusätzlich vergrößert werden und die Anzahl von Herstellungsschritten zum Ausbilden der Vorrichtung lässt sich erheblich reduzieren. Ein Hauptabschnitt der Gateelektrode 165 erstreckt sich zwischen den Isolatorbahnstrukturen 122a, 122b.
  • Der in 3A–3C dargestellte Feldeffekttransistor 103 unterscheidet sich von dem Feldeffekttransistor 102 durch eine Vogelschnabelstruktur 147a, die durch thermische Oxidation zwischen einer oberen Begrenzung des Gatedielektrikums 164 und der Strukturoberfläche 110 ausgebildet wird. Die keilförmige Vogelschnabelstruktur 147a kann von einem Oxidationsprozess herrühren, der entlang des Gatedielektrikums 164 erfolgt. Die Vogelschnabelstruktur 147a verbreitert sich in Richtung zur Strukturoberfläche 110 und ermöglicht eine einfache Vorgehensweise zum kapazitiven Entkoppeln wenigstens eines Bereichs des Draingebiets 162 von der Gateelektrode 165.
  • Das Sourcegebiet 161 weist einen stark dotierten oberen Abschnitt 161a auf, der an die Strukturoberfläche 110 angrenzt, sowie einen schwach dotierten Bereich 161b, der zwischen dem stark dotierten Bereich 161a und dem Kanalgebiet 163 liegt. Eine untere Begrenzung des schwach dotierten Abschnitts 161b ist selbstjustiert zur unteren Grenze der ersten Isolatorstruktur 146 ausgebildet. Die selbstjustierte Ausbildung führt zu gleichmäßigen Vorrichtungseigenschaften. Die untere Begrenzung des stark dotierten Abschnitts 161a kann in unkritischem Abstand zur unteren Begrenzung der ersten Isolatorstruktur 146 vorgesehen sein.
  • Der Feldeffekttransistor 104 in 4A–4C unterscheidet sich von dem in 2A–2C gezeigten Feldeffekttransistor hinsichtlich tieferer Eckabschnitte 165b der Gateelektrode 165, wobei die Kanalweite zusätzlich vergrößert werden kann. Wie in der eine Querschnittsansicht senkrecht zur Kanalrichtung zeigenden 4B dargestellt ist, weist der Querschnitt des Kanals 163a einen horizontalen Abschnitt unterhalb der oberen Begrenzung der Lamelle 120, die beiden Grenzgebiete und die beiden vertikalen Abschnitte entlang der langen Seiten der Lamelle 120 auf. Gemäß dieser Ausführungsform kann die Drain tiefe der Sourcetiefe entsprechen, wobei die erste Tiefe D1 der zweiten Tiefe D2 und die erste Weite W1 dem Doppelten der zweiten Weite W2 entsprechen kann.
  • In 5A–5C unterscheidet sich der Feldeffekttransistor 105 vom Feldeffekttransistor 104 in 4A–4C darin, dass die Halbleiterlamelle 120 dünner gestaltet ist und eine dünne Halbleiterflosse 120a ausbildet, die vollständig verarmt werden kann. Die Flosse 120a kann sich im Wesentlichen von einem Abschnitt der Halbleiterlamelle 120 unterhalb der unteren Begrenzung des Sourcegebiets 161 zu einem Abschnitt der Halbleiterlamelle 120 unterhalb des Draingebiets 162 erstrecken.
  • 6A–6C betreffen eine weitere Ausführungsform, wobei die dünne Flosse 120a des Feldeffekttransistors 106 an der Sourceseite durchtrennt ist. Die erste Isolatorstruktur 146 erstreckt sich zwischen der gekürzten Flosse 120a und dem Sourcegebiet 161, das sich im Wesentlichen bis zu einer Tiefe erstrecken kann, die mit der Vorrichtungstiefe Dd übereinstimmt.
  • 7 zeigt eine dynamische Speicherzelle 299 mit einem Grabenkondensator 295 und einem Zugriffstransistor 296 in einem Querschnitt entlang einer longitudinalen Achse des Zugriffstransistors 296. Der Zugriffstransistor 296 kann dem Feldeffekttransistor 103 von 3 entsprechen. Ein aktives Gebiet mit einem tiefen n-dotierten Übergang als Sourcegebiet 261, einem flachen n-dotierten Übergang als Draingebiet 262 und einem p-dotierten Kanalgebiet 263 ist innerhalb einer Halbleiterlamelle ausgebildet, welche von zwei parallelen Isolatorbahnstrukturen (nicht gezeigt) abgegrenzt sein kann, die sich im Bereich der Lamelle entlang einer senkrecht zur longitudinalen Achse verlaufenden Abstandsachse gegenüberliegen. Das Sourcegebiet 261 und das Draingebiet 262 liegen einander im Bereich einer Gateelektrode 265 gegenüber. Eine untere Begrenzung der Gateelektrode 265 kann tiefer liegen als die untere Begrenzung des Draingebiets 262. Ein Kanal 263a, der im Inversionszustand des Zugriffstransistors 296 ausgebildet ist, kann J-förmig sein und sich zwischen den unteren Begrenzungen des Sourcegebiets 261 und des Draingebiets 262 sowie in Abschnitten unterhalb der unteren Begrenzung der Gateelektrode 265 erstrecken.
  • Eine dicke erste Isolatorstruktur 246 trennt die Gateelektrode 265 und den stark dotierten Abschnitt 261b des Sourcegebiets 261. Ein Gatedielektrikum 264 trennt die Gateelektrode 265 von dem Kanalgebiet 263. Ein weiterer Bereich des Gatedielektrikums 264 kann eine zweite Isolatorstruktur 247 ausbilden, die die Gateelektrode 265 und das Draingebiet 262 trennt. Ein Bereich der Gateelektrode 265 ragt über eine Strukturoberfläche 210 des Substrats 200 hinaus. Ein erster Spacer 271 bedeckt eine vertikale Seitenwand des Vorsprungs. Bahnförmige Wortleitungen 294a, 294b erstrecken sich entlang der Abstandsachse und verbinden jeweils eine Mehrzahl von Gateelektroden 265, welche in einer Reihe entlang der Abstandsachse positioniert sind, wobei die bahnförmigen Wortleitungen 294a, 294b jeweils eine auf Abschnitten der Vorsprünge aufliegende leitfähige Schicht 273 sowie eine die leitfähige Schicht 273 bedeckende dielektrische Abdeckungsschicht 274 aufweisen. Zweite Spacer 275 bedecken vertikale Seitenwände der Wortleitungen 294a, 294b.
  • Der Grabenkondensator 295 weist eine Knotenelektrode 295b mit einem leitfähigen Material auf, z. B. hoch dotiertes Polysilizium, ein Metall oder eine leitfähige Metalllegierung, eine Gegenelektrode 295d, die als stark dotierte vergrabene Platte innerhalb des Halbleitersubstrats 200 ausgebildet sein kann, ein dünnes Kondensatordielektrikum 295c, das die Knotenelektrode 295b und die Gegenelektrode 295d trennt, und einen dicken Isolatorkragen 295a, der die Elektrode 295b von benachbarten Zugriffstransistoren isoliert. In dieser beispielhaften Ausführungsform ist die Elektrode 295b mit dem Sourcegebiet 261 über eine leitfähige Oberflächenbrücke 293 verbunden, die in Abschnitten auf den oberen Abgrenzungen der Knotenelektroden 295b und des Sourcegebiets 261 aufliegt. Eine Isolatorabdeckung 292 kapselt die Oberflächenbrücke 293 ein. Gemäß weiteren Ausführungsformen (nicht gezeigt) kann der Isolationskragen 295a asymmetrisch zurückgesetzt sein, so dass eine einseitig vergrabene Brücke die Knotenelektrode 295b und das benachbarte Sourcegebiet 261 direkt verbindet. Kontaktstrukturen 281a, 281b, die durch ein Zwischendielektrikum 291, das die Lücken zwischen den Wortleitungen 294a, 294b füllt, hindurchschreiten, erreichen die Drainabschnitte 262, 262b und verbinden jeden Drainabschnitt 262, 262b mit einer entsprechenden Bitleitung (nicht gezeigt). In Speicherzellen vom Grabenkondensatortyp sind die Speicherkondensatoren im Substrat vergraben, in dem die Zugriffstransistoren wie oben ausgebildet sind. In Speicherzellen vom Stapelkondensatortyp, auf den sich weitere Ausführungsformen beziehen, können die Kondensatoren über den Zugriffstransistoren platziert sein.
  • Die Speicherzellen 299 können in einer Matrix mit entlang der longitudinalen Achse verlaufenden Bahnen und entlang der Abstandsachse verlaufenden Reihen angeordnet sein. Die Matrix kann als Schachbrettmuster geformt sein, wobei die Speicherkondensatoren 295 und die Zugriffstransistoren 296 entlang beider Achsen alternierend angeordnet sind. Alternativ hierzu können die Draingebiete 262 von jeweils zwei Speicherzellen vereinigt sein, wobei die zwei entsprechenden Speicherzellen einander spiegelverkehrt im Bereich eines gemeinsamen Draingebiets gegenüberliegen. Paare von Zugriffstransistoren 296 und Paare von Speicherkondensatoren sind alternierend entlang beider Achsen angeordnet.
  • 8 zeigt zwei dynamische Speicherzellen 399a, 399b in einem Querschnitt entlang einer longitudinalen Achse des Zugriffstransistors 396, wobei jede der beiden dynamischen Speicherzellen einen Stapelkondensator 395 und einen Zugriffstransistor 396 aufweist. Jeder Zugriffstransistor 396 kann dem Zugriffstransistor 296 in 7 entsprechen, wobei die Zugriffstransistoren 296 ein gemeinsames Draingebiet 362a, 362b teilen und wobei die Zugriffstransistoren 396 spiegelverkehrt in Bezug auf eine sich vertikal zur Strukturoberfläche 310 erstreckenden Spiegelebene und entlang der Abstandsachse in der Mitte eines gemeinsamen Draingebiets 362a, 362b angeordnet sind. Die Beschreibung der Zugriffstransistoren 396 kann derjenigen des Zugriffstransistors 396 von 7 mit jeweils um 100 erhöhten Bezugsbezifferungen entsprechen. Eine gemeinsame Kontaktstruktur 381 verbindet das gemeinsame Draingebiet 362a, 362b mit einer Bitleitung 382, die sich entlang der Abstandsachse über den Wortleitungen 394a, 394b erstreckt. Weitere Kontaktstrukturen 381b verbinden die Sourcegebiete 361a, 361b über weitere Kontaktpadstrukturen 383a, 383b mit einer Speicherelektrode 395b des Stapelkondensators 395. Jeder Stapelkondensator 395 weist ein Kondensatordielektrikum (nicht gezeigt) auf, das die Speicherelektrode 395b bedeckt und eine das Kondensatordielektrikum bedeckende Gegenelektrode (nicht gezeigt).
  • 9A bis 9R betreffen ein Verfahren zum Herstellen eines asymmetrischen Feldeffekttransistors mit J-förmigem Kanal, wobei der Kanal wenigstens einen vertikalen Abschnitt hinsichtlich einer Strukturoberfläche 410 eines Halbleitersubstrats 400 aufweist. Ein Feldeffekttransistor mit einem Kanal einschließlich vertikaler und horizontaler Kanalabschnitte wird gewöhnlicherweise als Transistorvorrichtung mit dreidimensionalem Kanal (3D-Kanal) bezeichnet. Jede Abbildung zeigt zwei Querschnittsansichten, die senkrecht zueinander sind, wobei jede linke Querschnittsansicht entlang einer Schnittlinie I-I der entsprechenden rechten Querschnittsansicht verläuft und wobei die rechte Querschnittsansicht entlang einer Schnittlinie II-II der entsprechenden linken Querschnittsansicht verläuft.
  • Die Designanforderungen an die beiden Source-/Draingebiete des Feldeffekttransistors können voneinander bei asymmetrischem Einsatz des Transistors differieren. Ein Beispiel für einen asymmetrischen Einsatz eines Feldeffekttransistors stellt der Zugriffstransistor einer DRAN-Zelle dar. Hinsichtlich der oben beschriebenen dynamischen Speicherzellen wird der Kondensator der Speicherzelle über den Zugriffstransistor geladen und entladen, wobei das Source-/Draingebiet, das an die Speicherelektrode des Kondensators angeschlossen ist, nachfolgend als Sourcegebiet und dasjenige Source-/Draingebiet, das an die Bitleitung angeschlossen ist, als Draingebiet bezeichnet wird, ungeachtet der Tatsache, dass das Sourcegebiet ebenso als „Drain" und das Draingebiet ebenso als „Source" in Abhängigkeit vom Betriebsmodus der Speicherzelle betrachtet werden kann. Die Anforderungen bezüglich des „Source"-Gebiets und des „Drain"-Gebiets können sich hinsichtlich einer kritischeren Feldstärke oder eines Leckstromsachverhaltens oder hinsichtlich einer kritischeren kapazitiven Kopplung im Hinblick auf den Speicherknoten unterscheiden.
  • Ein Verfahren zum Herstellen eines 3D-Kanal Feldeffekttransistors kann ein Ausbilden eines Grabens in einem Halbleitersubstrat und Anordnen eines Füllmaterials in einem unteren Abschnitt des Grabens umfassen. Eine obere Maske, die einen ersten Bereich des Füllmaterials bedeckt und einen zweiten Bereich unbedeckt belässt, kann sodann bereitgestellt werden. Der zweite Bereich des Füllmaterials kann zurückgebildet werden, um eine Lücke zwischen dem Halbleitersubstrat und dem ersten Bereich des Füllmaterials auszubilden. Eine erste Isolatorstruktur kann dann in die Lücke eingebracht werden.
  • Mit Bezug auf 9A wird ein Substrat 400 bereitgestellt, z. B. eine Siliziumscheibe mit einem einkristallinen Siliziumbereich 420, der zumindest in einem oberen zur Strukturoberfläche 410 des Substrats 400 orientierten Abschnitt leicht p-dotiert sein kann. Wenigstens zwei parallele Isolatorbahnstrukturen 422a, 422b, von denen jede an die Strukturoberfläche 410 angrenzt, können innerhalb des Substrats 400 ausgebildet sein. Die Isolatorbahnstrukturen 422a, 422b können Siliziumoxidstrukturen sein. Da die Isolatorbahnstrukturen 422a, 422b durch Füllen von in das Substrat 400 geätzten Gräben ausgebildet sein können, können sich diese mit zunehmender Tiefe verjüngen. Die beiden parallelen benachbarten Isolatorbahnstrukturen 422a, 422b liegen einander im Bereich einer zwischenliegenden Halbleiterlamelle 420 gegenüber, wobei die Halbleiterlamelle eine Breite aufweisen kann, die einer minimalen lithografischen Strukturgröße für periodische Bahnmuster entsprechen kann. Die Halbleiterlamelle 420 erstreckt sich entlang einer longitudinalen Richtung parallel zum Querschnitt I-I. In einer beispielhaften Ausführungsform beträgt die Breite der Lamelle 420 weniger als 70 Nanometer. Innerhalb der Halbleiterlamelle 420 kann ein aktives Gebiet des Feldeffekttransistors auf nachfolgende Weise ausgebildet werden.
  • Ein Schutzliner 430, der Siliziumoxid aufweisen oder daraus bestehen kann, kann durch thermische Oxidation oder Abscheidung auf ein Substrat 400 wenigstens in solchen Abschnitten ausgebildet werden, die durch die Halbleiterlamelle 420 ausgebildet werden. Der Schutzliner 430 kann eine Dicke von ungefähr 40 Nanometer oder weniger aufweisen. Ein Ätzstoppliner 431 kann auf der Strukturoberfläche 410 oder auf dem Schutzliner 430 abgeschieden sein. Der Ätzstoppliner 431 kann Silizium aufweisen oder daraus bestehen und eine Dicke von 40-Nanometer oder weniger einnehmen. Eine Spacerschicht 433 kann auf dem Ätzstoppliner 431 abgeschieden werden. Das Material der Spacerschicht 433 kann selektiv gegenüber der Halbleiterlamelle 420 und dem Ätzstoppliner entfernbar sein. Die Spacerschicht 433 kann eine Siliziumoxidschicht sein, die mittels eines chemisches Gasphasenabscheidungsprozesses bei niedrigem Druck (Low Pressure Chemical Vapor Deposition – LPCVD) abgeschieden wird und eine Dicke von ungefähr 40 bis 60 Nanometer aufweist. Eine Maskenschicht 435 zum Strukturieren der Spacerschicht 433 kann auf die Spacerschicht 433 abgeschieden sein.
  • Das Material der Maskenschicht 435 wird derart gewählt, dass die Spacerschicht 433 hierzu selektiv entfernbar ist und die Maskenschicht 435 beim Strukturieren eines Halbleiterbereichs des Substrats 400 entfernt werden kann. Die Maskenschicht 435 kann eine Schicht aus polykristallinem Silizium (Polysilizium) sein. Eine Lackschicht 437 kann auf der Maskenschicht 435 vorgesehen sein.
  • Mit Bezug auf 9B wird die Lackschicht 437 mittels Fotolithografieverfahren strukturiert. Durch Entwickeln der Lackschicht 437 nach der Belichtung wird zunächst eine Öffnung in der Lackschicht 437 ausgebildet und dann in die Maskenschicht 435 übertragen sowie von der Maskenschicht 435 in die Spacerschicht 433. Der Querschnitt der resultierenden Öffnung 439 in der Spacerschicht 433 kann ein Kreis oder eine Ellipse mit verschiedenen Abmessungen entlang der Querschnittslinien sein. Der Ätzstoppliner 431 und der Schutzliner 430 werden hindurchgeätzt und perforiert. Über eine anisotrope Ätzung, die ein reaktiver Ionenstrahlätzprozess sein kann, wird die Öffnung 439 in den freiliegenden Abschnitt der Halbleiterlamelle 420 übertragen.
  • Wie in 9B gezeigt ist, resultiert ein Graben 440 in der Halbleiterlamelle 420. Der Graben 440 erstreckt sich in einem oberen Bereich von einer ersten Isolatorbahnstruktur 422a zur gegenüberliegenden Isolatorbahnstruktur 422b. In einem unteren Abschnitt des Grabens 440 können Reste der Halbleiterlamelle 420 an gegenüberliegenden Seitenwänden der Isolatorbahnstrukturen 422a, 422b verbleiben. Die strukturierte Lackschicht 437 und Reste der Maskenschicht 435 werden von der Oberfläche der Spacerschicht 433 entfernt. Der Querschnitt des Grabens 440 stammt von der Überlagerung der Öffnung 439 mit der Halbleiterlamelle 420. Die Tiefe des Grabens kann größer sein als die Breite der Lamelle, wenigstens ein Fünffaches der Breite der Lamelle. In einer beispielhaften Ausführungsform beträgt die Tiefe des Grabens wenigstens 200 Nanometer.
  • Mit Bezug auf 9C kann der Graben 440 über eine isotrope Ätzung ausgedehnt werden, die auf das Halbleitermaterial der Halbleiterlamelle 420 einwirkt. Der Ätzprozess kann ein Plasma-unterstützter Ätzprozess sein. 9C zeigt den erweiterten Graben 440, wobei Halbleiterreste von den Seitenwänden der Isolatorbahnstrukturen 422a, 422b im Verlauf der Ätzung entfernt werden und ein unterer Bereich des Grabens 440 U-förmig entlang der longitudinalen Achse und der Abstandsachse wird.
  • Gemäß 9D, welche sich auf eine beispielhafte Ausführungsform bezieht, kann eine zusätzliche isotrope Ätzung, die auf das Material der Isolatorbahnstrukturen 422a, 422b einwirkt, zur Ausbildung einer Isolatoraussparung 441, die den Graben 440 entlang der Abstandsachse aufweitet, ausgebildet werden. In dem U-förmigen unteren Bereich des Grabens 440 sind äußere Seitenwände der Halbleiterlamelle 420 teilweise über kleine Isolatorhöhlungen 442 freigelegt, so dass zwei Begrenzungen der Halbleiterlamelle 420 freigelegt werden.
  • Jede Begrenzung verläuft entlang der inneren Seitenwände des Grabens 440 und entlang der longitudinalen Achse. In weiteren Ausführungsformen kann die isotrope Ätzung der Isolatorbahnstrukturen 422a, 422b weggelassen werden.
  • In 9E wird ein Gatedielektrikum 464 auf freigelegten Abschnitten der Halbleiterlamelle 420 aufgebracht. Das Gatedielektrikum 464 kann über eine thermische Oxidation des Halbleitermaterials der Lamelle 420 oder durch Abscheidung eines konformen dielektrischen Liners ausgebildet werden und eine Dicke von ungefähr 3 bis 6 Nanometer aufweisen. Es wird ein Füllmaterial 451 wie dotiertes polykristallines Silizium (Polysilizium) abgeschieden, z. B. mit einem chemischen Gasphasenabscheidungsprozess.
  • 9E zeigt das Gatedielektrikum 464, das die Halbleiterlamelle 420 in Abschnitten bedeckt, die denjenigen Abschnitten der Lamelle 420 entsprechen, welche über den Graben 440 in 9D freigelegt sind. Ein Füllbereich 451a des Füllmaterials 451 füllt einen Hauptbereich des Grabens 440, Ein Eckbereich 451b kann die kleinen Isolatorhöhlungen 442 auffüllen, so dass das Füllmaterial 451 an beide Begrenzungen der Lamelle 420 an jeweils verschiedenen Seiten angrenzt. Ein Überfüllbereich 451c bedeckt die Spacerschicht 433. Der Füllbereich 451a und der Eckbereich 451b können eine Gateelektrode des Feldeffekttransistors ausbilden. Das Füllmaterial 451 kann ein leitfähiges Material sein, z. B. stark dotiertes Polysilizium.
  • In 9F wird das Füllmaterial 451 rückgebildet, wobei der Überfüllbereich 451c entfernt werden kann und eine obere Grenze des Füllbereichs 451a kann von der oberen Grenze der Spacerschicht 433 zurückgezogen werden. Das Rückbilden wird derart gesteuert, dass der Abstand zwischen den oberen Grenzen der Spacerschicht und des verbleibenden Füllbereichs 451a einem vorgegebenen Abstand entspricht. Ein oberer Maskenliner 456 wird dann auf dem Füllbereich 451a ausgebildet. Das Material des oberen Maskenliners 456 kann derart gewählt werden, dass der Ätzwiderstand eines dotierten Bereichs verschieden ist von demjenigen eines undotierten Bereichs. Gemäß beispielhafter Ausführungsformen sind die Ätzeigenschaften des oberen Maskenmaterials durch Implantation geeigneter Ionen veränderbar. Der obere Maskenliner 456 kann Silizium aufweisen. Gemäß weiteren Ausführungsformen ist das obere Maskenmaterial durch einen geeigneten Sputter-ähnlichen Implantationsprozess entfernbar und besteht z. B. aus einem Siliziumnitridliner. Der obere Maskenliner 456 kann thermisch auf die freigelegte Oberfläche des Füllbereichs 451a aufgewachsen werden und eine Dicke von 10 Nanometer oder weniger aufweisen.
  • 9F zeigt den oberen Maskenliner 456, der eine obere Abgrenzung des rückgebildeten Füllbereichs 451a bedeckt. Der obere Maskenliner 456 wird einer schrägen Ionenimplantation 454 ausgesetzt mit einer Implantationsachse, die geneigt ist zu einer Abstandsebene, welche sich entlang der Abstandsachse erstreckt und senkrecht zur Strukturoberfläche 410 verläuft. Ein Bereich des oberen Maskenliners 456 in einem Schattenbereich des Ionenstrahls ist gegen die Implantation abgeschirmt.
  • Wie detailliert in 9G gezeigt ist, verbleibt ein erster Abschnitt 456a auf dem oberen Maskenliner 456, der durch die obere Begrenzung der Spacerschicht 433 abgeschirmt wird, undotiert oder unbeschädigt. Ein zweiter Abschnitt 456b des oberen Maskenliners 456, welcher dem Ionenstrahl ausgesetzt ist, wird dotiert, geschädigt oder entfernt. Das Implant kann ein Halogen-Implant mit ausreichender Energie zur Schädigung des oberen Maskenliners 456 sein. Die Länge des ersten Ab schnitts 456a ist mittels des vorgegebenen Abstands und der Neigung der Implantationsachse abstimmbar.
  • Mit Bezug auf 9H kann der erste Abschnitt 456a selektiv gegen den zweiten Abschnitt 456b entfernt werden. Der zweite Abschnitt 456b bildet eine obere Maske aus, die einen ersten Bereich des Füllmaterials 451 bedeckt und als Ätzmaske in einem nachfolgenden anisotropen Ätzprozess, der auf einen freigelegten zweiten Bereich des Füllmaterials 451 einwirkt, dienen kann. Der anisotrope Ätzprozess kann ein reaktiver Ionenstrahlätzprozess sein.
  • Gemäß einer weiteren Ausführungsform kann der zweite Abschnitt 456b selektiv gegenüber dem ersten Abschnitt 456a entfernt werden. Eine Siliziumoxidmaske kann auf den freigelegten Abschnitt des zurückgenommenen Füllbereichs 451a aufgewachsen werden. Dann kann der erste Abschnitt 456a entfernt werden und der zurückgenommene Füllbereich kann unter Verwendung der Siliziumoxidmaske als obere Maske geätzt werden.
  • Wie in 9H gezeigt ist, wird ein Spalt 444 unterhalb des früheren ersten Abschnitts 456a ausgebildet. Der Spalt 444 trennt den ersten Bereich des Füllmaterials 451 und die Halbleiterlamelle 420 und erstreckt sich entlang eines Abschnitts einer inneren Oberfläche des Grabens 440. Der zweite Bereich 456b des oberen Maskenliners 456 oder der Siliziumoxidmaske schirmt den ersten Bereich des Füllmaterials 451 ab.
  • Gemäß 9I kann ein erster Abschnitt 461a eines Sourcegebiets des Feldeffekttransistors in einem Abschnitt der Lamelle 420 ausgebildet werden, welcher über den Spalt 444 zugänglich ist. Der erste Abschnitt 461a kann durch Ausdiffusion aus der Gasphase ausgebildet werden. Eine untere Begrenzung des ersten Abschnitts 461a ist zur unteren Begrenzung des Spalts 444 ausgerichtet. Es kann eine kapazitive Kopplung zwischen dem Sourcegebiet und der Gateelektrode und eine Verbindung mit geringem Widerstand mit dem Kanal und dem Sourcegebiet erzielt werden. Der erste Abschnitt 461a kann ein niedrig dotierter Abschnitt des Sourcegebiets sein.
  • Die in 9F bis 9I beschriebenen Prozesse können an der gegenüberliegenden Seite des Grabens zur Ausbildung einer zweiten Isolatorstruktur wiederholt werden, wobei wenigstens eine Größe aus Breite und Tiefe des anderen Spalts von derjenigen des Spalts 444 verschieden sein kann. Ein wie in 1A bis 1C gezeigter Feldeffekttransistor kann auf diese Weise hergestellt werden.
  • Mit Bezug auf 9J kann ein Isolatormaterial 445 abgeschieden werden, wobei das Isolatormaterial 445 gemäß der gezeigten Ausführungsform den Spalt 444 vollständig füllt. 9J zeigt das Isolatormaterial 445, das den Spalt 444 füllt und die Spacerschicht 433 und die zweiten Abschnitte 456b des oberen Maskenliners 456 bedeckt. Das Isolatormaterial 445 kann ein mittels eines Prozesses mit ausreichenden Spaltfülleigenschaften abgeschiedenes Siliziumoxid sein, z. B. ein Spin-On-Glas. Der rückgebildete Füllbereich 451a und der Eckbereich 451b des Füllmaterials 451 bilden eine Gateelektrode 465 des Feldeffekttransistors aus. Gemäß einer weiteren Ausführungsform kann der Spalt 444 nicht vollständig gefüllt sein, jedoch mit einer dielektrischen Abdeckungsschicht bedeckt sein, die in einem oberen Bereich des Spalts 444 bereitgestellt ist. Eine verbleibende Aussparung bildet eine Isolatorstruktur aus, welche die Gateelektrode 465 und den ersten Sourceabschnitt 461a trennt. Die Aussparung stellt eine minimale Kopplungskapazität zwischen dem Sourcegebiet 461 und der Gateelektrode 465 sicher. Durch die Ausbildung der Isolatorstruktur in einem engen Spalt ermöglicht das Verfahren die Ausbildung der Isolatorstruktur 446 als Hohlraum mit minimaler Kopplungskapazität. Gemäß einer weiteren Aus führungsform weist die Isolatorstruktur thermisch aufgewachsenes Siliziumoxid auf. Die Gateelektrode 465 kann in einem einzelnen durchgängigen Abscheidungsprozess ohne Abscheidungsgrenzfläche zwischen einem ersten Füllbereich und einem zweiten Füllbereich ausgebildet werden.
  • Wie in 9K gezeigt ist, können Bereiche des ersten Isolatormaterials 445 außerhalb des Spalts 444 und die Spacerschicht 433 über einen selektiven Ätzprozess entfernt werden, wobei der Ätzstoppliner 431 als Ätzstopp oder als Ätzstoppsignalquelle dienen kann. Gemäß einer Ausführungsform ist der Ätzstoppliner 431 ein Siliziumnitridliner, wobei die Spacerschicht 433 und das Isolatormaterial 445 auf Siliziumoxid basieren. Ein geeigneter Ätzprozess kann ein reaktiver Ionenstrahlätzprozess sein. Das verbleibende, den Spalt 444 füllende Isolatormaterial bildet eine Isolatorstruktur 446 aus, die sich entlang einer der vertikalen Grenzflächenebenen zwischen dem früheren Graben 440 und der Halbleiterlamelle 420 erstreckt. Die Isolatorstruktur 446 trennt die Gateelektrode 465 von einem Abschnitt des niedrig dotierten ersten Sourceabschnitts 461a. Ein oberer Bereich 451d der Gateelektrode 465 ragt über die Strukturoberfläche 410 hinaus.
  • Mit Bezug auf 9L kann eine Implantmaske 468 auf der Strukturoberfläche 410 ausgebildet werden, wobei die Implantmaske 468 diejenigen Abschnitte der Halbleiterlamelle 420 abschirmt, in denen das Draingebiet ausgebildet ist und diese legt diejenigen Gebiete der Halbleiterlamelle 420 frei, die dem Sourcegebiet 461 zugeordnet sind. Mit erneutem Bezug auf 9L kann eine gerade Implantation 460 ohne Neigung in Richtung der Strukturoberfläche 410 ausgeführt werden. Die Implantmaske 468 wird entfernt. Dann wird der Ätzstoppliner 431 entfernt.
  • Gemäß 9M resultiert ein zweiter, stark dotierter Abschnitt 461b des Sourcegebiets 461 aus der Implantation 460 in die Halbleiterlamelle 420. Der zweite Abschnitt 461b überlappt abschnittsweise den ersten Abschnitt 461a. In einer beispielhaften Ausführungsform fällt die untere Begrenzung des stark dotierten Abschnitts 461b nicht unterhalb der unteren Begrenzung der Isolatorstruktur 446, so dass die Isolatorstruktur 446 den stark dotierten Abschnitt 461b vollständig von der Gateelektrode 465 isolieren kann. Eine Potenzialerniedrigungszone, innerhalb der ein an eine obere Begrenzung des oberen Bereichs des Sourcegebiets 461 angelegtes Potenzial in Richtung der unteren Begrenzung reduziert wird, ist kapazitiv von der Gateelektrode 465 entkoppelt. Die untere Begrenzung des Sourcegebiets 461 kann selbstjustiert zur unteren Begrenzung der Isolatorstruktur 446 ausgebildet werden, da die Ausbildung des schwach dotierten Abschnitts 461a zu den Begrenzungen des Spalts 444 ausgerichtet ist.
  • Mit Bezug auf 9N kann ein thermischer Oxidationsprozess durchgeführt werden, um die Ausbildung einer Vogelschnabelstruktur (nicht gezeigt) an der Begrenzung des Gatedielektrikums 464 zum Schutzliner 430 zu unterstützen. Die Vogelschnabelstruktur bildet einen keilförmigen Übergang zwischen einer schamlen und einer dicken Siliziumoxidstruktur aus. Die Vogelschnabelstruktur kann an der Begrenzung zwischen dem Gatedielektrikum 464 und dem Schutzliner 430 auf der Drainseite ausgebildet werden. Diese Vogelschnabelstruktur kann das Gatedielektrikum 464 zwischen der Gateelektrode 465 und dem Draingebiet verstärken, um einen Gate-induzierten Leckstrom zu reduzieren.
  • Erste Spacer 471 können entlang der vertikalen Seitenwände des oberen Bereichs 451d ausgebildet werden. In einer Speicherzellenanordnung mit einer Mehrzahl identischer oder ähnlicher Transistoren bilden die oberen Bereiche 451d Vor sprünge oder über die Strukturoberfläche 410 hinausragende Punkte des Füllmaterials 451 aus. Die Vorsprünge 451d können in einer Matrix von Bahnen und Reihen angeordnet sein. Die ersten Spacer 471 kapseln die vertikalen Seitenwände der Vorsprünge 451d ein. Das Material der ersten Spacer 471 ist beispielsweise Siliziumoxid.
  • Gemäß 9O kann ein planarisierendes Material abgeschieden werden, das die Lücke zwischen den eingekapselten Vorsprüngen 451d füllt. Die 3D-Topologie kann planarisiert werden, in dem Bereiche des planarisierenden Materials rückgebildet werden, welche über die obere Begrenzung der Vorsprünge 451d hinausragen, wobei hierzu ein chemisch-mechanischer Polierprozess herangezogen werden kann, der auf der oberen Begrenzung 451d stoppt. Das verbleibende planarisierende Material bildet eine Basisschicht 472, welche die Lücke zwischen den Vorsprüngen 451d füllt. Das planarisierende Material kann ein leitfähiges Material sein, z. B. undotiertes Polysilizium, das mittels eines LPCVD-Prozesses abgeschieden sein kann.
  • Wie in 9P gezeigt ist, kann eine leitfähige Schicht 473, z. B. eine Schicht, die ein Metall oder eine leitfähige Metalllegierung beinhaltet, auf die Basisschicht 472 und die freiliegenden oberen Begrenzungen der Vorsprünge 451d abgeschieden werden. Die leitfähige Schicht 473 kann ebenso einen Schichtstapel mit Schichten aus leitfähigen und dielektrischen Materialien umfassen, die im jeweiligen Falle als Verbindungsschicht mit geringem Widerstand, Barrierenschicht und/oder Haftschicht dienen können. Auf der leitfähigen Schicht 473 kann eine dielektrische Abdeckungsschicht 474, z. B. eine Siliziumnitridschicht angeordnet werden.
  • Mit Bezug auf 9Q wird der Schichtstapel aus der Abdeckungsschicht 474, der leitfähigen Schicht 473 und der Basisschicht 472 einschließlich der Vorsprünge 451d mit Hilfe von Lithografieverfahren sowie einer Hartmaske strukturiert, wobei eine Mehrzahl paralleler bahnförmiger Wortleitungen ausgebildet wird. Ein zweiter Spacer 475 kann auf den vertikalen Seitenwänden der Wortleitungen vorgesehen werden. Der zweite Spacer 475 kann ein Siliziumnitridspacer sein. Jede Wortleitung erstreckt sich über der Strukturoberfläche 410 und entlang der Abstandsrichtung. Die Abbildung auf der rechten Seite von 9Q zeigt einen Querschnitt einer Wortleitung entlang ihrer longitudinalen Achse, welche senkrecht zur longitudinalen Achse der Halbleiterlamelle 420 verläuft. Die Abbildung auf der linken Seite zeigt einen Querschnitt entlang der Abstandsachse der Wortleitungen, welche der longitudinalen Achse der Halbleiterlamelle 420 entspricht. Die leitfähige Schicht 473 liegt auf den oberen Begrenzungen derjenigen Vorsprünge 451d auf, die derselben Wortleitung zugeordnet sind. Zwischen zwei benachbarten Vorsprüngen 451d, welche derselben Wortleitung zugeordnet sind, liegt die Wortleitung auf einem Abschnitt der Basisschicht 472 auf.
  • Ein Draingebiet 462 kann mittels eines geradlinigen Implants bereitgestellt werden, das auf denjenigen Bereich der Halbleiterlamelle 420 einwirkt, der dem Sourcegebiet 461 bei der vergrabenen Gateelektrode 465 gegenüberliegt. Das Draingebiet 462 ist verglichen mit dem Sourcegebiet 461 flach.
  • Der erste Spacer 471 beabstandet die Drainimplantation von der Gateelektrode 465, um einen Gate-induzierten Leckstrom zu reduzieren. Eine untere Begrenzung des Draingebiets 461 kann in der oberen Hälfte des früheren Grabens 440 vorgesehen werden, z. B. im oberen Fünftel oder im oberen Zehntel. Die Tiefe des Sourcegebiets 461 kann das Fünffache oder Zehnfache derjenigen des Draingebiets 462 betragen. Ein weiterer Bereich der Halbleiterlamelle 420 kann p-leitend verbleiben. Innerhalb der Halbleiterlamelle 420 trennt ein p-dotiertes Kanalgebiet 463 das Sourcegebiet 461 und das Draingebiet 462.
  • Durch Anlegen einer im Vergleich zur Schwellspannung der Gateelektrode 465 höheren Spannung wird ein n-leitender Kanal 463a angrenzend zum Gatedielektrikum 464 innerhalb des Kanalgebiets 463 ausgebildet und verbindet das Sourcegebiet 461 und das Draingebiet 462. Der Kanal 463a weist beispielsweise einen ersten vertikalen Abschnitt auf, der sich von der unteren Begrenzung des Sourcegebiets 461 zur unteren Begrenzung der Gateelektrode 465 erstreckt, einen U-förmigen Abschnitt, der sich entlang des gekrümmten unteren Bereichs der Gateelektrode 465 erstreckt, und einen zweiten vertikalen Abschnitt, der sich zwischen dem U-förmigen Abschnitt und der unteren Begrenzung des Draingebiets 462 erstreckt. Insgesamt kann der Kanal 463a des Feldeffekttransistors 496 in einem Querschnitt parallel zur longitudinalen Achse der Halbleiterlamelle 420 J-förmig sein. Das Sourcegebiet 461, das Draingebiet 462 und das Kanalgebiet 463 bilden das aktive Gebiet des Feldeffekttransistors 496 aus.
  • Ein erster Abschnitt des Gatedielektrikums 464 trennt das Kanalgebiet 463 von der Gateelektrode 465. Ein zweiter Abschnitt des Gatedielektrikums 464 trennt das Draingebiet 462 von der Gateelektrode 465 und bildet eine zweite Isolatorstruktur 447 aus. Die zweite Isolatorstruktur 447 kann aus einer Vogelschnabelstruktur bestehen oder eine solche aufweisen, welche sich zwischen dem Gatedielektrikum 464 und dem Schutzliner 430 erstreckt. Die Vogelschnabelstruktur kann von einem Oxidationsschritt herrühren, der mit Bezug auf 9N erläutert wurde. Die Vogelschnabelstruktur kann eine kapazitive Kopplung zwischen dem Drainabschnitt 462 und der Gateelektrode 465 reduzieren und zudem einen Gate-induzierten Leckstrom mindern. Die zweite Isolatorstruktur 447 kann dünner und weniger tief als die erste Isolatorstruktur 446 sein.
  • In einer beispielhaften Ausführungsform weisen die zweite Isolatorstruktur 447 und das Gatedielektrikum 464 eine Dicke von ungefähr 4 bis 6 Nanometer auf, wobei die erste Isolatorstruktur 446 eine Dicke von ungefähr 6 bis 50 Nanometer aufweist. Die reduzierte Dicke der zweiten Isolatorstruktur 447 ermöglicht einen breiteren Querschnitt der Gateelektrode 465, was zu einem geringeren Widerstand oder, alternativ oder in Kombination, eine weitere Verkleinerung der planaren Transistorabmessungen ermöglicht. Aufgrund der Spacerschicht 433 kann die obere Begrenzung der Gateelektrode 465 über die Strukturoberfläche derart hervorragen, dass die leitfähige Schicht 473 der Wortleitungen direkt auf der Gateelektrode 465 aufliegen kann. Verglichen mit symmetrischen Transistorvorrichtungen mit denselben planaren und vertikalen Abmessungen, kann der J-förmige Kanal 463a länger sein, so dass die Sperr- und Isolatoreigenschaften des Feldeffekttransistors verbessert werden. Verglichen mit gewöhnlichen Verfahren zum Ausbilden von EUDs, fügt das Verfahren kaum Prozesskomplexität hinzu und kann hinsichtlich einiger Gesichtspunkte sogar einfacher sein. Die Transistoreigenschaften können gut eingestellt werden. Eine Abscheidungsgrenzfläche zwischen zwei Elektrodenschichten lässt sich vermeiden.
  • In 9R können die Lücken zwischen den Wortleitungen mit einem Zwischenschichtdielektrikum 491 gefüllt werden. Das Zwischenschichtdielektrikum 491 wird mittels eines fotolithografischen Verfahrens strukturiert, wobei in dem Zwischenschichtdielektrikum 491 über den Draingebieten 462 Kontaktöffnungen ausgebildet werden können. Die Kontaktöffnungen werden mit einem leitfähigen Material zur Ausbildung von Kontaktstrukturen 481 innerhalb der Kontaktöffnungen gefüllt. 9R zeigt eine Kontaktstruktur 481, die an das Draingebiet 462 angrenzt.
  • Die Abbildungen von 10A–10Q betreffen ein Verfahren zum Ausbilden eines FinFET-ähnlichen Feldeffekttransistors, wobei die nachfolgende Beschreibung auf die Unterschiede zum in 9A–9R erläuterten Verfahren abzielt.
  • In 10A wird ein Halbleitersubstrat 500 bereitgestellt, das in einem zu einer Strukturoberfläche 510 angrenzenden oberen Abschnitt leicht p-dotiert sein kann. Zwei parallele Isolatorbahnstrukturen 522a, 522b, z. B. Siliziumoxidstrukturen, welche an die Strukturoberfläche 510 angrenzen, sind innerhalb des Substrats 500 ausgebildet. Die beiden parallelen Isolatorbahnstrukturen 522a, 522b grenzen an eine dazwischenliegende Halbleiterlamelle 520 an, die eine mit einer minimalen lithografischen Strukturgröße für periodische Bahnstrukturen übereinstimmende Breite aufweisen kann. Die Halbleiterlamelle erstreckt sich entlang einer longitudinalen Richtung parallel zum Querschnitt I-I. In einer beispielhaften Ausführungsform beträgt die Breite der Lamelle 520 ungefähr 40 Nanometer oder weniger.
  • Eine Oxidschicht (nicht gezeigt), welche Siliziumoxid aufweisen oder hieraus bestehen kann, kann mittels thermischer Oxidation oder Abscheidung wenigstens auf diejenigen Abschnitte der Strukturoberfläche 510 abgeschieden werden, welche der Halbleiterlamelle 520 zugeordnet sind. Die Oxidschicht kann eine Dicke von 4 bis 6 Nanometer aufweisen. Ein Ätzstoppliner 531 wird auf die Strukturoberfläche 510 oder die Oxidschicht abgeschieden. Der Ätzstoppliner 531 kann Siliziumnitrid aufweisen oder hieraus bestehen und eine Dicke von einigen Nanometern einnehmen. Eine Spacerschicht 533 kann auf den Ätzstoppliner 531 abgeschieden werden. Das Material der Spacerschicht 533 kann selektiv zum Halbleitersubstrat 500 und zum Ätzstoppliner 531 entfernbar sein. Die Spacerschicht 533 kann eine Siliziumoxidschicht sein, die mittels chemischer Gasphasenabscheidung bei geringem Druck (LPCVD) abgeschieden wird und eine Dicke von ungefähr 50 bis 400 nm einnimmt. Eine Maskenschicht 535 zum Strukturieren der Spacerschicht 533 wird auf die Spacerschicht 533 abgeschieden.
  • Das Material der Maskenschicht 535 wird derart gewählt, dass das Material der Spacerschicht 533 hierzu selektiv entfernbar ist, und ferner derart, dass die Maskenschicht 535 während der Strukturierung des Halbleitersubstrats 500 entfernt werden kann. Die Maskenschicht 535 kann eine polykristalline Siliziumschicht sein. Eine Lackschicht 537 kann auf der Maskenschicht 535 vorgesehen werden.
  • In 10B kann die Lackschicht 537 mittels Fotolithografieverfahren strukturiert werden. Durch Entwickeln der Lackschicht 537 nach der Belichtung wird zunächst eine Öffnung in der Lackschicht 537 ausgebildet, dann in die Maskenschicht 535 übertragen und danach in die Spacerschicht 533. Der Querschnitt einer resultierenden Öffnung 539 in der Spacerschicht 533 kann ein Kreis oder eine Ellipse sein mit verschiedenen Abmessungen entlang der Querschnittslinien. Der Ätzstoppliner 531 wird hindurchgeätzt. Durch eine anisotrope Ätzung, welche auf einen reaktiven Ionenstrahlätzprozess zurückzuführen sein kann, wird die Öffnung 539 in die freigelegten Abschnitte der Isolatorbahnstrukturen 522a, 522b übertragen.
  • Wie in 10B gezeigt ist, wird in jeder Isolatorbahnstruktur 522a, 522b ein Graben 540a, 540b ausgebildet. Die beiden Gräben 540a, 540b liegen einander im Bereich einer dazwischen liegenden Halbleiterflosse 520a gegenüber, welche Teil der Halbleiterlamelle 520 ist. Die strukturierte Lackschicht 537 und Reste der Maskenschicht 535 werden von der Oberfläche der Spacerschicht 533 entfernt. Der Querschnitt der Gräben 540a, 540b stammt von dem Überlapp der Öffnung 539 und der jeweiligen Isolatorbahnstruktur 520a, 520b. Die Tiefe der Gräben 540a, 540b kann größer als die Breite der Lamelle sein, z. B. wenigstens ein Fünffaches der Breite der Lamelle betragen.
  • Gemäß einer beispielhaften Ausführungsform beträgt die Tiefe der Gräben 540a, 540b wenigstens 100 Nanometer und die Gräben 540a, 540b sind im Wesentlichen symmetrisch zur Mitte der Lamelle 520.
  • In 10C können die freigelegten Bereiche der Lamelle 520, einschließlich der Flosse 520a, über eine isotrope Ätzung rückgebildet werden, die auf das Halbleitermaterial der Flosse 520a einwirkt. Der Ätzprozess kann ein reaktiver Ionenstrahlätzprozess sein. 10C zeigt die rückgebildete Flosse 520a, welche entlang einer Abstandsachse der Halbleiterlamelle 520, die senkrecht zur longitudinalen Achse ist, gedünnt ist.
  • In 10D kann ein Gatedielektrikum 564 auf freigelegten Abschnitten der Halbleiterlamelle 520 und der Flosse 520a vorgesehen werden. Das Gatedielektrikum 564 kann mittels thermischer Oxidation des Halbleitermaterials der Lamelle 520 oder mittels Abscheidung eines konformen dielektrischen Liners ausgebildet werden. Es wird ein Füllmaterial 551 abgeschieden, z. B. mittels eines chemischen Gasphasenabscheidungsprozesses.
  • 10D zeigt das Gatedielektrikum 564, das die Halbleiterlamelle 520 in Abschnitten bedeckt, welche denjenigen Abschnitten der Lamelle 520 entsprechen, die über die Gräben 540a, 540b in 10B freigelegt werden und die freigelegte Oberfläche der Halbleiterflosse 520a beinhalten. Ein Füllbereich 551b des Füllmaterials 551 füllt einen Hauptbereich der Gräben 540a, 540b. Ein Überfüllbereich 551c bedeckt die Spacerschicht 533. Das Füllmaterial 551 kann ein leitfähiges Material sein, z. B. stark dotiertes Polysilizium. Der Querschnitt I-I in dieser und nachfolgenden Abbildungen ist entlang des jeweiligen Füllbereichs 551b aufgenommen.
  • In 10E kann das Füllmaterial 551 rückgebildet werden, wobei der Überfüllbereich 551c entfernt werden kann und eine obere Begrenzung des Füllbereichs 551a kann von der oberen Begrenzung der Spacerschicht 533 zurückgezogen werden. Das Rückbilden wird derart gesteuert, dass der Abstand zwischen den oberen Begrenzungen der Spacerschicht 533 und des verbleibenden Füllbereichs 551a einem vorgegebenen Abstand entspricht. Ein oberer Maskenliner 556 kann auf dem Füllbereich 551a vorgesehen werden. Das Material des oberen Maskenliners 556 wird derart gewählt, dass der Ätzwiderstand eines dotierten Bereichs verschieden ist von demjenigen eines undotierten Bereichs. Der obere Maskenliner 556 kann ein Siliziumoxid- oder Siliziumnitridliner sein, der thermisch auf die freigelegte Oberfläche des Füllbereichs 551a aufgewachsen wird und eine Dicke von weniger als 6 Nanometer einnehmen.
  • 10E zeigt den oberen Maskenliner 556, der eine obere Begrenzung des rückgebildeten Füllbereichs 551a füllt. Der obere Maskenliner 556 wird einem Implantationsstrahl 554 unter einer solchen Implantationsachse ausgesetzt, die schräg ist zu einer Abstandsebene, welche sich entlang der Abstandsachse erstreckt und senkrecht zur Strukturoberfläche 510 liegt. Wie ebenfalls in 10E gezeigt ist, wird ein Bereich des oberen Maskenliners 556 in einem Schattenbereich des Ionenstrahls gegen die Implantation abgeschattet.
  • Wie detailliert in 10F gezeigt ist, verbleibt ein erster Abschnitt 556a des oberen Maskenliners 556, der von der oberen Begrenzung der Spacerschicht 533 abgeschattet wird, undotiert. Ein zweiter Abschnitt 556b des oberen Maskenliners 556, der dem Ionenstrahl ausgesetzt wird, wird dotiert. Der obere Maskenliner 556 kann ein dünner Siliziumnitridliner sein. Die Länge des ersten Abschnitts 556a ist über den vorgegebenen Abstand und die Neigung der Implantationsachse einstellbar. Gemäß einer weiteren Ausführungsform wird der zweite Abschnitt 556b des oberen Maskenliners 556 durch Implantation der oberen Begrenzung des Füllbereichs 551a ausgebildet, wobei der erste Abschnitt 556a des oberen Maskenliners 556 einem nicht-implantierten Abschnitt der Oberseite des Füllbereichs 551a entspricht.
  • In 10G kann der erste Abschnitt 556a selektiv gegenüber dem zweiten Abschnitt 556b entfernt werden. Der zweite Abschnitt 556b kann als obere Maske vorgesehen sein, welche als Ätzmaske in einem nachfolgenden anisotropen Ätzprozess dient, der auf den rückgebildeten Bereich 551a des Füllmaterials 551 einwirkt. Der anisotrope Ätzprozess kann ein reaktiver Ionenstrahlätzprozess sein.
  • Gemäß einer weiteren Ausführungsform kann der zweite Abschnitt 556b selektiv gegenüber dem ersten Abschnitt 556a entfernt werden. Eine Siliziumoxidmaske kann dann thermisch auf den freigelegten Bereich des Füllmaterials 551 aufgewachsen werden. Der erste Abschnitt 556a der ursprünglichen oberen Maske wird selektiv gegenüber der Siliziumoxidmaske entfernt, welche eine neue obere Maske bereitstellt, die nachfolgend als Ätzmaske dient. Weitere Verfahren, wie sie beispielsweise mit Bezug auf 9 beschrieben wurden, können alternativ hierzu zur Ausbildung der oberen Maske herangezogen werden.
  • Wie in 10G gezeigt ist, kann ein U-förmiger Spalt 544 unterhalb des vorherigen ersten Abschnitts 556a durch Ätzen eines freiliegenden zweiten Bereichs des Füllmaterials 551 ausgebildet werden. Zwei Fußabschnitte des U-förmigen Spalts 544 erstrecken sich innerhalb der jeweiligen früheren Gräben 540a, 540b. Ein Sattelabschnitt des Spalts 544 liegt auf einem freigelegten Bereich der Flosse 520a. Der Spalt 544 trennt eine Gateelektrode 565, die von dem rückgebildeten Füllmaterial 551 ausgebildet wird, sowie einen Bereich der Halbleiterlamelle 520 und erstreckt sich entlang eines Bereichs der Seitenwände der Gräben 540a, 540b. Der zweite Abschnitt 556b des oberen Maskenliners 556 schirmt einen ersten Bereich des Füllmaterials 551 ab.
  • Gemäß 10H kann ein erster Abschnitt 561a eines Sourcegebiets 561 des Feldeffekttransistors in Abschnitten der Lamelle 520, einschließlich der Flosse 520a, ausgebildet werden, welche über den Spalt 544 zugängig sind. Der erste Abschnitt 561a kann durch Ausdiffusion aus der Gasphase ausgebildet werden. Eine untere Begrenzung des ersten Abschnitts 561a ist über die untere Begrenzung des Spalts 544 justierbar. Der erste Abschnitt 561a kann ein niedrig dotierter Abschnitt des Sourcegebiets 561 sein.
  • In 10I kann der U-förmige Spalt 544 mit einem Isolatormaterial 545 bedeckt oder gefüllt werden, das ein Siliziumoxid sein kann, welches über ein Verfahren mit ausreichenden Abdeckungs- oder Spaltfülleigenschaften abgeschieden werden kann wie beispielsweise mit einer Spin-On-Glass-Abscheidung oder ALD oder dieses kann als thermisches Siliziumoxid ausgebildet sein. Der rückgebildete Füllbereich 551a bildet eine U-förmige Gateelektrode 565 des Feldeffekttransistors aus. Die Gateelektrode 565 erstreckt sich entlang der Abschnitte der beiden langen Seiten der Flosse 520a und entlang der oberen Begrenzung der Flosse 520a.
  • Hinsichtlich der in 10J–10Q gezeigten Prozessschritte kann das Verfahren zum Ausbilden des FinFET-ähnlichen Feldeffekttransistors im Wesentlichen mit den in 9K–9R gezeigten Prozessschritten zum Ausbilden des EUDs mit J-förmigem Kanal übereinstimmen.
  • Wie in 10J gezeigt ist, wird das Isolatormaterial 545 rückgebildet und bildet eine U-förmige Isolatorstruktur 546 aus, die in ihrem Sattelabschnitt 546c auf der oberen Begrenzung der Flosse 520a aufliegt. Die Fußbereiche 546a der Isolatorstruktur 546 trennen die Gateelektrode 565 von einem Abschnitt des niedrig dotierten ersten Abschnittes 561a innerhalb der Halbleiterlamelle 520 und der Halbleiterflosse 520a. Ein oberer Bereich 551d der Gateelektrode 565 ragt über die Strukturoberfläche 510 hinaus.
  • Mit Bezug auf 10K kann eine Implantmaske 568 über der Strukturoberfläche 510 zur Ausbildung eines stark dotierten Bereichs 561b des Sourcegebiets 561 mittels eines geradlinigen Implants 568 ausgebildet werden, wobei beispielsweise die untere Begrenzung des stark dotierten Abschnitts 561b nicht unterhalb der unteren Begrenzung der Isolatorstruktur 546 reicht. Der zweite Abschnitt 561b überlappt abschnittsweise den ersten Abschnitt 561a, wobei die Isolatorstruktur 546 den stark dotierten Abschnitt 561b vollständig von der Gateelektrode 565 trennt. Eine Potenzialerniedrigungszone, innerhalb der ein an eine obere Begrenzung des Sourcegebiets 561 angelegtes Potenzial in Richtung der unteren Begrenzung reduziert wird, ist kapazitiv von der Gateelektrode 565 entkoppelt. Zusätzlich ist die untere Begrenzung des Sourcegebiets 561 im Wesentlichen zur unteren Begrenzung der Isolatorstruktur 546 selbstjustiert.
  • Ein thermischer Oxidationsprozess kann durchgeführt werden, um die Ausbildung von Vogelschnabelstrukturen an den Übergängen des Gatedielektrikums 564 zu einer Oxidschicht (nicht gezeigt), welche die Oberseite der Lamelle bedeckt, zu unterstützen. Die Vogelschnabelstruktur stellt einen keilförmigen Übergang dar zwischen dem schmalen Gatedielektrikum und der Oxidschicht. Der Oxidliner, der die Strukturoberfläche 510 in einem der Lamelle 520 zugeordneten Abschnitt bedeckt, kann von einem thermischen Oxidationsprozess herrühren oder durch diesen erzwungen sein.
  • In 10M–10Q kann die Ausbildung eines die Vorsprünge 551d der Gateelektrode 565 einkapselnden ersten Spacers 571, einer die Lücke zwischen den Vorsprüngen 551d füllenden Basisschicht 572, von in jedem Fall einen Bereich einer Basisschicht 572 aufweisende Wortleitungen, einer leitfähigen Schicht 573 und einer dielektrischen Abdeckungsschicht 574, eines zweiten Spacers 575 auf den vertikalen Seitenwänden der Wortleitungen, eines Draingebiets 562 gegenüber des Sourcegebiets 561 im Bereich der Flosse 520a, eines die Lücken zwischen den Wortleitungen füllenden Zwischenschichtdielektrikums, und Kontaktstrukturen 581 zum Zugriff auf die Draingebiete 562 im Wesentlichen mit den in 9N–9R beschriebenen Prozessschritten übereinstimmen.
  • Wie in 10R gezeigt ist, trennt ein p-dotiertes Kanalgebiet 563, das innerhalb der Flosse 520a ausgebildet ist, das Sourcegebiet 561 und das Draingebiet 562. Durch Anlegen einer im Vergleich zur Schwellspannung höheren Spannung an die Gateelektrode 565 wird ein n-leitender Kanal 563a innerhalb des Kanalgebiets 563 und zum Gatedielektrikum 564 angrenzend ausgebildet und verbindet das Sourcegebiet 561 mit dem Draingebiet 562. Der Kanal 563a erstreckt sich entlang der langen Seiten der Flosse 520a zwischen dem Sourcegebiet 561 und dem Draingebiet 562.
  • Ein erster Abschnitt des Gatedielektrikums 564 trennt das Kanalgebiet 563 und die Gateelektrode 565. Ein zweiter Abschnitt des Gatedielektrikums 564 trennt das Draingebiet 562 und die Gateelektrode 565 und bildet eine zweite Isolatorstruktur 547 aus. Die zweite Isolatorstruktur 547 ist dünner als die erste Isolatorstruktur 546. In einer beispielhaften Ausführungsform weisen die zweite Isolatorstruktur 547 und das Gatedielektrikum 564 eine Dicke von ungefähr 4 bis 6 Nanometer auf, wobei die erste Isolatorstruktur 546 eine Dicke von ungefähr 6 bis 50 Nanometer aufweist. Die zweite Isolatorstruktur 547 kann aus einer Vogelschnabelstruktur bestehen oder diese aufweisen, wie mit Bezug auf die 10K beschrieben wurde. Die reduzierte Dicke der zweiten Isolatorstruktur 547 kann einen breiteren Querschnitt der Gateelektrode 565 sowie einen reduzierten Widerstand und, alternativ oder in Kombination, eine weitere Verkleinerung der planaren Transistorabmessungen ermöglichen.
  • 11A und 11B betreffen ein Verfahren zum Ausbilden eines Feldeffekttransistors mit asymmetrischen Isolatorstrukturen für Hochspannungsanwendungen. Die Ausbildung des Feldeffekttransistors kann im Wesentlichen dem mit Bezug auf 9A–9K gezeigten Prozess folgen.
  • Demnach entspricht 11A zum großen Teil der 9K mit dem Unterschied, dass die zusätzliche isotrope Ätzung, die gemäß 9D auf ein Material der Isolatorbahnstrukturen 622a, 622b einwirkt, weggelassen werden kann. Demnach zeigt 11A einen Abschnitt einer Halbleiterlamelle 620, die sich entlang einer longitudinalen Richtung erstreckt. Die Halbleiterlamelle 620 kann p-dotiertes einkristallines Silizium sein. Ein Schutzliner 630 kann die Halbleiterlamelle 620 bedecken. In einer beispielhaften Ausführungsform ist der Schutzliner 630 ein Siliziumoxidliner. In einer Abstandsrichtung, die senkrecht zur longitudinalen Richtung verläuft, grenzt die Halbleiterlamelle 620 an die beiden gegenüberliegenden Isolatorbahnstrukturen 622a, 622b an. Ein Ätzstoppliner 631 kann eine Strukturoberfläche bedecken, welcher abschnittsweise von den Isolatorbahnstrukturen 622a, 622b und dem Schutzliner 630 ausgebildet wird. Eine Gateelektrode 665 ist in einem unteren Bereich unterhalb der unteren Begrenzung der Halbleiterlamelle 620 angeordnet und weist einen Vorsprungsbereich 651d auf, der über die Strukturoberfläche hinausragt. Die Tiefe der Isolatorbahnstrukturen 622a, 622b kann die Tiefe der Gateelektrode 665 übersteigen. Eine asymmetrische Isolatorstruktur 646 ist zwischen der Halbleiterlamelle 620 und einem Abschnitt des unteren Bereichs der Gateelektrode 656 vorgesehen. Ein Gatedielektrikum 664 trennt die Gateelektrode 656 von der Halbleiterlamelle 620 im restlichen Bereich. Die erste Isolatorstruktur 646 kann mit einem der detailliert mit Bezug auf 9J beschriebenen Verfahren bereitgestellt werden.
  • In 11B können die detailliert mit Bezug auf 9O–9R erläuterten Prozessschritte folgen mit dem Unterschied, dass ein gemeinsames Implant das Sourcegebiet 661 und das Draingebiet 662 ausbilden kann. Zudem kann die Ausbildung eines ersten Spacers weggelassen werden, so dass die vertikalen Seitenwände der Vorsprungbereiche 651d die Basisschicht einer Verbindungsbahn 672 direkt begrenzen.
  • 11B zeigt einen Feldeffekttransistor 696 mit einem in den oberen Bereichen der Halbleiterlamelle 620 ausgebildeten Sourcegebiet 661 und Draingebiet 662. Gemäß der dargestellten Ausführungsform sind die unteren Begrenzungen der Source-/Draingebiete 661, 662 oberhalb einer unteren Begrenzung der ersten Isolatorstruktur 646 vorgesehen. Das Sourcegebiet 661 und das Draingebiet 662 liegen einander im Bereich der Gateelektrode 665 gegenüber. Die untere Begrenzung der Gateelektrode 665 ist unterhalb der unteren Begrenzung der ersten Isolatorstruktur 646 vorgesehen. Das Gatedielektrikum 646 kann die Gateelektrode 665 einerseits und das Sourcegebiet 661 und einen ersten Abschnitt eines an das Sourcegebiet 661 angrenzenden Kanalgebiets 663 andererseits trennen. Die Isolatorstruktur 646 kann die Gateelektrode 665 einerseits und das Draingebiet 662 sowie einen an das Draingebiet 662 angrenzenden zweiten Abschnitt des Kanalgebiets 663 andererseits trennen. Der zweite Abschnitt des Kanalgebiets kann als Driftzone wirken. Die Isolatorstruktur 646 ist erheblich dicker als das Gatedielektrikum 664 und ent koppelt die Gateelektrode 665 von einem an das Draingebiet 662 angelegten hohen Potenzial.
  • Eine Verbindungsbahn beinhaltet eine Basisschicht 672 und eine hoch leitfähige Schicht 673. Gemäß dieser beispielhaften Ausführungsform erstreckt sich die Verbindungsbahn entlang der Abstandsrichtung. Die hoch leitfähige Schicht 673 liegt in Abschnitten auf der oberen Begrenzung der Vorsprungsbereiche 651d der Gateelektrode 665 und auf Abschnitten der Basisschicht 672 zwischen den Vorsprungsbereichen 651d auf. Gemäß einem weiteren Beispiel ist eine Mehrzahl derartiger Feldeffekttransistoren parallel angeordnet.
  • 12 zeigt eine schematische Darstellung eines integrierten Schaltkreises 701. Der integrierte Schaltkreis 701 weist einen wie oben beschriebenen Feldeffekttransistor 702 auf. Der integrierte Schaltkreis kann ein DRAM sein, z. B. ein Grafik-DRAM, ein Consumer DRAM oder ein Cellular DRAM, ein SoC mit DRAMS oder eine weitere Art einer Speichervorrichtung, z. B. eine solche für Ein-Transistor-Typ MRAMs, PCRAMs oder FeRAMs oder auch ein integrierter Schaltkreis für Leistungsanwendungen, z. B. Power-MOSFETs, IGBTs und Smart Power Produkte mit Power-MOSFTs oder IGBTs.
  • 13 zeigt eine schematische Darstellung eines elektronischen Systems 711. Das elektronische System weist eine elektronische Vorrichtung 712 auf. Die elektronische Vorrichtung 712 kann wenigstens einen wie oben beschriebenen Feldeffekttransistor 713 beinhalten. Das elektronische System 711 kann ein Audiosystem, ein Videosystem, eine Grafikkarte eines Computersystems, ein Computersystem, z. B. ein Server, ein Kommunikationssystem, z. B. ein Mobiltelefon, ein Bildverarbeitungssystem, z. B. eine Digitalkamera, ein Datenspeichersystem, z. B. ein Datenspeichermodul für Computersysteme, eine tragbare Datenspeichervorrichtung oder ein digitales Verarbeitungssystem wie ein Prozessor sein. Gemäß weiterer Ausführungsformen kann das elektronische System eine Spannungsversorgungseinheit, eine Regeleinheit oder ein elektrisches System für Automobilanwendungen darstellen.

Claims (38)

  1. Feldeffekttransistor mit: einem Sourcegebiet (161), einem Draingebiet (162) und einem Kanalgebiet (163), das das Source-(161) und das Draingebiet (162) trennt; einer zwischen dem Source-(161) und dem Draingebiet (162) angeordneten Gateelektrode (165), wobei eine untere Abgrenzung der Gateelektrode (165) unterhalb einer unteren Abgrenzung von wenigstens dem Sourcegebiet (161) oder dem Draingebiet (162) ausgebildet ist; einem zwischen dem Kanalgebiet (163) und der Gateelektrode (165) ausgebildeten Gatedielektrikum (164); einer zwischen der Gateelektrode (165) und wenigstens einem Abschnitt des Sourcegebiets (161) ausgebildeten ersten Isolationsstruktur (146); und einer zwischen der Gateelektrode (165) und wenigstens einem Abschnitt des Draingebiets (162) ausgebildeten zweiten Isolationsstruktur (147), wobei wenigstens eine dieser Isolationsstrukturen (146, 147) dicker gestaltet ist als das Gatedielektrikum (164) und wobei die erste und zweite Isolationsstruktur (146, 147) asymmetrisch sind.
  2. Feldeffekttransistor nach Anspruch 1, wobei die erste Isolationsstruktur (146) und die zweite Isolationsstruktur (147) hinsichtlich wenigstens einer geometrischen Abmessung um wenigstens 10% differieren.
  3. Feldeffekttransistor nach Anspruch 1 oder 2, wobei die erste Isolationsstruktur (146) sich bis in eine erste Tiefe und die zweite Isolationsstruktur (147) sich bis in eine von der ersten Tiefe um wenigstens 10% abweichende zweite Tiefe erstreckt.
  4. Feldeffekttransistor nach Anspruch 3, wobei die zweite Tiefe sich von der ersten Tiefe um wenigstens 50% unterscheidet.
  5. Feldeffekttransistor nach einem der vorangehenden Ansprüche, wobei die erste Isolationsstruktur (146) einen Abschnitt mit einer ersten Dicke und die zweite Isolationsstruktur (147) eine von der ersten Dicke um wenigstens 10 abweichende zweite Dicke aufweist.
  6. Feldeffekttransistor nach Anspruch 5, wobei die zweite Dicke von der ersten Dicke um wenigstens 50 abweicht.
  7. Feldeffekttransistor nach Anspruch 5 oder 6, wobei das Gatedielektrikum (164) eine Dicke aufweist, die mit einer der ersten und zweiten Dicken übereinstimmt.
  8. Feldeffekttransistor nach einem der vorangehenden Ansprüche, wobei wenigstens die dünnere der ersten und zweiten Isolationsstrukturen (146, 147) eine Vogelschnabelstruktur mit einem keilförmigen Übergang zu einer Strukturoberfläche (110) aufweist.
  9. Feldeffekttransistor nach einem der vorangehenden Ansprüche, wobei die Gateelektrode (165) in einem in einem Halbleitersubstrat (100) ausgebildeten Graben angeordnet ist und sich zwischen einer Strukturoberfläche (110) und einer Vorrichtungstiefe (Dd) erstreckt, wobei das Halbleitersubstrat (100) die Source-(161), Drain-(162) und Kanalgebiete (163) aufweist.
  10. Feldeffekttransistor nach Anspruch 9, wobei sich das Draingebiet (162) zwischen der Strukturoberfläche (110) und einer unteren Drainabgrenzung erstreckt, welche auf Höhe oder oberhalb der Vorrichtungstiefe (Dd) liegt.
  11. Feldeffekttransistor nach Anspruch 10, wobei die untere Drainabgrenzung zu einer unteren Abgrenzung der zweiten Isolationsstruktur (147) ausgerichtet ist.
  12. Feldeffekttransistor nach Anspruch 9, wobei das Sourcegebiet sich zwischen der Strukturoberfläche und einer unteren Sourceabgrenzung auf Höhe oder oberhalb der Vorrichtungstiefe (Dd) erstreckt.
  13. Feldeffekttransistor nach Anspruch 12, wobei die untere Abgrenzung zu einer unteren Abgrenzung der ersten Isolationsstruktur (146) ausgerichtet ist.
  14. Feldeffekttransistor nach Anspruch 12, wobei wenigstens eines der Source-(561) und Draingebiete (562) einen an die Strukturoberfläche (510) angrenzenden stark dotierten Abschnitt (561b) aufweist sowie einen schwach dotierten Abschnitt (561a), der sich zwischen dem stark dotierten Abschnitt (561b) und dem Kanalgebiet (563) erstreckt, wobei eine untere Abgrenzung des schwach dotierten Abschnitts (561a) auf Höhe oder oberhalb der Vorrichtungstiefe (Dd) ausgebildet ist und wobei eine untere Abgrenzung des stark dotierten Abschnitts (561b) oberhalb der unteren Abgrenzung der entsprechenden ersten (546) oder zweiten (547) Isolationsstruktur ausgebildet ist.
  15. Feldeffekttransistor nach einem der vorangehenden Ansprüche, wobei ein Bereich des Kanalgebiets (163) unterhalb der Gateelektrode (165) ausgebildet ist.
  16. Feldeffekttransistor nach einem der vorangehenden Ansprüche, wobei die Source-(161), Drain-(162) und Kanalgebiete (163) innerhalb einer Halbleiterlamelle (120) ausgebildet sind, die sich entlang einer longitudinalen Richtung erstreckt und vertikal longitudinale Seitenwände aufweist; die Halbleiterlamelle (120) in einer Abstandsrichtung senkrecht zur longitudinalen Richtung von zwei Isolatorbahnstrukturen (122a, 122b), die sich bei der Halbleiterlamelle (120) gegenüberliegen, begrenzt wird und eine die Vorrichtungstiefe (Dd) übersteigende Lamellentiefe (Di) aufweist.
  17. Feldeffekttransistor nach Anspruch 16, wobei sich die Gateelektrode (165) mit im Wesentlichen demselben Profil zwischen den Isolatorbahnstrukturen (122a, 122b) erstreckt.
  18. Feldeffekttransistor nach einem der vorangehenden Ansprüche, wobei die Gateelektrode (165) einen Hauptabschnitt und zwei Eckabschnitte (165b) aufweist; der Hauptabschnitt sich mit im Wesentlichen demselben Profil zwischen den Isolatorbahnstrukturen (122a, 122b) erstreckt und mit der Halbleiterlamelle (120) eine Vorrichtungsabgrenzung an jeder Grenzfläche zu den Isolatorbahnstrukturen (122a, 122b) ausbildet; und jeder Eckabschnitt (165b) zwischen der Halbleiterlamelle (120) und einer der Isolatorbahnstrukturen (122a, 122b) angeordnet ist und sich entlang einer der Vorrichtungsabgrenzungen erstreckt, wobei elektrische Felder des Hauptabschnitts und des Eckabschnitts (165b) sich in zwei Grenzabschnitten des sich entlang der Vorrichtungsabgrenzungen erstreckenden Kanalgebiets (163) überlagern.
  19. Feldeffekttransistor nach Anspruch 18, wobei jeder Eckabschnitt (165b) die Seitenwand der Halbleiterlamelle (120) mit einer gleichmäßigen Eckbreite entlang der Vorrichtungsabgrenzung bedeckt.
  20. Feldeffekttransistor nach Anspruch 18, wobei die Vorrichtungsabgrenzung U-förmig ist.
  21. Feldeffekttransistor nach einem der vorangehenden Ansprüche, wobei die Gateelektrode (165) in einem in einem Halbleitersubstrat (100) ausgebildeten Graben angeordnet ist, wobei das Halbleitersubstrat (100) Source-(161), Drain-(162) und Kanalgebiete (163) aufweist, der Graben sich zwischen einer Strukturoberfläche (110) des Halbleitersubstrats (100) und einer Vorrichtungstiefe (Dd) erstreckt und längsseitige Seitenwände mit den Isolatorbahnstrukturen (122a, 122b) und quer laufende Seitenwände mit der Halbleiterlamelle (120) ausbildet, wobei die Halbleiterlamelle (120) umfasst eine Halbleiterflosse (120a), die dünner ist als die Halbleiterlamelle (120) und sich in der longitudinalen Richtung durch den Graben und in der vertikalen Richtung zwischen einer oberen Flossenabgrenzung und einer Unterseite des Grabens erstreckt, wobei das Kanalgebiet (163) wenigstens teilweise innerhalb der Halbleiterflosse (120a) ausgebildet ist.
  22. Feldeffekttransistor nach Anspruch 21, wobei die Gateelektrode (165) zwei Unterabschnitte (165b) aufweist, die einander bei der Halbleiterflosse (120a) gegenüberliegen.
  23. Feldeffekttransistor nach Anspruch 21, wobei die obere Flossenabgrenzung unterhalb der Strukturoberfläche (110) ausgebildet ist.
  24. Feldeffekttransistor nach Anspruch 21, wobei die obere Flossenabgrenzung unterhalb wenigstens einer der unteren Abgrenzungen der Isolatorstrukturen (146, 147) ausgebildet ist.
  25. Feldeffekttransistor nach Anspruch 21, wobei sich die Halbleiterflosse (120a) von einer quer laufenden Seitenwand zur anderen erstreckt.
  26. Feldeffekttransistor nach Anspruch 25, wobei eine der ersten und zweiten Isolatorstrukturen (146, 147) U-förmig ist und zwei vertikale Isolatorunterabschnitte aufweist, wobei jeder vertikale Isolatorunterabschnitt sich zwischen der Gateelektrode (165) und der Halbleiterlamelle (120) erstreckt und ein horizontaler Isolatorunterabschnitt auf der Halbleiterflosse (120a) liegt und die vertikalen Unterabschnitte verbindet.
  27. Feldeffekttransistor nach Anspruch 21, wobei die Halbleiterflosse (120a) an eine der quer laufenden Seitenwände angrenzt und von der anderen quer laufenden Seitenwand durch einen Flossenspalt getrennt ist.
  28. Feldeffekttransistor nach Anspruch 27, wobei eine der ersten und zweiten Isolatorstrukturen (146, 147) wenigstens einen oberen Bereich der Flossenlücke füllt.
  29. Feldeffekttransistor nach Anspruch 21, wobei wenigstens ein oberer Abschnitt der Halbleiterflosse (120a) eine Flossenbreite aufweist, die einen Betriebsmodus in vollständiger Verarmung ermöglicht.
  30. Feldeffekttransistor nach Anspruch 29, wobei die Flossenbreite kleiner als 40 Nanometer ist.
  31. Speicherzelle (299) mit: einem Speicherkondensator (295) und einem Zugriffstransistor (296), wobei der Zugriffstransistor (296) aufweist: ein Sourcegebiet (261), ein Draingebiet (262) und ein Kanalgebiet (263), das zwischen dem Sourcegebiet (261) und dem Draingebiet (262) ausgebildet ist; einer zwischen dem Source-(261) und dem Draingebiet (262) angeordneten Gateelektrode (265), wobei eine untere Abgrenzung der Gateelektrode (265) unterhalb einer unteren Abgrenzung von wenigstens dem Sourcegebiet (261) oder dem Draingebiet (262) ausgebildet ist; einem Gatedielektrikum (264) zwischen dem Kanalgebiet (262) und der Gateelektrode (265); einer ersten Isolatorstruktur (246) zwischen der Gateelektrode (265) und wenigstens einem Abschnitt des Sourcegebiets (261); und einer zweiten Isolatorstruktur (247) zwischen der Gateelektrode (265) und wenigstens einem Abschnitt des Draingebiets (262), wobei wenigstens eine der Isolatorstrukturen (246, 247) dicker ist als das Gatedielektrikum (264) und die ersten und zweiten Isolatorstrukturen (246, 247) asymmetrisch sind, wobei eine Speicherelektrode (295b) des Speicherkondensators (299) mit dem Sourcegebiet (261) des Zugriffstransistors verbunden ist.
  32. Speicherzelle nach Anspruch 31, wobei die erste Isolatorstruktur (246) sich bis zu einer ersten Tiefe und die zweite Isolatorstruktur (247) sich bis zu einer zweiten Tiefe erstreckt, wobei die erste Tiefe die zweite Tiefe um wenigstens 50 übersteigt.
  33. Speicherzelle nach Anspruch 31 oder 32, wobei die erste Isolatorstruktur (246) einen Abschnitt mit einer ersten Dicke und die zweite Isolatorstruktur (247) eine zweite Dicke aufweist, wobei die erste Dicke die zweite Dicke um wenigstens 50% übersteigt.
  34. Speicherzelle nach einem der Ansprüche 31 bis 33, wobei das Gatedielektrikum (264) eine Dicke aufweist, die mit einer Dicke der ersten Dicke und der zweiten Dicke übereinstimmt.
  35. Speicherzelle nach einem der Ansprüche 31 bis 34, wobei wenigstens die dünnere der ersten und zweiten Isolatorstrukturen (246, 247) eine Vogelschnabelstruktur aufweist, die einen keilförmigen Übergang zur Strukturoberfläche (210) ausbildet.
  36. Speicherzelle nach Anspruch 31, wobei das Sourcegebiet (261) einen an die Strukturoberfläche angrenzenden stark dotierten Abschnitt aufweist sowie einen schwach dotierten Abschnitt, der sich zwischen dem stark dotierten Abschnitt und dem Kanalgebiet (263) erstreckt, wobei eine untere Abgrenzung des schwach dotierten Abschnitts auf Höhe oder oberhalb der Vorrichtungstiefe (Dd) ausgebildet ist und wobei eine untere Abgrenzung des stark dotierten Abschnitts oberhalb der unteren Abgrenzung der ersten Isolatorstruktur (246) ausgebildet ist.
  37. Integrierter Schaltkreis (701) mit einem Feldeffekttransistor (702), umfassend: ein Sourcegebiet (161), ein Draingebiet (162) und ein Kanalgebiet (163), das das Source-(161) und das Draingebiet (162) trennt; eine zwischen dem Source-(161) und dem Draingebiet (162) angeordnete Gateelektrode (165), wobei eine untere Abgrenzung der Gateelektrode (165) unterhalb einer unteren Abgrenzung von wenigstens dem Sourcegebiet (161) oder dem Draingebiet (162) ausgebildet ist; ein zwischen dem Kanalgebiet (163) und der Gateelektrode (165) ausgebildetes Gatedielektrikum (164); eine zwischen der Gateelektrode (165) und wenigstens einem Abschnitt des Sourcegebiets (161) ausgebildete erste Isolationsstruktur (146); und eine zwischen der Gateelektrode (165) und wenigstens einem Abschnitt des Draingebiets (162) ausgebildete zweite Isolationsstruktur (147), wobei wenigstens eine dieser Isolationsstrukturen (146, 147) dicker gestaltet ist als das Gatedielektrikum (164) und wobei die erste und zweite Isolationsstruktur (146, 147) asymmetrisch sind.
  38. Elektronisches System (711) mit einem Feldeffekttransistor (702), umfassend: ein Sourcegebiet (161), ein Draingebiet (162) und ein Kanalgebiet (163), das das Source-(161) und das Draingebiet (162) trennt; eine zwischen dem Source-(161) und dem Draingebiet (162) angeordnete Gateelektrode (165), wobei eine untere Abgrenzung der Gateelektrode (165) unterhalb einer unteren Abgrenzung von wenigstens dem Sourcegebiet (161) oder dem Draingebiet (162) ausgebildet ist; ein zwischen dem Kanalgebiet (163) und der Gateelektrode (165) ausgebildetes Gatedielektrikum (164); eine zwischen der Gateelektrode (165) und wenigstens einem Abschnitt des Sourcegebiets (161) ausgebildete erste Isolationsstruktur (146); und eine zwischen der Gateelektrode (165) und wenigstens einem Abschnitt des Draingebiets (162) ausgebildete zweite Isolationsstruktur (147), wobei wenigstens eine dieser Isolationsstrukturen (146, 147) dicker gestaltet ist als das Gatedielektrikum (164) und wobei die erste und zweite Isolationsstruktur (146, 1147) asymmetrisch sind.
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