JP2010021328A - 半導体装置及びその製造方法、並びに、データ処理システム - Google Patents

半導体装置及びその製造方法、並びに、データ処理システム Download PDF

Info

Publication number
JP2010021328A
JP2010021328A JP2008179979A JP2008179979A JP2010021328A JP 2010021328 A JP2010021328 A JP 2010021328A JP 2008179979 A JP2008179979 A JP 2008179979A JP 2008179979 A JP2008179979 A JP 2008179979A JP 2010021328 A JP2010021328 A JP 2010021328A
Authority
JP
Japan
Prior art keywords
transistor
gate
insulating film
region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2008179979A
Other languages
English (en)
Inventor
Noriaki Mikasa
典章 三笠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2008179979A priority Critical patent/JP2010021328A/ja
Priority to US12/496,166 priority patent/US20100006930A1/en
Publication of JP2010021328A publication Critical patent/JP2010021328A/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Abstract

【課題】異なる特性を有するリセスチャネル型のトランジスタを同一工程で同時に形成する。
【解決手段】ハードマスク７１〜７３を用いて半導体基板２をエッチングし、ハードマスク７１〜７３の側面にサイドウォール絶縁膜３８を形成し、ハードマスク７１，７２の側面に形成されたサイドウォール絶縁膜３８を選択的に除去し、ハードマスク７１〜７３とサイドウォール絶縁膜３８を用いて半導体基板２をさらにエッチングし、ハードマスク７１〜７３に覆われていた半導体基板２の一部にそれぞれゲートトレンチ１２，２２，３２を同時に形成する工程と、ゲートトレンチ１２，２２，３２の内部にゲート電極１３，２３，３３を形成する工程と備える。これにより、フィン状領域２１ｆ，３１ｆの高さが異なる複数のリセスチャネル型トランジスタを同時に形成することができる。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、特に、リセスチャネル型のＭＯＳトランジスタを有する半導体装置及びその製造方法に関する。また、本発明はこのような半導体装置を含むデータ処理システムに関する。
半導体装置の集積度向上は、これまで主にトランジスタの微細化によって実現されてきた。しかしながら、通常のプレーナ型トランジスタにおいては、微細化が進行すればするほど必然的にゲート長が短くなる。ゲート長が短くなると、短チャネル効果によってサブスレッショールド電流が増大するため、これを防止するためには、チャネル領域の不純物濃度を高めるなどの対策が必要となる。
しかしながら、チャネル領域の不純物濃度を高めると、接合リークが増大するという問題が生じる。接合リークは、ロジック系の回路に使用するトランジスタでは大きな問題とならないが、ＤＲＡＭ（Dynamic Random Access Memory）セルに使用するトランジスタにおいては、リフレッシュ特性を著しく悪化させる原因となる。このため、特にＤＲＡＭのセルトランジスタに対しては、短チャネル効果を防止する方法としてチャネル領域の不純物濃度を高めることは適切ではない。
チャネル領域の不純物濃度を高めることなく短チャネル効果を抑制する技術として、プレーナ型のようにトランジスタを２次元的に形成するのではなく、トランジスタを３次元的に形成する技術がいくつか提案されている。
３次元トランジスタの一つとして、リセスチャネル型（トレンチゲート型）のトランジスタが知られている（特許文献１〜３参照）。リセスチャネル型のトランジスタは、半導体基板に形成した溝にゲート電極を埋め込むタイプのトランジスタであり、ソース／ドレイン領域は溝の両側に形成される。リセスチャネル型のトランジスタを用いれば、オン電流が溝に沿って３次元的に流れることから、実効的なゲート長が長くなる。これにより、平面的な占有面積を縮小しつつ、短チャネル効果を抑制することが可能となる。
しかしながら、リセスチャネル型のトランジスタは、チャネル抵抗が大きいことから、プレーナ型のトランジスタと比べると電流駆動能力が小さい。このため、周辺回路を構成するトランジスタをセルトランジスタと同じリセスチャネル型とすると、動作速度が遅くなるという問題が生じる。このため、セルトランジスタについてはリセスチャネル型とし、周辺回路のトランジスタについてはプレーナ型とする必要があったため、セルトランジスタと周辺回路のトランジスタを同じ工程で同時に形成することは困難であった。
一方、リセスチャネル型においても、溝の両側にフィン状のチャネル領域を持つタイプが知られている。このようなタイプのトランジスタは、通常のリセスチャネル型のトランジスタよりも電流駆動能力が大きいため、周辺回路用のトランジスタとしても使用することが可能である。
しかしながら、フィン状のチャネル領域を持つリセスチャネル型のトランジスタは、イオン注入によるしきい値電圧の制御が困難であり、しきい値電圧が低くなりやすいという問題を有している。このため、メモリセルのセルトランジスタに使用することは不適切である。
このように、メモリセルのセルトランジスタと周辺回路のトランジスタとは、異なる特性が求められることから、これらを同じ工程で同時に形成することは困難であった。このような問題は、メモリセルと周辺回路との間で生じるだけでなく、周辺回路内においても生じることがある。これは、周辺回路内においても、回路ブロックによって異なるトランジスタ特性が要求されることがあるからである。
特開２００５−３２２８８０号公報 特開２００６−１７３４２９号公報 特開２００６−２６１６２７号公報
このように、従来は、異なる特性を有するリセスチャネル型のトランジスタを同一工程で同時に形成することは困難であった。本発明は、このような問題を解決するためになされたものである。
したがって、本発明の目的は、異なる特性を有するリセスチャネル型のトランジスタを同一工程で同時に形成することが可能な半導体装置及びその製造方法を提供することである。
また、本発明のさらに他の目的は、このような半導体装置を含むデータ処理システムを提供することである。
本発明の一側面による半導体装置は、少なくとも第１及び第２のトランジスタを含む複数のトランジスタを備え、複数のトランジスタはいずれも、ゲートトレンチが形成された活性領域と、活性領域を横切る第１の方向に沿って設けられ、少なくとも一部がゲートトレンチに埋め込まれたゲート電極と、活性領域に設けられ、ゲート電極を介して第１の方向と直交する第２の方向に並べて配置されたソース領域及びドレイン領域とを有し、第１の方向に沿った断面におけるゲートトレンチの深さは、第１のトランジスタと第２のトランジスタとで互いに異なり、第２の方向に沿った断面におけるゲートトレンチの深さは、第１のトランジスタと第２のトランジスタとで互いに等しいことを特徴とする。
本発明の他の側面による半導体装置は、少なくとも第１及び第２のトランジスタを含む複数のトランジスタを備え、複数のトランジスタはいずれも、ゲートトレンチが形成された活性領域と、ゲート絶縁膜を介してゲートトレンチに埋め込まれ、半導体基板の主面に対して垂直であり且つ互いに平行な第１及び第２の側面と、半導体基板の主面に対して垂直であり且つ互いに平行な第３及び第４の側面と、半導体基板の主面と平行な底面とを有するゲート電極と、活性領域に設けられ、ゲート絶縁膜を介してゲート電極の第１の側面と対向する位置に設けられたソース領域と、活性領域に設けられ、ゲート絶縁膜を介してゲート電極の第２の側面と対向する位置に設けられたドレイン領域と、活性領域に設けられ、ゲート絶縁膜を介してゲート電極の少なくとも底面と対向する位置に設けられた第１のチャネル領域と、活性領域に設けられ、ゲート絶縁膜を介してゲート電極の第３及び第４の側面と対向する位置に設けられた第２のチャネル領域とを有しており、活性領域と対向する部分におけるゲート電極の第１及び第２の側面の高さは、第１のトランジスタと第２のトランジスタとで互いに等しく、活性領域と対向する部分におけるゲート電極の第３及び第４の側面の高さは、第１のトランジスタと第２のトランジスタとで互いに異なることを特徴とする。
本発明による半導体装置の製造方法は、半導体基板上に第１及び第２のハードマスクを形成する工程と、第１及び第２のハードマスクを用いて半導体基板をエッチングする第１のエッチング工程と、第１及び第２のハードマスクの側面に第１のサイドウォール絶縁膜を形成する工程と、第１のハードマスクの側面に形成された第１のサイドウォール絶縁膜を選択的に除去する工程と、第１及び第２のハードマスクと第１のサイドウォール絶縁膜を用いて半導体基板をさらにエッチングする第２のエッチング工程と、第１及び第２のハードマスクを除去した後、第１及び第２のハードマスクに覆われていた半導体基板の一部にそれぞれ第１及び第２ゲートトレンチを同時に形成する工程と、第１及び第２のゲートトレンチの内部に導電材料を埋め込むことによって第１及び第２のゲート電極を形成する工程と、第１及び第２ゲート電極からみて互いに反対側に位置するソース領域及びドレイン領域を半導体基板に形成する工程とを備えることを特徴とする。
さらに、本発明によるデータ処理システムは、上記の半導体装置を含むことを特徴とする。
このように、本発明によれば、特性の異なるリセスチャネル型のトランジスタを同時に形成することが可能となる。したがって、例えば、本発明をＤＲＡＭに適用した場合、メモリセルのセルトランジスタと周辺回路のトランジスタを同じ工程で同時に形成することが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置の構造を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図、（ｄ）は（ａ）に示すＤ−Ｄ線に沿った略断面図、（ｅ）は（ａ）に示すＥ−Ｅ線に沿った略断面図である。
図１に示すように、本実施形態による半導体装置は、３つのトランジスタ１０，２０，３０を備えている。トランジスタ１０，２０，３０は、それぞれ活性領域１１，２１，３１に形成されており、これら活性領域１１，２１，３１は素子分離領域４０によって互いに分離されている。特に限定されるものではないが、本実施形態においては、素子分離領域４０がＳＴＩ（Shallow Trench Isolation）構造を有している。
トランジスタ１０，２０，３０は、いずれもリセスチャネル型のＭＯＳトランジスタである。このため、活性領域１１，２１，３１にはそれぞれゲートトレンチ１２，２２，３２が形成されている。本実施形態においては、ゲートトレンチ１２，２２，３２のＸ方向における幅が互いに異なっているが、本発明がこれに限定されるものではない。
ゲートトレンチ内には、それぞれゲート電極１３，２３，３３の一部が埋め込まれている。本実施形態においては、これらゲート電極１３，２３，３３が互いに短絡されているが、本発明がこれに限定されるものではない。ゲート電極１３，２３，３３の上部にはゲートキャップ９１が設けられ、ゲート電極１３，２３，３３及びゲートキャップ９１の側面にはサイドウォール絶縁膜９２が設けられている。
図１（ａ）に示すように、活性領域１１，２１，３１の平面形状は、Ｘ方向を長手方向とする略長方形である。ゲート電極１３，２３，３３は、それぞれ活性領域１１，２１，３１のＸ方向における中央部分を横切るように、Ｙ方向に沿って設けられている。活性領域１１，２１，３１のうち、ゲート電極１３，２３，３３からみて互いに反対側の部分には、ソース領域１４，２４，３４及びドレイン領域１５，２５，３５が形成されている。Ｘ方向及びＹ方向は、いずれも半導体基板の主面に対して水平な方向、すなわち半導体基板の平面方向である。
ソース領域１４，２４，３４及びドレイン領域１５，２５，３５は、層間絶縁膜５０を貫通するスルーホール電極５１を介して、図示しない上層の配線に接続される。特に限定されるものではないが、本実施形態においては、ソース領域１４，２４，３４及びドレイン領域１５，２５，３５の上面にエピタキシャル層６０が形成されており、スルーホール電極５１はエピタキシャル層６０に接して設けられている。
以下、本実施形態による半導体装置の構造について、トランジスタ１０，２０，３０の順に説明する。
まず、トランジスタ１０について説明する。
図２（ａ）は、トランジスタ１０が形成される活性領域１１の形状を説明するための模式的な斜視図である。図２（ａ）に示すように、活性領域１１には、Ｙ方向に延在するゲートトレンチ１２が形成されており、これによって活性領域１１の上部がＸ方向に分断されている。分断された活性領域１１の上部の一方はソース領域１４であり、他方はドレイン領域１５である。
ゲートトレンチ１２のＺ方向における深さは、Ｘ方向に沿った断面の深さ（すなわちＹＺ面の高さ）をＤ１ｘとし、Ｙ方向に沿った断面の深さ（すなわちＸＺ面の高さ）をＤ１ｙとした場合、
Ｄ１ｘ＞Ｄ１ｙ≒０
である。ここで、「ゲートトレンチの深さ」とは、活性領域に形成される段差の高さをいう。図２（ａ）に示すように、トランジスタ１０においては、ゲートトレンチ１２のＹ方向には活性領域が存在しない。すなわち、ゲートトレンチ１２にはＸＺ面が存在しないため、深さＤ１ｙはゼロとなる。Ｚ方向とは、半導体基板の主面に対して垂直な方向、すなわち半導体基板の深さ方向である。
このような構造により、ゲートトレンチ１２には側面１２ａ，１２ｂと、底面１２ｅが形成されることになる。側面１２ａ，１２ｂはＹＺ平面を有しており、その上部にはソース領域１４及びドレイン領域１５が形成される。側面１２ａ，１２ｂの下部は、チャネル領域１７ａ，１７ｂが形成される。また、底面１２ｅはＸＹ平面を有しており、チャネル領域１７ｅが形成される。トランジスタ１０においては、ソース／ドレイン領域とチャネル領域との境界、すなわちＰＮ接合面の深さは、活性領域１１の上面とゲートトレンチ１２の底面１２ｅとの中間近傍となる。
図１に示したように、ゲートトレンチ１２の内部には、ゲート絶縁膜１６を介してゲート電極１３の一部が埋め込まれる。したがって、ソース領域１４は、ゲート絶縁膜１６を介してゲート電極１３の側面１３ａと対向する位置に設けられることになる。同様に、ドレイン領域１５は、ゲート絶縁膜１６を介してゲート電極１３の側面１３ｂと対向する位置に設けられる。ここで、ゲート電極１３の側面１３ａ，１３ｂはいずれもＹＺ面であり、ゲートトレンチ１２の側面１２ａ，１２ｂに対応している。したがって、活性領域１１と対向するゲート電極１３の側面１３ａ，１３ｂの高さは、Ｄ１ｘにほぼ等しい。ここで、「ほぼ等しい」としているのは、厳密にはゲート絶縁膜分の厚さの差が生じるからである。
かかる構造により、ゲート電極１３にしきい値を超える電圧が印加されると、ソース領域１４とドレイン領域１５とが導通状態となる。つまり、トランジスタ１０においては、ＹＺ平面を有するチャネル領域１７ａ，１７ｂにおいてＺ方向に電流が流れ、ＸＹ平面を有するチャネル領域１７ｅにおいてＸ方向に電流が流れることになる。
したがって、トランジスタ１０のチャネル幅は、活性領域１１のＹ方向における幅Ｗ１によって定義されることになる。また、チャネル領域１７ａ，１７ｂ，１７ｅにより形成される電流経路は、ゲートトレンチ１２によって上下に迂回することから、プレーナ型のトランジスタと比べてゲート長が拡大される。これにより短チャネル効果が抑制されることから、トランジスタ１０の用途としては、リーク電流を抑制することが重要なトランジスタ、例えばＤＲＡＭのメモリセルに含まれるセルトランジスタを選択することが好適である。
次に、トランジスタ２０について説明する。
図２（ｂ）は、トランジスタ２０が形成される活性領域２１の形状を説明するための模式的な斜視図である。図２（ｂ）に示すように、活性領域２１は、トランジスタ１０を構成する活性領域１１とほぼ同じ構造を有する領域２１ａと、当該部分の下部を取り囲む領域２１ｂによって構成されている。領域２１ｂの上辺２１ｃは、ゲートトレンチ２２の底面２２ｅよりも上方に位置している。したがって、ゲートトレンチ２２の下部は４方向（Ｘ方向及びＹ方向）から活性領域２１に囲まれ、ゲートトレンチ２２の上部は２方向（Ｘ方向）から活性領域２１に囲まれる構造となる。活性領域２２のうち、ゲートトレンチ２２をＹ方向から取り囲む部分は、フィン状領域２１ｆを構成する。
ゲートトレンチ２２のＺ方向における深さは、Ｘ方向に沿った断面の深さ（すなわちＹＺ面の高さ）をＤ２ｘとし、Ｙ方向に沿った断面の深さ（すなわちＸＺ面の高さ）をＤ２ｙとした場合、
Ｄ２ｘ＞Ｄ２ｙ
である。ここで、Ｙ方向に沿った断面の深さＤ２ｙとは、フィン状領域２１ｆの高さを意味する。
このような構造により、ゲートトレンチ２２には側面２２ａ〜２２ｄと、底面２２ｅが形成されることになる。側面２２ａ，２２ｂはＹＺ平面を有しており、その上部にはソース領域２４及びドレイン領域２５が形成される。側面２２ａ，２２ｂの下部は、チャネル領域２７ａ，２７ｂが形成される。また、側面２２ｃ，２２ｄはＸＺ平面を有しており、チャネル領域２７ｃ，２７ｄが形成される。さらに、底面２２ｅはＸＹ平面を有しており、チャネル領域２７ｅが形成される。トランジスタ２０においては、ソース／ドレイン領域とチャネル領域との境界、すなわちＰＮ接合面の深さは、活性領域２１の上面と領域２１ｂの上辺２１ｃとの中間近傍となる。
図１に示したように、ゲートトレンチ２２の内部には、ゲート絶縁膜２６を介してゲート電極２３の一部が埋め込まれる。したがって、ソース領域２４は、ゲート絶縁膜２６を介してゲート電極２３の側面２３ａと対向する位置に設けられることになる。同様に、ドレイン領域２５は、ゲート絶縁膜２６を介してゲート電極２３の側面２３ｂと対向する位置に設けられる。したがって、活性領域２１と対向するゲート電極２３の側面２３ａ，２３ｂの高さは、Ｄ２ｘにほぼ等しい。
また、ゲート電極２３の側面２３ｃ，２３ｄの下部は、ゲート絶縁膜２６を介してフィン状領域２１ｆと対向し、ゲート電極２３の側面２３ｃ，２３ｄの上部は、サイドウォール絶縁膜２８と対向する。ここで、ゲート電極２３の側面２３ｃ，２３ｄはいずれもＸＺ面である。したがって、活性領域２１と対向するゲート電極２３の側面２３ｃ，２３ｄの高さは、Ｄ２ｙにほぼ等しい。サイドウォール絶縁膜２８は、例えば膜質改善されたシリコン酸化膜によって構成することができる。
かかる構造により、ゲート電極２３にしきい値を超える電圧が印加されると、ソース領域２４とドレイン領域２５とが導通状態となる。つまり、トランジスタ２０においては、ＹＺ平面を有するチャネル領域２７ａ，２７ｂにおいてＺ方向に電流が流れ、ＸＺ平面を有するチャネル領域２７ｃ，２７ｄにおいてＸ方向に電流が流れ、さらに、ＸＹ平面を有するチャネル領域２７ｅにおいてＸ方向に電流が流れることになる。
このように、トランジスタ２０においてはフィン状領域２１ｆがチャネルとして機能する分、トランジスタ１０に比べてチャネル幅が拡大される。これにより電流駆動能力が向上することから、トランジスタ１０よりも高い電流駆動能力が求められる用途に使用することが好適である。但し、トランジスタ１０よりも僅かにしきい値が下がることから、トランジスタ２０は、周辺回路を構成するトランジスタのうち、トランジスタ１０よりも低いしきい値が許容され、且つ、トランジスタ１０よりも多くのオン電流が必要な箇所に使用することが好適である。
また、トランジスタ２０は、ＰＮ接合面が活性領域２１の上面と領域２１ｂの上辺２１ｃとの中間近傍に位置していることから、ソース／ドレイン領域がフィン状領域２１ｆに直接接していない。このため、トランジスタ１０と同様、短チャネル効果が生じにくい。また、フィン状領域２１ｆではない箇所（例えば、ゲートトレンチ２２の側面２２ａ，２２ｂ）におけるチャネル濃度によってしきい値電圧の調整が可能である。
次に、トランジスタ３０について説明する。
図２（ｃ）は、トランジスタ３０が形成される活性領域３１の形状を説明するための模式的な斜視図である。図２（ｃ）に示すように、活性領域３１は、トランジスタ１０を構成する活性領域１１とほぼ同じ構造を有する領域３１ａと、当該部分の下部を取り囲む領域３１ｂによって構成されている。領域３１ｂの上辺３１ｃは、ゲートトレンチ３２の底面３２ｅよりも上方に位置している。したがって、ゲートトレンチ３２の下部は４方向（Ｘ方向及びＹ方向）から活性領域３１に囲まれ、ゲートトレンチ３２の上部は３方向（Ｘ方向）から活性領域３１に囲まれる構造となる。活性領域３２のうち、ゲートトレンチ３２をＹ方向から取り囲む部分は、フィン状領域３１ｆを構成する。このように、活性領域３１の基本的な構造は活性領域２１と同じである。
ゲートトレンチ３２のＺ方向における深さは、Ｘ方向に沿った断面の深さ（すなわちＹＺ面の高さ）をＤ３ｘとし、Ｙ方向に沿った断面の深さ（すなわちＸＺ面の高さ）をＤ３ｙとした場合、
Ｄ３ｘ＞Ｄ３ｙ
である。ここで、Ｙ方向に沿った断面の深さＤ３ｙとは、フィン状領域３１ｆの高さを意味する。
フィン状領域３１ｆの高さは、トランジスタ２０におけるフィン状領域２１ｆの高さよりも高い。すなわち、
Ｄ３ｙ＞Ｄ２ｙ
である。
このような構造により、ゲートトレンチ３２には側面３２ａ〜３２ｄと、底面３２ｅが形成されることになる。側面３２ａ，３２ｂはＹＺ平面を有しており、その上部にはソース領域３４及びドレイン領域３５が形成される。側面３２ａ，３２ｂの下部は、チャネル領域３７ａ，３７ｂが形成される。また、側面３２ｃ，３２ｄはＸＺ平面を有しており、チャネル領域３７ｃ，３７ｄが形成される。さらに、底面３２ｅはＸＹ平面を有しており、チャネル領域３７ｅが形成される。トランジスタ３０においては、ソース／ドレイン領域とチャネル領域との境界、すなわちＰＮ接合面の深さは、領域３１ｂの上辺３１ｃとゲートトレンチ３２の底面３２ｅとの中間近傍となる。
図１に示したように、ゲートトレンチ３２の内部には、ゲート絶縁膜３６を介してゲート電極３３の一部が埋め込まれる。したがって、ソース領域３４は、ゲート絶縁膜３６を介してゲート電極３３の側面３３ａと対向する位置に設けられることになる。同様に、ドレイン領域３５は、ゲート絶縁膜３６を介してゲート電極３３の側面３３ｂと対向する位置に設けられる。したがって、活性領域３１と対向するゲート電極３３の側面３３ａ，３３ｂの高さは、Ｄ３ｘにほぼ等しい。
また、ゲート電極３３の側面３３ｃ，３３ｄの下部は、ゲート絶縁膜３６を介してフィン状領域３１ｆと対向し、ゲート電極３３の側面３３ｃ，３３ｄの上部は、サイドウォール絶縁膜３８と対向する。ここで、ゲート電極３３の側面３３ｃ，３３ｄはいずれもＸＺ面である。したがって、活性領域３１と対向するゲート電極３３の側面３３ｃ，３３ｄの高さは、Ｄ３ｙにほぼ等しい。
サイドウォール絶縁膜３８は、トランジスタ２０が備えるサイドウォール絶縁膜２８と材料又は膜質の異なる絶縁材料によって構成される。例えば、サイドウォール絶縁膜２８が膜質改善されたシリコン酸化膜からなる場合、サイドウォール絶縁膜３８の材料としては、膜質改善されたシリコン酸化膜よりもエッチングレートの高いシリコン酸化膜、例えば、ＮＳＧ膜やＢＰＳＧ膜を選択することが好ましい。
かかる構造により、ゲート電極３３にしきい値を超える電圧が印加されると、ソース領域３４とドレイン領域３５とが導通状態となる。つまり、トランジスタ３０においては、ＹＺ平面を有するチャネル領域３７ａ，３７ｂにおいてＺ方向に電流が流れ、ＸＺ平面を有するチャネル領域３７ｃ，３７ｄにおいてＸ方向に電流が流れ、さらに、ＸＹ平面を有するチャネル領域３７ｅにおいてＸ方向に電流が流れることになる。
このように、トランジスタ３０においてもフィン状領域３１ｆがチャネルとして機能する分、トランジスタ１０に比べてチャネル幅が拡大される。しかも、トランジスタ２０よりもフィン状領域３１ｆの高さが高いことから、トランジスタ２０よりもさらに高い電流駆動能力を得ることが可能となる。このため、トランジスタ３０は、周辺回路を構成するトランジスタのうち、高い電流駆動能力が求められるトランジスタとして使用することが好適である。
但し、トランジスタ２０よりも僅かにしきい値が下がることから、トランジスタ３０は、周辺回路を構成するトランジスタのうち、トランジスタ２０よりも多くのオフ電流が許容され、且つ、トランジスタ２０よりも多くのオン電流が必要な箇所に使用することが好適である。
また、トランジスタ３０は、ＰＮ接合面が領域３１ｂの上辺３１ｃとゲートトレンチ３２の底面３２ｅとの中間近傍に位置していることから、ソース／ドレイン領域がフィン状領域２１ｆに接することになる。このため、トランジスタ２０と比べると、短チャネル効果が生じ易くなる。
尚、トランジスタ３０におけるオン電流は、そのほとんどがチャネル領域３７ｃ，３７ｄに流れる。チャネル領域３７ｃ，３７ｄはフィン状領域３１ｆに形成されているため、トランジスタ３０は完全空乏化トランジスタとみなすことができる。このため、チャネル濃度によるしきい値電圧の調整がやや難しくなる。
以上がトランジスタ１０，２０，３０の構造である。
ここで、ゲートトレンチ１２，２２，３２のＸ方向に沿った断面の深さＤ１ｘ，Ｄ２ｘ，Ｄ３ｘは互いに等しい。このため、これらゲートトレンチ１２，２２，３２を形成するための工程を別個に行う必要がなく、これらを全て同時に形成することが可能となる。すなわち、構造の異なる複数種類のトランジスタ１０，２０，３０を同時に形成することが可能となる。
次に、本実施形態による半導体装置の製造方法について説明する。
図３〜図１３は、本実施形態による半導体装置の製造方法を説明するための工程図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図、（ｄ）は（ａ）に示すＤ−Ｄ線に沿った略断面図、（ｅ）は（ａ）に示すＥ−Ｅ線に沿った略断面図である。
まず、図３に示すように、ＣＶＤ法によって半導体基板２の全面にシリコン窒化膜を形成した後、これをパターニングすることによって、厚さが１００ｎｍ程度のハードマスク７１〜７３を形成する。ハードマスク７１〜７３は、それぞれ活性領域１１，２１，３１を形成するためのマスクである。次に、ハードマスク７１〜７３を用いて半導体基板２をエッチングする（１回目のエッチング）。エッチング量Ｅ１としては、例えば２０ｎｍに設定することが好ましい。
次に、図４に示すように、ＣＶＤ法によって半導体基板２の全面に厚さ１５ｎｍ程度のシリコン酸化膜を形成した後、これをエッチバックすることによって、サイドウォール絶縁膜３８を形成する。これによって、ハードマスク７１〜７３の側面及び半導体基板２のエッチング面がサイドウォール絶縁膜３８によって覆われた状態となる。このため、図４（ａ）に示すように、半導体基板２はハードマスク７１〜７３によって覆われるとともに、サイドウォール絶縁膜３８の膜厚分だけさらに覆われた状態となる。
ここで、半導体基板２の全面に形成するシリコン酸化膜は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いたＮＳＧ（Nondoped Silicate Glass）膜であることが好ましく、エッチバック前に膜質改善を行うことによって強化することが好ましい。膜質改善の方法としては、ＩＳＳＧ（In-situ steam generation）酸化が望ましい。ＩＳＳＧ酸化は、ラジカル酸化の一種である。ＩＳＳＧ酸化を行えば、ＣＶＤ法によって形成された直後の状態に比べて、シリコン酸化膜がより緻密となることから、強度の高いサイドウォール絶縁膜３８を得ることが可能となる。尚、ＩＳＳＧ酸化を行う際には、半導体基板２の全面がシリコン酸化膜で覆われていることから、半導体基板２自体が酸化されることはない。
次に、図５に示すように、ハードマスク７１，７２を露出させ、ハードマスク７３を覆うフォトレジスト８１を形成し、これをマスクとしてサイドウォール絶縁膜３８を除去する。これにより、ハードマスク７１，７２の周囲のサイドウォール絶縁膜３８は全て除去される一方、ハードマスク７３の周囲のサイドウォール絶縁膜３８はそのまま残存する。
次に、図６に示すように、フォトレジスト８１を除去した後、ハードマスク７１〜７３及びサイドウォール絶縁膜３８をマスクとして、半導体基板２をさらにエッチングする（２回目のエッチング）。エッチング量Ｅ２としては、例えば１００ｎｍに設定することが好ましい。かかるエッチングにより、ハードマスク７１〜７３の下部にて突出した半導体基板２の高さはＥ１＋Ｅ２となり、サイドウォール絶縁膜３８の下部にて突出した半導体基板２の高さはＥ２となる。
次に、図７に示すように、ＣＶＤ法によって半導体基板２の全面に厚さ１５ｎｍ程度のシリコン酸化膜を形成した後、これをエッチバックすることによって、サイドウォール絶縁膜２８を形成する。サイドウォール絶縁膜２８の材料としては、ＮＳＧ膜又はＢＰＳＧ（Boro-Phospho Silicate Glass）膜であることが好ましい。これによって、ハードマスク７１，７２の側面、半導体基板２のエッチング面、並びに、サイドウォール絶縁膜３８の側面がサイドウォール絶縁膜２８によって覆われた状態となる。このため、図７（ａ）に示すように、半導体基板２はハードマスク７１〜７３によって覆われるとともに、サイドウォール絶縁膜２８，３８の膜厚分だけさらに覆われた状態となる。
サイドウォール絶縁膜２８を構成するシリコン酸化膜については、膜質改善による強化を行わない。これにより、ハードマスク７３の側面は、膜質の異なる２種類のサイドウォール絶縁膜２８，３８によって覆われることになる。
次に、図８に示すように、ハードマスク７１，７３を露出させ、ハードマスク７２を覆うフォトレジスト８２を形成し、これをマスクとしてサイドウォール絶縁膜２８を除去する。これにより、ハードマスク７１，７３の周囲のサイドウォール絶縁膜２８は全て除去される一方、ハードマスク７２の周囲のサイドウォール絶縁膜２８はそのまま残存する。
ここで、サイドウォール絶縁膜２８とサイドウォール絶縁膜３８はいずれもシリコン酸化膜からなることから、サイドウォール絶縁膜２８のエッチングにおいては、サイドウォール絶縁膜３８もエッチング環境に晒される。しかしながら、既に説明したように、サイドウォール絶縁膜３８についてはＩＳＳＧ酸化による膜質改善がされている一方、サイドウォール絶縁膜２８についてはこのような膜質改善がされていない。このため、いずれもシリコン酸化膜からなるにもかかわらず、１０倍程度のエッチングレートを確保することが可能である。これにより、サイドウォール絶縁膜３８をほとんど除去することなく、サイドウォール絶縁膜２８を選択的に除去することが可能となる。
次に、図９に示すように、フォトレジスト８２を除去した後、ハードマスク７１〜７３及びサイドウォール絶縁膜２８，３８をマスクとして、半導体基板２をさらにエッチングする（３回目のエッチング）。エッチング量Ｅ３としては、例えば１００ｎｍに設定することが好ましい。かかるエッチングにより、活性領域１１，２１，３１が完成する。活性領域１１の高さはＥ１＋Ｅ２＋Ｅ３である。また、活性領域２１の高さは、ハードマスク７２の下部においてＥ１＋Ｅ２＋Ｅ３であり、サイドウォール絶縁膜２８の下部においてＥ３である。さらに、活性領域３１の高さは、ハードマスク７３の下部においてＥ１＋Ｅ２＋Ｅ３であり、サイドウォール絶縁膜３８の下部においてＥ２＋Ｅ３である。
次に、図１０に示すように、ハードマスク７１〜７３を除去した後、半導体基板２に形成されているトレンチをシリコン酸化膜で埋め込む。さらに、半導体基板２をストッパとしてＣＭＰ法による研磨を行うことにより、素子分離領域４０を形成する。この時、サイドウォール絶縁膜２８，３８の上部、より詳細には、ハードマスク７２，７３の側面に接して設けられていた部分も除去され、平坦化される。
次に、図１１に示すように、活性領域１１，２１，３１のうち、ゲートトレンチを形成すべき中央部を露出させ、その他の部分を覆うフォトレジスト８３を形成する。そして、フォトレジスト８３をマスクとして半導体基板２をエッチングすることにより、図１２に示すように、ゲートトレンチ１２，２２，３２を同時に形成する。ゲートトレンチ１２，２２，３２の深さは、サイドウォール絶縁膜２８の底部よりも深く、且つ、素子分離領域４０の底部よりも浅く設定する。
これにより、図１２に示すように、活性領域２１には相対的に高さの低いフィン状領域２１ｆが形成され、活性領域３１には相対的に高さの高いフィン状領域３１ｆが形成される。活性領域１１にはフィン状領域は形成されない。フィン状領域２１ｆ，３１ｆを形成した後、必要に応じてチャネルドープを行う。但し、フィン状領域２１ｆ，３１ｆは半導体基板２に対して垂直であることから、フィン状領域２１ｆ，３１ｆに対してチャネルドープを行う場合には、半導体基板２に対して斜め方向からイオン注入を行うなどの工夫が必要となる。
次に、図１３に示すように、ゲートトレンチ１２，２２，３２が完全に埋まるよう、半導体基板２の全面にゲート電極の材料となる導電膜を形成し、さらにその上部にシリコン窒化膜を形成する。そして、シリコン窒化膜をパターニングすることによってゲートキャップ９１を形成し、さらに、ゲートキャップをマスクとして導電膜をパターニングすることによってゲート電極１３，２３，３３を形成する。これにより、一部がゲートトレンチ１２，２２，３２に埋め込まれたゲート電極１３，２３，３３が形成される。
その後、全面にシリコン窒化膜を形成し、これをエッチバックすることによって、ゲート電極１３，２３，３３の突出部及びゲートキャップの側面にサイドウォール絶縁膜９２を形成する。さらに、半導体基板２に対してドーパントをイオン注入することによって、図１に示すようにソース領域１４及びドレイン領域１５を形成する。
その後は、エピタキシャル層６０を形成し、全面を層間絶縁膜５０で覆う。さらに、エピタキシャル層６０の一部を露出させるスルーホールを層間絶縁膜５０に形成した後、スルーホール内に導電材料を埋め込むことによってスルーホール電極５１を形成すれば、本実施形態による半導体装置が完成する。
このように、本実施形態の製造方法によれば、ゲートトレンチ１２，２２，３２を同一工程にて同時に形成している。このため、チャネル構造の異なるトランジスタ１０，２０，３０を個々に形成する必要がなくなり、これらを同時に形成することが可能となる。
図１４は、本発明の好ましい実施形態による半導体装置を用いたデータ処理システム１００の構成を示すブロック図であり、本実施形態による半導体装置がＤＲＡＭである場合を示している。
図１４に示すデータ処理システム１００は、データプロセッサ１２０と、本実施形態による半導体装置（ＤＲＡＭ）１３０が、システムバス１１０を介して相互に接続された構成を有している。データプロセッサ１２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図１４においては簡単のため、システムバス１１０を介してデータプロセッサ１２０とＤＲＡＭ１３０とが接続されているが、システムバス１１０を介さずにローカルなバスによってこれらが接続されていても構わない。
また、図１４には、簡単のためシステムバス１１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図１４に示すメモリシステムデータ処理システムでは、ストレージデバイス１４０、Ｉ／Ｏデバイス１５０、ＲＯＭ１６０がシステムバス１１０に接続されているが、これらは必ずしも必須の構成要素ではない。
ストレージデバイス１４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス１５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス１５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図１４に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、チャネル構造の異なる３種類のリセスチャネル型トランジスタを同時に形成する場合を例に説明したが、本発明がこれに限定されるものではない。したがって、同時に形成するリセスチャネル型トランジスタは、少なくとも２種類あれば足りる。２種類のリセスチャネル型トランジスタを形成する場合、両方のトランジスタにフィン状領域を設けても構わないし（例えばトランジスタ２０，３０）、一方のトランジスタにフィン状領域を設けず（例えばトランジスタ１０）、他方のトランジスタにフィン状領域を設けても構わない（例えばトランジスタ２０）。
また、上記実施形態においては、トランジスタ１０，２０，３０を構成する活性領域１１，２１，３１の長手方向がいずれもＸ方向であり、ゲート電極１３，２３，３３の延在方向がいずれもＹ方向である。しかしながら、これらトランジスタの向きが互いに異なっていても構わない。例えば、トランジスタ１０については、活性領域１１の長手方向をＸ方向、ゲート電極１３の延在方向をＹ方向とし、トランジスタ２０については、活性領域２１の長手方向をＹ方向、ゲート電極２３の延在方向をＸＹ方向としても構わない。
また、本発明はＤＲＡＭに適用することが好適であるが、本発明がこれに限定されるものではなく、他の半導体装置、例えばＤＲＡＭ以外の半導体メモリや、プロセッサなどの論理ＬＳＩに適用することも可能である。
本発明の好ましい実施形態による半導体装置の構造を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図、（ｄ）は（ａ）に示すＤ−Ｄ線に沿った略断面図、（ｅ）は（ａ）に示すＥ−Ｅ線に沿った略断面図である。 （ａ）はトランジスタ１０が形成される活性領域１１の形状を説明するための模式的な斜視図であり、（ｂ）はトランジスタ２０が形成される活性領域２１の形状を説明するための模式的な斜視図であり、（ｃ）はトランジスタ３０が形成される活性領域３１の形状を説明するための模式的な斜視図である。 本発明の好ましい実施形態による半導体装置の一製造工程（ハードマスク７１〜７３の形成及び半導体基板２のエッチング）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図、（ｄ）は（ａ）に示すＤ−Ｄ線に沿った略断面図、（ｅ）は（ａ）に示すＥ−Ｅ線に沿った略断面図である。 本発明の好ましい実施形態による半導体装置の一製造工程（サイドウォール絶縁膜３８の形成）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図、（ｄ）は（ａ）に示すＤ−Ｄ線に沿った略断面図、（ｅ）は（ａ）に示すＥ−Ｅ線に沿った略断面図である。 本発明の好ましい実施形態による半導体装置の一製造工程（フォトレジスト８１の形成）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図、（ｄ）は（ａ）に示すＤ−Ｄ線に沿った略断面図、（ｅ）は（ａ）に示すＥ−Ｅ線に沿った略断面図である。 本発明の好ましい実施形態による半導体装置の一製造工程（半導体基板２のエッチング）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図、（ｄ）は（ａ）に示すＤ−Ｄ線に沿った略断面図、（ｅ）は（ａ）に示すＥ−Ｅ線に沿った略断面図である。 本発明の好ましい実施形態による半導体装置の一製造工程（サイドウォール絶縁膜２８の形成）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図、（ｄ）は（ａ）に示すＤ−Ｄ線に沿った略断面図、（ｅ）は（ａ）に示すＥ−Ｅ線に沿った略断面図である。 本発明の好ましい実施形態による半導体装置の一製造工程（フォトレジスト８２の形成）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図、（ｄ）は（ａ）に示すＤ−Ｄ線に沿った略断面図、（ｅ）は（ａ）に示すＥ−Ｅ線に沿った略断面図である。 本発明の好ましい実施形態による半導体装置の一製造工程（半導体基板２のエッチング）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図、（ｄ）は（ａ）に示すＤ−Ｄ線に沿った略断面図、（ｅ）は（ａ）に示すＥ−Ｅ線に沿った略断面図である。 本発明の好ましい実施形態による半導体装置の一製造工程（素子分離領域４０の形成）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図、（ｄ）は（ａ）に示すＤ−Ｄ線に沿った略断面図、（ｅ）は（ａ）に示すＥ−Ｅ線に沿った略断面図である。 本発明の好ましい実施形態による半導体装置の一製造工程（フォトレジスト８３の形成）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図、（ｄ）は（ａ）に示すＤ−Ｄ線に沿った略断面図、（ｅ）は（ａ）に示すＥ−Ｅ線に沿った略断面図である。 本発明の好ましい実施形態による半導体装置の一製造工程（ゲートトレンチ１２，２２，３２の形成）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図、（ｄ）は（ａ）に示すＤ−Ｄ線に沿った略断面図、（ｅ）は（ａ）に示すＥ−Ｅ線に沿った略断面図である。 本発明の好ましい実施形態による半導体装置の一製造工程（ゲート電極１３，２３，３３の形成）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図、（ｄ）は（ａ）に示すＤ−Ｄ線に沿った略断面図、（ｅ）は（ａ）に示すＥ−Ｅ線に沿った略断面図である。 本発明の好ましい実施形態による半導体装置を用いたデータ処理システム１００の構成を示すブロック図である。
符号の説明
２ 半導体基板
１０，２０，３０ トランジスタ
１１，２１，３１ 活性領域
１２，２２，３２ ゲートトレンチ
１２ａ，２２ａ，３２ａ ゲートトレンチの第１の側面
１２ｂ，２２ｂ，３２ｂ ゲートトレンチの第２の側面
１２ｅ，２２ｅ，３２ｅ ゲートトレンチの底面
１３，２３，３３ ゲート電極
１３ａ，２３ａ，３３ａ ゲート電極の第１の側面
１３ｂ，２３ｂ，３３ｂ ゲート電極の第２の側面
１４，２４，３４ ソース領域
１５，２５，３５ ドレイン領域
１６，２６，３６ ゲート絶縁膜
１７ａ，１７ｂ，１７ｅ トランジスタ１０の第１のチャネル領域
２１ｆ，３１ｆ フィン状領域
２１ａ，３１ａ 活性領域１１とほぼ同じ構造を有する領域
２１ｂ，３１ｂ 領域２１ａ，３１ａの下部を取り囲む領域
２１ｃ，３１ｃ 領域２１ｂ，３１ｂの上辺
２２ｃ，３２ｃ ゲートトレンチの第３の側面
２２ｄ，３２ｄ ゲートトレンチの第４の側面
２３ｃ，３３ｃ ゲート電極の第３の側面
２３ｄ，３３ｄ ゲート電極の第４の側面
２７ａ，２７ｂ，２７ｅ トランジスタ２０の第１のチャネル領域
２７ｃ，２７ｄ トランジスタ２０の第２のチャネル領域
２８，３８ サイドウォール絶縁膜
３７ａ，３７ｂ，３７ｅ トランジスタ３０の第１のチャネル領域
３７ｃ，３７ｄ トランジスタ３０の第２のチャネル領域
４０ 素子分離領域
５０ 層間絶縁膜
５１ スルーホール電極
６０ エピタキシャル層
７１〜７２ ハードマスク
８１〜８３ フォトレジスト
９１ ゲートキャップ
９２ サイドウォール絶縁膜
１００ データ処理システム
１１０ システムバス
１２０ データプロセッサ
１３０ 半導体装置（ＤＲＡＭ）
１４０ ストレージデバイス
１５０ Ｉ／Ｏデバイス
１６０ ＲＯＭ

Claims (14)

  1. 少なくとも第１及び第２のトランジスタを含む複数のトランジスタを備え、
    前記複数のトランジスタはいずれも、ゲートトレンチが形成された活性領域と、前記活性領域を横切る第１の方向に沿って設けられ、少なくとも一部が前記ゲートトレンチに埋め込まれたゲート電極と、前記活性領域に設けられ、前記ゲート電極を介して前記第１の方向と直交する第２の方向に並べて配置されたソース領域及びドレイン領域とを有し、
    前記第１の方向に沿った断面における前記ゲートトレンチの深さは、前記第１のトランジスタと前記第２のトランジスタとで互いに異なり、
    前記第２の方向に沿った断面における前記ゲートトレンチの深さは、前記第１のトランジスタと前記第２のトランジスタとで互いに等しい、ことを特徴とする半導体装置。
  2. 前記複数のトランジスタはいずれも、前記ゲートトレンチの深さが前記第１の方向に沿った断面における深さよりも、前記第２の方向に沿った断面における深さの方が深いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１及び第２のトランジスタの一方は、前記第１の方向に沿った断面における前記ゲートトレンチの深さがほぼゼロであることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１及び第２のトランジスタの前記一方はメモリセルに含まれるトランジスタであり、前記第１及び第２のトランジスタの他方は周辺回路に含まれるトランジスタであることを特徴とする請求項３に記載の半導体装置。
  5. 前記第１のトランジスタに設けられた前記ゲート電極と前記第２のトランジスタに設けられた前記ゲート電極とが短絡されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記複数のトランジスタは第３のトランジスタをさらに含み、
    前記第１の方向に沿った断面における前記ゲートトレンチの深さは、前記第１乃至第３のトランジスタにおいて互いに異なり、
    前記第２の方向に沿った断面における前記ゲートトレンチの深さは、前記第１乃至第３のトランジスタにおいて互いに等しい、ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  7. 少なくとも第１及び第２のトランジスタを含む複数のトランジスタを備え、前記複数のトランジスタはいずれも、
    ゲートトレンチが形成された活性領域と、
    ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれ、半導体基板の主面に対して垂直であり且つ互いに平行な第１及び第２の側面と、前記半導体基板の主面に対して垂直であり且つ互いに平行な第３及び第４の側面と、前記半導体基板の主面と平行な底面とを有するゲート電極と、
    前記活性領域に設けられ、前記ゲート絶縁膜を介して前記ゲート電極の前記第１の側面と対向する位置に設けられたソース領域と、
    前記活性領域に設けられ、前記ゲート絶縁膜を介して前記ゲート電極の前記第２の側面と対向する位置に設けられたドレイン領域と、
    前記活性領域に設けられ、前記ゲート絶縁膜を介して前記ゲート電極の少なくとも前記底面と対向する位置に設けられた第１のチャネル領域と、
    前記活性領域に設けられ、前記ゲート絶縁膜を介して前記ゲート電極の前記第３及び第４の側面と対向する位置に設けられた第２のチャネル領域と、を有しており、
    前記活性領域と対向する部分における前記ゲート電極の前記第１及び第２の側面の高さは、前記第１のトランジスタと前記第２のトランジスタとで互いに等しく、
    前記活性領域と対向する部分における前記ゲート電極の前記第３及び第４の側面の高さは、前記第１のトランジスタと前記第２のトランジスタとで互いに異なる、ことを特徴とする半導体装置。
  8. 前記活性領域と対向しない部分における前記ゲート電極の前記第３及び第４の側面はサイドウォール絶縁膜と対向しており、前記サイドウォール絶縁膜の材料及び膜質の少なくとも一方は、前記第１のトランジスタと前記第２のトランジスタとで互いに異なることを特徴とする請求項７に記載の半導体装置。
  9. 半導体基板上に第１及び第２のハードマスクを形成する工程と、
    前記第１及び第２のハードマスクを用いて前記半導体基板をエッチングする第１のエッチング工程と、
    前記第１及び第２のハードマスクの側面に第１のサイドウォール絶縁膜を形成する工程と、
    前記第１のハードマスクの側面に形成された前記第１のサイドウォール絶縁膜を選択的に除去する工程と、
    前記第１及び第２のハードマスクと前記第１のサイドウォール絶縁膜を用いて前記半導体基板をさらにエッチングする第２のエッチング工程と、
    前記第１及び第２のハードマスクを除去した後、前記第１及び第２のハードマスクに覆われていた前記半導体基板の一部にそれぞれ第１及び第２ゲートトレンチを同時に形成する工程と、
    前記第１及び第２のゲートトレンチの内部に導電材料を埋め込むことによって第１及び第２のゲート電極を形成する工程と、
    前記第１及び第２ゲート電極からみて互いに反対側に位置するソース領域及びドレイン領域を前記半導体基板に形成する工程と、を備えることを特徴とする半導体装置の製造方法。
  10. 前記第２のエッチング工程を行った後、前記ゲートトレンチを形成する前に、
    前記第１のハードマスクの側面及び第１のサイドウォール絶縁膜の側面に第２のサイドウォール絶縁膜を形成する工程と、
    前記第２のハードマスクの側面に形成された前記第２のサイドウォール絶縁膜を選択的に除去する工程と、
    前記第１及び第２のハードマスクと前記第１及び第２のサイドウォール絶縁膜を用いて前記半導体基板をさらにエッチングする工程と、をさらに備えることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第１のサイドウォール絶縁膜と前記第２のサイドウォール絶縁膜の材料及び膜質の少なくとも一方が異なることを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記第１のサイドウォール絶縁膜を形成する工程は、全面にシリコン酸化膜を形成する工程と、前記シリコン酸化膜の膜質を改善する工程と、膜質改善された前記シリコン酸化膜をエッチバックする工程とを含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記膜質改善する工程は、前記シリコン酸化膜をＩＳＳＧ酸化することにより行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 請求項１乃至１３のいずれか一項に記載の半導体装置を含むデータ処理システム。
JP2008179979A 2008-07-10 2008-07-10 半導体装置及びその製造方法、並びに、データ処理システム Abandoned JP2010021328A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008179979A JP2010021328A (ja) 2008-07-10 2008-07-10 半導体装置及びその製造方法、並びに、データ処理システム
US12/496,166 US20100006930A1 (en) 2008-07-10 2009-07-01 Semiconductor device, manufacturing method thereof, and data processing system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008179979A JP2010021328A (ja) 2008-07-10 2008-07-10 半導体装置及びその製造方法、並びに、データ処理システム

Publications (1)

Publication Number Publication Date
JP2010021328A true JP2010021328A (ja) 2010-01-28

Family

ID=41504377

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008179979A Abandoned JP2010021328A (ja) 2008-07-10 2008-07-10 半導体装置及びその製造方法、並びに、データ処理システム

Country Status (2)

Country Link
US (1) US20100006930A1 (ja)
JP (1) JP2010021328A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110073939A1 (en) * 2009-09-29 2011-03-31 Elpida Memory, Inc. Semiconductor device
JP2012134395A (ja) * 2010-12-22 2012-07-12 Elpida Memory Inc 半導体装置および半導体装置の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012204799A (ja) * 2011-03-28 2012-10-22 Toshiba Corp 半導体記憶装置及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4552603B2 (ja) * 2004-11-08 2010-09-29 エルピーダメモリ株式会社 半導体装置の製造方法
KR100636680B1 (ko) * 2005-06-29 2006-10-23 주식회사 하이닉스반도체 리세스 게이트 및 비대칭 불순물영역을 갖는 반도체소자 및그 제조방법
JP2008098553A (ja) * 2006-10-16 2008-04-24 Elpida Memory Inc 半導体装置及びその製造方法
JP4600837B2 (ja) * 2006-12-19 2010-12-22 エルピーダメモリ株式会社 半導体装置の製造方法
US7834395B2 (en) * 2007-02-13 2010-11-16 Qimonda Ag 3-D channel field-effect transistor, memory cell and integrated circuit
JP2009009988A (ja) * 2007-06-26 2009-01-15 Elpida Memory Inc 半導体装置及びその製造方法
KR100979359B1 (ko) * 2008-05-30 2010-08-31 주식회사 하이닉스반도체 새들형 핀 트랜지스터를 포함한 반도체 장치의 제조 방법및 반도체 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110073939A1 (en) * 2009-09-29 2011-03-31 Elpida Memory, Inc. Semiconductor device
US8633531B2 (en) * 2009-09-29 2014-01-21 Noriaki Mikasa Semiconductor device
JP2012134395A (ja) * 2010-12-22 2012-07-12 Elpida Memory Inc 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US20100006930A1 (en) 2010-01-14

Similar Documents

Publication Publication Date Title
JP4490927B2 (ja) 半導体装置
KR20220073718A (ko) 반도체 소자 및 이의 제조 방법
US20060214212A1 (en) Semiconductor device and method of manufacturing semiconductor device
KR100843711B1 (ko) 리세스 채널 영역을 갖는 트랜지스터를 채택하는반도체소자 및 그 제조방법
JP2008300384A (ja) 半導体装置及びその製造方法
JP2007201396A (ja) 半導体素子及びその製造方法
KR20130004673A (ko) 디램 소자 및 이의 제조 방법
US8735956B2 (en) Semiconductor device and method for manufacturing the same
JP2008523610A (ja) サドル型ｍｏｓ素子
JP2010141107A (ja) 半導体装置及びその製造方法
JP2007158269A (ja) 半導体装置及びその製造方法
JP2008028357A (ja) 半導体素子及びその製造方法
JP2011159760A (ja) 半導体装置の製造方法及び半導体装置
JP5000863B2 (ja) 半導体素子の製造方法
KR100618904B1 (ko) ＦｉｎＦＥＴ을 구비하는 반도체 소자 및 그 제조 방법
JP5743831B2 (ja) 半導体装置
KR101088998B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP2010021328A (ja) 半導体装置及びその製造方法、並びに、データ処理システム
KR102550779B1 (ko) 반도체 장치 및 이의 제조 방법
US8659079B2 (en) Transistor device and method for manufacturing the same
KR101205160B1 (ko) 반도체 소자 및 그의 제조 방법
JP5466577B2 (ja) 半導体装置およびその製造方法
KR101129936B1 (ko) 라인 타입의 액티브 영역을 갖는 반도체 소자 및 그 제조 방법
US10134838B2 (en) Semiconductor device
JP2015079865A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110510

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20120509

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121019