JP2744592B2 - 電気的にプログラム可能な読出し専用メモリーセルを備えたモノリシック集積回路構造体 - Google Patents
電気的にプログラム可能な読出し専用メモリーセルを備えたモノリシック集積回路構造体Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
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Description
【０００１】
【産業上の利用分野】本発明は、集積回路に関し、特
に、電気的にプログラム可能な不揮発性の読出し専用メ
モリーセルを少なくとも１つ備えたモノリシック集積回
路に関する。
に、電気的にプログラム可能な不揮発性の読出し専用メ
モリーセルを少なくとも１つ備えたモノリシック集積回
路に関する。
【０００２】
【従来の技術】多くの工業的用途においては、様々な機
能を実行する複雑な電子回路が要求されており、例えば
アナログ形態の信号又はデジタル形態の信号のいずれか
を処理した後、これら各信号を増幅して各電力信号を生
成し、モーターやリレー装置，又は表示装置等の電気的
負荷を制御及び活性化するような電子回路が要求されて
いる。加えて、幾つかの用途に於いては、データを格納
するための機能も含まれる。
能を実行する複雑な電子回路が要求されており、例えば
アナログ形態の信号又はデジタル形態の信号のいずれか
を処理した後、これら各信号を増幅して各電力信号を生
成し、モーターやリレー装置，又は表示装置等の電気的
負荷を制御及び活性化するような電子回路が要求されて
いる。加えて、幾つかの用途に於いては、データを格納
するための機能も含まれる。
【０００３】従来よりコンパクトな回路装置を実現する
ための研究が進められており、構造的及び機能的に全く
異なる特徴をもった多種類の電子構成要素からなる集積
回路を共通の半導体材料基板上に形成するための加工プ
ロセスが開発されている。これにより、複数のＣＭＯＳ
回路（相補型金属酸化物半導体）を備えて構成されるモ
ノリシック集積回路が、本質的にデジタル信号を処理す
ると同時に、本質的にアナログ信号を増幅する幾つかの
バイポーラ回路や、複数のＤＭＯＳ回路（拡散型金属酸
化物半導体）で構成される電力構成要素，並びに、高い
電圧や大きな電流を生成及び制御するバイポーラ型電力
構成要素を備えて構成される。しかし、データを格納す
る機能に対しては、従来、データ格納機能を実行するた
めに特別に外部装置が設計又は構築される。半導体装置
の設計技術者間での一般的な見解に於いては、係る格納
装置の幾つかの製造プロセスが上述の所謂混合型集積回
路の製造プロセスと大きく異なり、少なくとも理論的に
は幾つかのメモリーセルが混合型集積回路内に集積され
得るかも知れないが、実際上は、既に複雑化された幾つ
かの製造プロセスに更に多くの加工プロセスを付加する
ことになり、その結果、係る加工プロセスを極めて精密
なものにし、且つ、最終的な製品を概して信頼性の低い
ものにしてしまうであろうと言われている。
ための研究が進められており、構造的及び機能的に全く
異なる特徴をもった多種類の電子構成要素からなる集積
回路を共通の半導体材料基板上に形成するための加工プ
ロセスが開発されている。これにより、複数のＣＭＯＳ
回路（相補型金属酸化物半導体）を備えて構成されるモ
ノリシック集積回路が、本質的にデジタル信号を処理す
ると同時に、本質的にアナログ信号を増幅する幾つかの
バイポーラ回路や、複数のＤＭＯＳ回路（拡散型金属酸
化物半導体）で構成される電力構成要素，並びに、高い
電圧や大きな電流を生成及び制御するバイポーラ型電力
構成要素を備えて構成される。しかし、データを格納す
る機能に対しては、従来、データ格納機能を実行するた
めに特別に外部装置が設計又は構築される。半導体装置
の設計技術者間での一般的な見解に於いては、係る格納
装置の幾つかの製造プロセスが上述の所謂混合型集積回
路の製造プロセスと大きく異なり、少なくとも理論的に
は幾つかのメモリーセルが混合型集積回路内に集積され
得るかも知れないが、実際上は、既に複雑化された幾つ
かの製造プロセスに更に多くの加工プロセスを付加する
ことになり、その結果、係る加工プロセスを極めて精密
なものにし、且つ、最終的な製品を概して信頼性の低い
ものにしてしまうであろうと言われている。
【０００４】
【発明が解決しようとする課題】そこで本発明の目的
は、プログラム可能な読出し専用メモリーセルを少なく
とも１つ備えるモノリシック集積回路を混合型集積回路
の製造プロセスにより形成することにあり、幾つかの加
工プロセスを特定的に設けるのではなく、僅かに補足す
るための加工プロセスを加えるだけで係るモノリシック
集積回路を生成することにある。
は、プログラム可能な読出し専用メモリーセルを少なく
とも１つ備えるモノリシック集積回路を混合型集積回路
の製造プロセスにより形成することにあり、幾つかの加
工プロセスを特定的に設けるのではなく、僅かに補足す
るための加工プロセスを加えるだけで係るモノリシック
集積回路を生成することにある。
【０００５】
【課題を解決するための手段】上記目的を解決するため
に本発明に係る集積回路は、例えばその中のメモリーセ
ルが以下のような構成となるようにされる。本発明に係
る集積回路の一形態に於いては、係るメモリーセルが、
Ｎ- 型チャネルＭＯＳトランジスタを収容するＰ型領域
を形成するのに必要とされる作業と同じ作業によって形
成されるアクテブエリアと、上記トランジスタのソース
領域及びドレイン領域を形成するのに必要な作業と同じ
作業によって形成されるそのソース領域及びドレイン領
域と、幾つかのＮ+ 型埋込み領域と連絡するように意図
された複数の深い領域を形成するために実行される作業
と同じ作業によって形成されるＮ+ 型領域から提供され
る制御電極と、当該集積回路内に設けられる幾つかのＭ
ＯＳトランジスタのゲート電極を形成するのに実行され
る作業と同じ作業によって形成される導電材料層からな
るフローティングゲート電極と、を有するように構成さ
れる。
に本発明に係る集積回路は、例えばその中のメモリーセ
ルが以下のような構成となるようにされる。本発明に係
る集積回路の一形態に於いては、係るメモリーセルが、
Ｎ- 型チャネルＭＯＳトランジスタを収容するＰ型領域
を形成するのに必要とされる作業と同じ作業によって形
成されるアクテブエリアと、上記トランジスタのソース
領域及びドレイン領域を形成するのに必要な作業と同じ
作業によって形成されるそのソース領域及びドレイン領
域と、幾つかのＮ+ 型埋込み領域と連絡するように意図
された複数の深い領域を形成するために実行される作業
と同じ作業によって形成されるＮ+ 型領域から提供され
る制御電極と、当該集積回路内に設けられる幾つかのＭ
ＯＳトランジスタのゲート電極を形成するのに実行され
る作業と同じ作業によって形成される導電材料層からな
るフローティングゲート電極と、を有するように構成さ
れる。
【０００６】尚、本発明の技術的思想及びその利点は、
以下に示す２つの実施例に対する詳細な説明を参照する
ことにより一層明確に理解され得るであろうが、係る実
施例は、その一例として例示したに過ぎず、添付図面に
関連してこれに限定されるものではないことが分かるで
あろう。
以下に示す２つの実施例に対する詳細な説明を参照する
ことにより一層明確に理解され得るであろうが、係る実
施例は、その一例として例示したに過ぎず、添付図面に
関連してこれに限定されるものではないことが分かるで
あろう。
【０００７】
【実施例】図１に示したものは、混合型集積回路に関す
る主な幾つかの構成要素である。尚、これらの各構成要
素は、以下のように省略形で示される。「ＨＶＰ−Ｃ
Ｈ」は、高電圧ＰチャネルＭＯＳトランジスタを示し、
「ＶＤＭＯＳ」は、バーチカル型パワーＭＯＳトランジ
スタを示し、「ＬＤＭＯＳ」は、ラテラル型パワーＭＯ
Ｓトランジスタを示し、「ＣＭＯＳ」は、１対の相補的
なＭＯＳトランジスタを示し、１つのＰチャネルＭＯＳ
トランジスタと、１つのＮチャネルＭＯＳトランジスタ
とを有するものであり、「ＮＰＮ」は、バーチカル型Ｎ
ＰＮバイポーラトランジスタを示し、「ＬＰＮＰ」は、
ラテラル型ＰＮＰバイポーラトランジスタを示し、「Ｅ
ＰＲＯＭ」は、電気的にプログラム可能な読出し専用の
メモリーセルを示している。
る主な幾つかの構成要素である。尚、これらの各構成要
素は、以下のように省略形で示される。「ＨＶＰ−Ｃ
Ｈ」は、高電圧ＰチャネルＭＯＳトランジスタを示し、
「ＶＤＭＯＳ」は、バーチカル型パワーＭＯＳトランジ
スタを示し、「ＬＤＭＯＳ」は、ラテラル型パワーＭＯ
Ｓトランジスタを示し、「ＣＭＯＳ」は、１対の相補的
なＭＯＳトランジスタを示し、１つのＰチャネルＭＯＳ
トランジスタと、１つのＮチャネルＭＯＳトランジスタ
とを有するものであり、「ＮＰＮ」は、バーチカル型Ｎ
ＰＮバイポーラトランジスタを示し、「ＬＰＮＰ」は、
ラテラル型ＰＮＰバイポーラトランジスタを示し、「Ｅ
ＰＲＯＭ」は、電気的にプログラム可能な読出し専用の
メモリーセルを示している。
【０００８】又、各図面において、各種構成要素の電極
は以下のように示される。「Ｓ」はソース、「Ｄ」はド
レイン、「Ｇ」はゲート、「Ｅ」はエミッタ、「Ｂ」は
ベース、そして、「Ｃ」はコレクタである。
は以下のように示される。「Ｓ」はソース、「Ｄ」はド
レイン、「Ｇ」はゲート、「Ｅ」はエミッタ、「Ｂ」は
ベース、そして、「Ｃ」はコレクタである。
【０００９】図１に示す構造体を形成するための主要な
各プロセスを以下、図１を参照しながら説明する。
各プロセスを以下、図１を参照しながら説明する。
【００１０】１．参照番号１０で示されるＰ型の単一結
晶シリコンで作られた基板に対し、Ｎ型の不純物が幾つ
かの選択されたエリア内に注入され、Ｐ型の不純物が幾
つかの他の選択されたエリア内に注入される。
晶シリコンで作られた基板に対し、Ｎ型の不純物が幾つ
かの選択されたエリア内に注入され、Ｐ型の不純物が幾
つかの他の選択されたエリア内に注入される。
【００１１】２．上記基板１０上に参照番号１１で示さ
れるＮ- 型シリコン層が高温下でのエピタキシャル成長
によって形成される。この段階の間、以前の段階の間に
注入されたＰ型及びＮ型の各不純物が拡散することで、
参照番号１２で示される幾つかのＮ+ 型埋込み領域、及
び、参照番号１３で示される幾つかのＰ型の深いアイソ
レーション領域が形成される。
れるＮ- 型シリコン層が高温下でのエピタキシャル成長
によって形成される。この段階の間、以前の段階の間に
注入されたＰ型及びＮ型の各不純物が拡散することで、
参照番号１２で示される幾つかのＮ+ 型埋込み領域、及
び、参照番号１３で示される幾つかのＰ型の深いアイソ
レーション領域が形成される。
【００１２】３．参照番号１４で示されるＮ+ 型の深い
領域は、注入及びその後の拡散によって形成されてお
り、上記基板前面からＮ- 型のエピタキシャル層１１に
延びて、上記Ｎ+ 型埋込み層１２の幾つかと連絡する。
即ち、ＶＤＭＯＳトランジスタのドレイン領域，及びＮ
ＰＮトランジスタの埋込まれたコレクタ領域と連絡す
る。尚、この段階の間、ＥＰＲＯＭセルの制御電極を構
成する領域１５が形成される。
領域は、注入及びその後の拡散によって形成されてお
り、上記基板前面からＮ- 型のエピタキシャル層１１に
延びて、上記Ｎ+ 型埋込み層１２の幾つかと連絡する。
即ち、ＶＤＭＯＳトランジスタのドレイン領域，及びＮ
ＰＮトランジスタの埋込まれたコレクタ領域と連絡す
る。尚、この段階の間、ＥＰＲＯＭセルの制御電極を構
成する領域１５が形成される。
【００１３】４．拡散によって継続される注入作用から
形成されるものは、参照番号１６で示される幾つかの中
間アイソレーション領域と、参照番号１７で示される上
記ＣＭＯＳ対のＮ- チャネルトランジスタを収容する所
謂Ｐ−ウエル領域と、参照番号１７′で示されるラテラ
ル型バイポーラＬＰＮＰトランジスタのコレクタ領域
と、ＥＰＲＯＭセルのアクティブ領域を収容するべく意
図された参照番号１８で示される領域である。
形成されるものは、参照番号１６で示される幾つかの中
間アイソレーション領域と、参照番号１７で示される上
記ＣＭＯＳ対のＮ- チャネルトランジスタを収容する所
謂Ｐ−ウエル領域と、参照番号１７′で示されるラテラ
ル型バイポーラＬＰＮＰトランジスタのコレクタ領域
と、ＥＰＲＯＭセルのアクティブ領域を収容するべく意
図された参照番号１８で示される領域である。
【００１４】５．互いに分離されるべき表面エリアは、
局所的な酸化膜成長(oxide growth)によるＬＯＣＯＳ手
法を用いて画定される。
局所的な酸化膜成長(oxide growth)によるＬＯＣＯＳ手
法を用いて画定される。
【００１５】６．上記Ｐ型及びＮ型の各不純物は、上記
エピタキシャル層１１の幾つかの選択されたエリア内に
注入される。
エピタキシャル層１１の幾つかの選択されたエリア内に
注入される。
【００１６】７．参照番号１９で示される各二酸化シリ
コン領域は、上記ＬＯＣＯＳ手法によって高温下で成長
され、以前に画定された上記各エリアを互いに分離す
る。この段階の間、参照番号２０で示される各Ｐ型領域
は、以前の段階の間に注入された各不純物の拡散によっ
て形成され、そのＮ- 型エピタキシャル層１１の幾つか
の部分を画定することにより各アイソレーション領域を
完成させる。
コン領域は、上記ＬＯＣＯＳ手法によって高温下で成長
され、以前に画定された上記各エリアを互いに分離す
る。この段階の間、参照番号２０で示される各Ｐ型領域
は、以前の段階の間に注入された各不純物の拡散によっ
て形成され、そのＮ- 型エピタキシャル層１１の幾つか
の部分を画定することにより各アイソレーション領域を
完成させる。
【００１７】８．参照番号２２で示される二酸化シリコ
ンの薄い各層が、これらのエリア上に形成され、ＥＰＲ
ＯＭセルのチャネルを含め、上記ＭＯＳトランジスタの
各チャネルを画定すると共に、ＥＰＲＯＭセルのフロー
ティングゲートと制御電極１５との間にアイソレーショ
ン層が形成される。
ンの薄い各層が、これらのエリア上に形成され、ＥＰＲ
ＯＭセルのチャネルを含め、上記ＭＯＳトランジスタの
各チャネルを画定すると共に、ＥＰＲＯＭセルのフロー
ティングゲートと制御電極１５との間にアイソレーショ
ン層が形成される。
【００１８】９．Ｐ型の不純物は、上記ＣＭＯＳ対に於
けるＰチャネルトランジスタのチャネルエリア内に注入
され、これらの導通スレッショルドを下げる。
けるＰチャネルトランジスタのチャネルエリア内に注入
され、これらの導通スレッショルドを下げる。
【００１９】１０．多結晶シリコンの以前にデポジット
された層から形成されるものは、参照番号２３で示され
る上記ＭＯＳトランジスタのゲート電極，参照番号２４
で示されるＥＰＲＯＭセルのフローティングゲート電
極，及び図示しないが各種の構成要素を互いに接続する
ための内部結合部である。
された層から形成されるものは、参照番号２３で示され
る上記ＭＯＳトランジスタのゲート電極，参照番号２４
で示されるＥＰＲＯＭセルのフローティングゲート電
極，及び図示しないが各種の構成要素を互いに接続する
ための内部結合部である。
【００２０】１１．拡散によって続けられる注入作用に
より同時に形成されるものは、参照番号２５で示される
ＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの
所謂Ｐ型の付加的な本体領域と、参照番号２６で示され
るバーチカル型ＮＰＮバイポーラトランジスタのベース
領域である。
より同時に形成されるものは、参照番号２５で示される
ＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの
所謂Ｐ型の付加的な本体領域と、参照番号２６で示され
るバーチカル型ＮＰＮバイポーラトランジスタのベース
領域である。
【００２１】１２．参照番号２７で示される上記トラン
ジスタＨＶＰ−ＣＨのソース領域及びドレインの各Ｐ+
型領域，上記ＶＤＭＯＳトランジスタ及びＬＤＭＯＳト
ランジスタのＰ+ 型本体表面エンハンスメント領域２
８，ＮＰＮ型バイポーラトランジスタのベースコンタク
ト領域２９，並びに、ＬＰＮＰラテラル型バイポーラト
ランジスタのエミッタ領域３０が形成される。
ジスタＨＶＰ−ＣＨのソース領域及びドレインの各Ｐ+
型領域，上記ＶＤＭＯＳトランジスタ及びＬＤＭＯＳト
ランジスタのＰ+ 型本体表面エンハンスメント領域２
８，ＮＰＮ型バイポーラトランジスタのベースコンタク
ト領域２９，並びに、ＬＰＮＰラテラル型バイポーラト
ランジスタのエミッタ領域３０が形成される。
【００２２】１３．参照番号３１で示される上記ＶＤＭ
ＯＳトランジスタ及びＬＤＭＯＳトランジスタの各Ｎ+
型ソース領域，上記ＣＭＯＳ対及びＥＰＲＯＭセルのト
ランジスタＮ−ＣＨのソース領域及びドレイン領域３
１，参照番号３２で示される上記ＮＰＮトランジスタの
Ｎ+ 型エミッタ領域，並びに、上記ＬＰＮＰトランジス
タのＮ+ 型ベースコンタクト領域３３が形成される。
ＯＳトランジスタ及びＬＤＭＯＳトランジスタの各Ｎ+
型ソース領域，上記ＣＭＯＳ対及びＥＰＲＯＭセルのト
ランジスタＮ−ＣＨのソース領域及びドレイン領域３
１，参照番号３２で示される上記ＮＰＮトランジスタの
Ｎ+ 型エミッタ領域，並びに、上記ＬＰＮＰトランジス
タのＮ+ 型ベースコンタクト領域３３が形成される。
【００２３】１４．１つの絶縁層３４が形成され、この
層を貫通する幾つかの孔が幾つかの選択された領域に開
けられ、各種構成要素のオーミック接触を形成する。
層を貫通する幾つかの孔が幾つかの選択された領域に開
けられ、各種構成要素のオーミック接触を形成する。
【００２４】１５．上記絶縁層３４上に前にデポジット
された金属層から形成されるものは、上記選択された各
コンタクトエリア内のオーミック接触部３５であり、こ
れにはＥＰＲＯＭセルの制御電極１５のためのものと、
図示しないが当該回路の各構成要素間の電気的な各接続
パスが含まれる。
された金属層から形成されるものは、上記選択された各
コンタクトエリア内のオーミック接触部３５であり、こ
れにはＥＰＲＯＭセルの制御電極１５のためのものと、
図示しないが当該回路の各構成要素間の電気的な各接続
パスが含まれる。
【００２５】特に、図２，図３，及び図４から分かるよ
うに、ここに説明した各プロセスによって生成されるＥ
ＰＲＯＭは、１つの多結晶シリコン層と、エピタキシャ
ル層１１を通して拡散された制御ゲート又は制御電極１
５とを備えた１つのセルである。上記フローティングゲ
ート２４は、上記ポリシリコン層から形成され、制御電
極１５と、上記ソース領域及びドレイン領域間のアクテ
ィブエリア３１との両方と容量的に結合されており、つ
まり上記セルのチャネルに容量的に結合される。これら
各セルの端子は、上記ソース及びドレイン３５ａ，３５
ｂ，及び制御電極３５ｃの各電極に対しオーミック接触
を備えている（図３及び図４を参照）。上記セルは、通
常、上記ソース電極及びチャネル領域に対して上記ドレ
イン電極及び制御電極に高い電圧（例えば１０Ｖ乃至１
５Ｖ）を印加することによりプログラムされ、これによ
り上記チャネルからゲート酸化膜を通りフローティング
ゲート２４に至る電荷（熱電子）の流れを確立する。こ
のフローティングゲートは、一旦荷電されると、上記セ
ルに於けるＭＯＳトランジスタの導通スレッショルドを
変えるであろう。即ち、上記チャネルに多少の電流が流
れることを許容する最小ソース／ドレイン電圧を変える
であろう。上記トランジスタには、上記フローティング
ゲートに於ける荷電状態の有無に対応して２つの予想さ
れるスレッショルドレベルがあり、上記セルの「０」又
は「１」の論理レベルを規定する。上記セルの状態は、
例えばメモリーセルが読出される場合、上記ソースに対
して上記ドレイン電極及び制御電極に低い電圧（例えば
１Ｖ乃至５Ｖ）を印加した後、上記チャネルを通して流
れる電流を計測することにより検出される。上記ゲート
２４は、電気的に十分分離されているので、その荷電状
態は、正規の読出動作の間、変化することはないであろ
う。即ち、係るセルは、読み出し専用メモリーのセルと
しての機能する。このセルタイプは、周知のように、必
要に応じて紫外線を照射することで消去され得る。勿
論、この場合、係るＥＰＲＯＭを備えた当該集積回路を
収容する構造体には上記照射光を透過させるための窓が
設けられる。
うに、ここに説明した各プロセスによって生成されるＥ
ＰＲＯＭは、１つの多結晶シリコン層と、エピタキシャ
ル層１１を通して拡散された制御ゲート又は制御電極１
５とを備えた１つのセルである。上記フローティングゲ
ート２４は、上記ポリシリコン層から形成され、制御電
極１５と、上記ソース領域及びドレイン領域間のアクテ
ィブエリア３１との両方と容量的に結合されており、つ
まり上記セルのチャネルに容量的に結合される。これら
各セルの端子は、上記ソース及びドレイン３５ａ，３５
ｂ，及び制御電極３５ｃの各電極に対しオーミック接触
を備えている（図３及び図４を参照）。上記セルは、通
常、上記ソース電極及びチャネル領域に対して上記ドレ
イン電極及び制御電極に高い電圧（例えば１０Ｖ乃至１
５Ｖ）を印加することによりプログラムされ、これによ
り上記チャネルからゲート酸化膜を通りフローティング
ゲート２４に至る電荷（熱電子）の流れを確立する。こ
のフローティングゲートは、一旦荷電されると、上記セ
ルに於けるＭＯＳトランジスタの導通スレッショルドを
変えるであろう。即ち、上記チャネルに多少の電流が流
れることを許容する最小ソース／ドレイン電圧を変える
であろう。上記トランジスタには、上記フローティング
ゲートに於ける荷電状態の有無に対応して２つの予想さ
れるスレッショルドレベルがあり、上記セルの「０」又
は「１」の論理レベルを規定する。上記セルの状態は、
例えばメモリーセルが読出される場合、上記ソースに対
して上記ドレイン電極及び制御電極に低い電圧（例えば
１Ｖ乃至５Ｖ）を印加した後、上記チャネルを通して流
れる電流を計測することにより検出される。上記ゲート
２４は、電気的に十分分離されているので、その荷電状
態は、正規の読出動作の間、変化することはないであろ
う。即ち、係るセルは、読み出し専用メモリーのセルと
しての機能する。このセルタイプは、周知のように、必
要に応じて紫外線を照射することで消去され得る。勿
論、この場合、係るＥＰＲＯＭを備えた当該集積回路を
収容する構造体には上記照射光を透過させるための窓が
設けられる。
【００２６】形成されるＥＰＲＯＭの数は、データ格納
のために必要とされる個々の回路に依存することは明ら
かである。上記セルは、これら全てのセルに共通な制御
電極を構成する１つのＮ+ 型領域を横切って配列されて
も良いし、又は様々に並んだ各Ｎ+ 型領域を横切って配
列されることでマトリクス状のセルが形成されても良
い。
のために必要とされる個々の回路に依存することは明ら
かである。上記セルは、これら全てのセルに共通な制御
電極を構成する１つのＮ+ 型領域を横切って配列されて
も良いし、又は様々に並んだ各Ｎ+ 型領域を横切って配
列されることでマトリクス状のセルが形成されても良
い。
【００２７】ここで認識されることは、１つのＥＰＲＯ
Ｍセルのプログラム速度が、そのチャネル内の不純物濃
度によって大きく影響されることである。上記チャネル
が、低い不純物濃度をもつ領域から生成された場合、こ
れに対して特定の表面エンハンスメント作用が講じられ
る。本実施例の構成例に於いて、このエンハンスメント
は、Ｐ型の不純物が上記ＣＭＯＳ対のＰチャネルトラン
ジスタのチャネル内に注入されるのと同様な加工プロセ
ス（上記プロセスの段階９を参照）を用いるか、又は、
上記ＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジス
タの各本体領域を形成するのに提供されるのと同様な加
工プロセス（上記プロセスの段階１１を参照）を用いる
ことで有効に得ることができる。上記セル構造の各断面
は、これら２つの変更例に応じて変更され、図５及び図
６に示される。つまり、第１の変更例に係る増強された
領域が参照番号３６に示されており、第２の変更例に係
る増強された領域が参照番号３７に示されている。
Ｍセルのプログラム速度が、そのチャネル内の不純物濃
度によって大きく影響されることである。上記チャネル
が、低い不純物濃度をもつ領域から生成された場合、こ
れに対して特定の表面エンハンスメント作用が講じられ
る。本実施例の構成例に於いて、このエンハンスメント
は、Ｐ型の不純物が上記ＣＭＯＳ対のＰチャネルトラン
ジスタのチャネル内に注入されるのと同様な加工プロセ
ス（上記プロセスの段階９を参照）を用いるか、又は、
上記ＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジス
タの各本体領域を形成するのに提供されるのと同様な加
工プロセス（上記プロセスの段階１１を参照）を用いる
ことで有効に得ることができる。上記セル構造の各断面
は、これら２つの変更例に応じて変更され、図５及び図
６に示される。つまり、第１の変更例に係る増強された
領域が参照番号３６に示されており、第２の変更例に係
る増強された領域が参照番号３７に示されている。
【００２８】以上から分かるように、上記本発明に係る
実施例に於いて、上記ＥＰＲＯＭセルは、上記混合型集
積回路のそれ自身の構造内に形成されるが、その際に特
別に付加的な作業を必要とすることなく形成される。
実施例に於いて、上記ＥＰＲＯＭセルは、上記混合型集
積回路のそれ自身の構造内に形成されるが、その際に特
別に付加的な作業を必要とすることなく形成される。
【００２９】本発明に係る他の実施例に於いて、プログ
ラム可能であると共に電気的に消去可能な読出し専用の
メモリー（ＥＥＰＲＯＭ）のセルも、上記同様な構造、
あるいは上記ＥＰＲＯＭセルとの組合せにより形成され
得る。この場合、図７乃至図９に参照番号１５’で示さ
れるようなＮ+ 型領域が形成される必要がある。これ
は、注入領域と呼ばれ、上記制御電極領域１５から分離
される。好ましくは、上記領域１５’が、以前に製造プ
ロセスの段階３で説明した作業と同様な作業により、上
記セルのアクティブエリア内に形成されることが望まし
く、これにより深いＮ+ 型領域が形成される。その後、
１つの補足的な作業によって、上記注入領域１５’を横
切って延びる絶縁層２２内に位置が低下したエリアが形
成される。このような厚さが薄く減らされた層は、上記
ゲート分離層を形成するための段階の間、二酸化シリコ
ンの薄い層２２を通して小さな孔を開け、その後、上記
注入領域の露出した表面上に二酸化シリコンの極めて薄
い層（例えば上記ゲート分離部の厚さ５０ｎｍ乃至６０
ｎｍに対して８ｎｍ乃至１０ｎｍ）を成長させることに
より得られる。電荷の流れは、上記セルの各電極が適当
に分極されるので上記層を通過するトンネル効果によっ
て公知の方法で起きる。
ラム可能であると共に電気的に消去可能な読出し専用の
メモリー（ＥＥＰＲＯＭ）のセルも、上記同様な構造、
あるいは上記ＥＰＲＯＭセルとの組合せにより形成され
得る。この場合、図７乃至図９に参照番号１５’で示さ
れるようなＮ+ 型領域が形成される必要がある。これ
は、注入領域と呼ばれ、上記制御電極領域１５から分離
される。好ましくは、上記領域１５’が、以前に製造プ
ロセスの段階３で説明した作業と同様な作業により、上
記セルのアクティブエリア内に形成されることが望まし
く、これにより深いＮ+ 型領域が形成される。その後、
１つの補足的な作業によって、上記注入領域１５’を横
切って延びる絶縁層２２内に位置が低下したエリアが形
成される。このような厚さが薄く減らされた層は、上記
ゲート分離層を形成するための段階の間、二酸化シリコ
ンの薄い層２２を通して小さな孔を開け、その後、上記
注入領域の露出した表面上に二酸化シリコンの極めて薄
い層（例えば上記ゲート分離部の厚さ５０ｎｍ乃至６０
ｎｍに対して８ｎｍ乃至１０ｎｍ）を成長させることに
より得られる。電荷の流れは、上記セルの各電極が適当
に分極されるので上記層を通過するトンネル効果によっ
て公知の方法で起きる。
【００３０】上記注入領域１５’を上記制御電極領域１
５から分離するための方法は、上記各領域１５及び１
５’の両方を収容するべく適応されたＰ型領域を形成す
ることを含むであろう。効果的には、図８及び図９に参
照番号１８’で示されるこの収容領域が、上記のプロセ
スの各段階２，３，及び４で提供されるのと同様な２つ
のＰ型領域によって形成されて各アイソレーション領域
を形成することにある。
５から分離するための方法は、上記各領域１５及び１
５’の両方を収容するべく適応されたＰ型領域を形成す
ることを含むであろう。効果的には、図８及び図９に参
照番号１８’で示されるこの収容領域が、上記のプロセ
スの各段階２，３，及び４で提供されるのと同様な２つ
のＰ型領域によって形成されて各アイソレーション領域
を形成することにある。
【００３１】尚、最後に説明した手法は、複数のＥＰＲ
ＯＭが分離されるような場合にも実施され得る。
ＯＭが分離されるような場合にも実施され得る。
【００３２】本実施例に於ける変更形態に於いて、特
に、係る集積回路の構造が、濃い濃度でドープされるが
相対的に薄いＮ+ 型領域、つまり上記各埋込み領域１２
のコンタクト領域よりも充分に深くない領域を必要とす
る場合、その領域は、制御電極及び注入領域として機能
し、このような相対的に薄い２つのＮ+ 型領域から有利
に形成される。これにより、本発明に係る第１の実施例
に於ける各セルよりも大きさの上でよりコンパクトな複
数のセルが得られる。
に、係る集積回路の構造が、濃い濃度でドープされるが
相対的に薄いＮ+ 型領域、つまり上記各埋込み領域１２
のコンタクト領域よりも充分に深くない領域を必要とす
る場合、その領域は、制御電極及び注入領域として機能
し、このような相対的に薄い２つのＮ+ 型領域から有利
に形成される。これにより、本発明に係る第１の実施例
に於ける各セルよりも大きさの上でよりコンパクトな複
数のセルが得られる。
【図１】本発明に係る集積回路の一構造例を概略的に示
した断面図である。
した断面図である。
【図２】図１に示されるＥＰＲＯＭセルの構造を拡大し
て示した断面図である。
て示した断面図である。
【図３】図２のＥＰＲＯＭセルの平面図である。
【図４】図３のＥＰＲＯＭセルを線分ＩＶ−ＩＶで切断
したときの断面図である。
したときの断面図である。
【図５】図４のＥＰＲＯＭセルの変形例を示した断面図
である。
である。
【図６】図４のＥＰＲＯＭセルの他の変形例を示した断
面図である。
面図である。
【図７】本発明に係る他の実施例に於けるＥＥＰＲＯＭ
セルの平面図である。
セルの平面図である。
【図８】図７のＥＥＰＲＯＭセルを線分VIII−VIIIで切
断したときの断面図である。
断したときの断面図である。
【図９】図７のＥＥＰＲＯＭセルを線分ＩＸ−ＩＸで切
断したときの断面図である。
断したときの断面図である。
１０…Ｐ型基板 １１…Ｎ- 型シリコン層 １２…Ｎ+ 型領域 １３，１４…深いＮ+ 型領域 １５…ＥＥＰＲＯＭの制御電極 １６…中間アイソレーション領域 １７…Ｐ−ウエル領域 １７’…ＬＰＮＰトランジスタのコレクタ領域 １８…ＥＰＲＯＭのアクティブ領域を収容する領域 １９…二酸化シリコン領域 ２０…Ｐ型領域 ２１…Ｎ- 型エピタキシャル層 ２２…絶縁材料層 ２３…ＭＯＳトランジスタのゲート電極 ２４…ＥＥＰＲＯＭのフローティングゲート電極 ２５…ＶＤＭＯＳ及びＬＤＭＯＳトランジスタの本体領
域 ２６…ＮＰＮトランジスタのベース領域 ２７…トランジスタＨＶＰ−ＣＨのソース及びドレイン
領域 ２８…ＶＤＭＯＳ及びＬＤＭＯＳトランジスタのＰ+ 型
本体表面エンハンスメント領域 ２９…ＮＰＮトランジスタのベースコンタクト領域 ３０…ＬＰＮＰトランジスタのエミッタ領域 ３１…薄いＮ+ 型領域 ３２…ＮＰＮトランジスタのＮ+ 型エミッタ領域 ３３…ＬＰＮＰトランジスタのＮ+ 型ベースコンタクト
領域 ３４…絶縁層 ３５ａ，３５ｂ，３５ｃ，３５ｄ…オーミック接触部
域 ２６…ＮＰＮトランジスタのベース領域 ２７…トランジスタＨＶＰ−ＣＨのソース及びドレイン
領域 ２８…ＶＤＭＯＳ及びＬＤＭＯＳトランジスタのＰ+ 型
本体表面エンハンスメント領域 ２９…ＮＰＮトランジスタのベースコンタクト領域 ３０…ＬＰＮＰトランジスタのエミッタ領域 ３１…薄いＮ+ 型領域 ３２…ＮＰＮトランジスタのＮ+ 型エミッタ領域 ３３…ＬＰＮＰトランジスタのＮ+ 型ベースコンタクト
領域 ３４…絶縁層 ３５ａ，３５ｂ，３５ｃ，３５ｄ…オーミック接触部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ステファノ マンツィーニ イタリア国，28100 ノバーラ，ビア マッサラ，８ (56)参考文献 特開 平５−327448（ＪＰ，Ａ) 特開 平２−60170（ＪＰ，Ａ) 特開 平２−65275（ＪＰ，Ａ) 特開 昭62−131581（ＪＰ，Ａ)
Claims (7)
- 【請求項１】 電気的にプログラム可能な読出し専用メ
モリーセルを有し、半導体材料のチップ上で該チップの
底面と前面との間にＰ型の基板(10)と、該Ｐ型の基板を
覆うＮ- 型の層(11)とを備えて形成されるモノリシック
集積回路構造体であって、 前記Ｐ型の基板(10)と前記Ｎ- 型の層(11)との間に形成
されたＮ+ 型の埋込領域(12)と、 前記前面から前記Ｎ- 型の層(11)に向かって延び、これ
らの少なくとも幾つかが前記Ｎ+ 型の埋込領域(12)と連
絡するように形成された深いＮ+ 型の領域(14,15) と、 前記前面から前記Ｎ- 型の層に延びるＰ型の領域(16,1
7,18)と、 前記前面から前記Ｐ型の領域(16,17,18)の少なくとも幾
つかに向かって延び、ＭＯＳトランジスタのソース領域
とドレイン領域とを提供する薄いＮ+ 型の領域(31)と、 前記前面の選択された幾つかの部分に形成され、前記Ｍ
ＯＳトランスタのゲートアイソレーション部を提供する
よう適応された絶縁材料の薄い層(22)と、 前記薄い絶縁層上に延在し、前記ＭＯＳトランジスタの
ゲート電極を提供するよう適応された導電材料の層(23)
と、 前記前面を横切って延在し、絶縁材料の層(34)によって
前記前面から絶縁されると共に、前記深い各Ｎ+ 型の領
域(14,15) 及び前記薄いＮ+ 型の領域(31)の選択された
各エリアとオーミック接触状態(35,35a,35b,35C)にある
電気接続用の複数の金属層とを具備し； 前記メモリーセルが、 前記各Ｐ型の領域(18)の内の１つから形成されたアクテ
ィブ領域と、 前記アクティブ領域内にあり、前記薄いＮ+ 型の領域(3
1)の対で形成されたソース及びドレインの各Ｎ+ 型の領
域と、 幾つかのＮ+ 型埋込領域と連絡するように意図された複
数の深い領域を形成するために実行される作業と同じ作
業によって形成される前記深いＮ+ 型の領域（14，15）
の１つから形成された制御電極（15）と、前記絶縁材料の薄い層（22) の上に導電材料の層として
延在し 、前記メモリーセルのチャネルを形成する前記ソ
ース及びドレインに於ける各Ｎ+ 型の領域間の前記アク
ティブエリアの当該部分上を前記絶縁材料の薄い層(22)
の１つによって前記チャネルから分離されながら延びる
と共に、前記制御電極(15)を形成する前記深い各Ｎ+ 型
の領域の選択された領域上を延びるフローティングゲー
ト電極(24)と、 前記制御電極(35c) 及び、前記金属パスの各部である前
記ソース領域及びドレイン領域(35a,35b) に至る各電気
接続部とを備えていることを特徴とするモノリシック集
積回路構造体。 - 【請求項２】 Ｐ型の不純物がエンハンスメントプロセ
スによって注入された低い不純物濃度をもった領域から
生成された前記Ｎ- 型層の各エリアを更に具備し、前記
アクティブエリアの当該部分が、前記ソース領域と前記
ドレイン領域との間に包含されて前記メモリーセルのチ
ャネルを構成し、前記Ｎ- 型層の前記増強された各エリ
アが形成される加工段階の間にＰ型の不純物によって増
強されていることを特徴とする請求項１に記載の集積回
路構造体。 - 【請求項３】 前記前面から前記Ｎ- 型層に前記Ｐ型領
域(17,18) よりも浅い深さで延びており、前記Ｐ型領域
(17,18) よりも高い濃度の不純物をもつ付加的なＰ型領
域を更に具備し、前記メモリーセルが、前記アクティブ
領域の一部に前記付加的なＰ型領域の１つ(37)を含み、
前記付加的なＰ型領域の１つが前記ドレイン領域と、前
記チャネルの少なくとも一部とを含むことを特徴とする
請求項１に記載のモノリシック集積回路構造体。 - 【請求項４】 前記メモリーセルが、前記フローティン
グゲート電極(24)の選択されたエリアの下に延在するＮ
+ 型の注入領域(15') を備え、且つ、該Ｎ+型の注入領
域(15') が、前記深いＮ+ 型領域(14,15) の内の１つか
ら形成されて、前記制御電極(15)を構成する前記Ｎ+ 型
領域から電気的に分離されて構成されており、前記メモ
リセルのフローティング電極(24)を前記制御電極(15)か
ら分離する前記絶縁材料の薄い層(22)が、前記フローテ
ィングゲート電極(24)と前記注入領域(15') との間のト
ンネル効果により電荷が流れるのに有効な減少された厚
さ(38)で前記注入領域(15') 上に延在していることを特
徴とする請求項１から３のいずれか１項に記載のモノリ
シック集積回路構造体。 - 【請求項５】 前記Ｎ- 型の層(11)の前面から前記基板
(10)に向かって延び、該Ｎ- 型層(11)の各部をこれらの
内部で範囲を画定する複数の領域であって、前記Ｐ型領
域(16,17,18)の内の一部(16)から各々形成される複数の
Ｐ型アイソレーション領域(13,16,20)と、前記基板(10)
に向けて延びる深いアイソレーション領域(13)とを更に
具備し、前記メモリーセルが、前記制御電極(15)を形成
する２つのＮ+ 型領域と前記注入領域(15') とを収容
し、且つ、前記アイソレーション領域(13,16) と同様な
各Ｐ型領域からなるＰ型収容領域(18') を備えることを
特徴とする請求項４に記載のモノリシック集積回路構造
体。 - 【請求項６】 前記Ｎ- 型層(11)の前面から前記基板(1
0)に向かって延び、前記Ｎ- 型層(11)の各部をこれら内
部で範囲を画定する複数のＰ型アイソレーション領域で
あって、前記Ｐ型領域(16,17,18)の一部(16)から各々形
成される複数のＰ型アイソレーション領域(13,16,20)
と、前記基板(10)に向けて延びる深いアイソレーション
領域(13)とを更に具備し、前記メモリーセルが、前記制
御電極(15)を形成するＮ+ 型領域を収容し、且つ、前記
アイソレーション領域(13,16) と同様な各Ｐ型領域から
なるＰ型収容領域(18') を備えることを特徴とする請求
項１から３のいずれか１項に記載のモノリシック集積回
路構造体。 - 【請求項７】 濃い濃度でドープされるが上記埋込み領
域（12）のコンタクト領域（14）よりも薄い各Ｎ+ 型領
域を具備し、前記制御電極(15)及び前記注入領域(15')
が、前記深いＮ+ 型領域よりも充分に薄い２つの前記Ｎ
+ 型領域から構成されていることを特徴とする請求項４
又は５に記載のモノリシック集積回路構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93830505A EP0658938B1 (en) | 1993-12-15 | 1993-12-15 | An integrated circuit comprising an EEPROM cell and a MOS transistor |
| IT93830505:9 | 1993-12-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254687A JPH07254687A (ja) | 1995-10-03 |
| JP2744592B2 true JP2744592B2 (ja) | 1998-04-28 |
Family
ID=8215280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6311870A Expired - Fee Related JP2744592B2 (ja) | 1993-12-15 | 1994-12-15 | 電気的にプログラム可能な読出し専用メモリーセルを備えたモノリシック集積回路構造体 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5610421A (ja) |
| EP (1) | EP0658938B1 (ja) |
| JP (1) | JP2744592B2 (ja) |
| DE (1) | DE69330564T2 (ja) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6207991B1 (en) * | 1998-03-20 | 2001-03-27 | Cypress Semiconductor Corp. | Integrated non-volatile and CMOS memories having substantially the same thickness gates and methods of forming the same |
| US6124157A (en) * | 1998-03-20 | 2000-09-26 | Cypress Semiconductor Corp. | Integrated non-volatile and random access memory and method of forming the same |
| US6232633B1 (en) | 1998-06-08 | 2001-05-15 | International Business Machines Corporation | NVRAM cell using sharp tip for tunnel erase |
| JP2002541669A (ja) * | 1999-03-31 | 2002-12-03 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 不揮発性メモリセルを有する半導体デバイス |
| EP1071133B1 (en) | 1999-07-21 | 2010-04-21 | STMicroelectronics Srl | Process for CMOS devices of non volatile memories and vertical bipolar transistors with high gain. |
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