DE10162578A1 - Schicht-Anordnung, Speicherzelle, Speicherzellen-Anordnung und Verfahren zum Herstellen einer Schicht-Anordnung - Google Patents

Schicht-Anordnung, Speicherzelle, Speicherzellen-Anordnung und Verfahren zum Herstellen einer Schicht-Anordnung

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DE10162578A1
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Abstract

Die Erfindung betrifft eine Schicht-Anordnung, eine Speicherzelle, eine Speicherzellen-Anordnung und ein Verfahren zum Herstellen einer Schicht-Anordnung. Die Schicht-Anordnung weist ein einkristallines Substrat, einen hochdotierten Bereich in dem Substrat und eine metallisch leitfähige Struktur in dem hochdotierten Bereich auf, wobei ein in einem Oberflächen-Bereich des Substrats angeordneter Teilbereich des hochdotierten Bereichs einkristallin ist.

Description

  • Die Erfindung betrifft eine Schicht-Anordnung, eine Speicherzelle, eine Speicherzellen-Anordnung und ein Verfahren zum Herstellen einer Schicht-Anordnung.
  • In einem integrierten Schaltkreis tritt häufig das Bedürfnis nach einer im Inneren eines Substrats ausgebildeten Leiterbahn zum elektrischen Koppeln integrierter Bauelemente miteinander bzw. mit einer Peripherie-Elektronik auf. An eine derartige vergrabene Leitung wird die Anforderungen gestellt, dass die vergrabene Leitung ausreichend niederohmig sein soll, so dass der integrierte Schaltkreis möglichst schnell arbeitet und möglichst wenig Abwärme anfällt. Ferner soll ein ausreichendes sicheres Ankoppeln unterschiedlicher integrierter Bauelemente miteinander mittels der vergrabenen Leitung gewährleistet sein. Auch soll die mechanische und elektrische Stabilität einer solchen vergrabenen Leitung hoch sein.
  • Aus [1] ist bekannt, dass eine vergrabene Leitung hergestellt werden kann, indem auf einem Silizium-Substrat dotiertes Silizium-Material epitaktisch aufgewachsen wird. Gemäß dem in [1] beschriebenen Verfahren erfolgt die Dotierung der vergrabenen Leitung unter Verwendung des Diffusions- Verfahrens. Mit anderen Worten wird eine dünne einkristalline Halbleiter-Schicht aus Silizium auf einem ebenfalls einkristallinen Silizium-Substrat ausgebildet und deren Leitfähigkeit mittels Dotierens erhöht. Anschließend werden weitere Schichten über der epitaktisch aufgewachsenen Silizium-Schicht abgeschieden, so dass eine vergrabene Leitung erhalten wird. Ferner ist in [1] vorgeschlagen, zur Verbesserung der Leitfähigkeit der vergrabenen Bit-Leitung, diese mittels epitaktischen Aufwachsens von Kobaltsilizid (CoSi2) herzustellen.
  • Allerdings weist das aus [1] bekannte Verfahren den Nachteil auf, dass eine epitaktisch aufgewachsene Schicht als vergrabene Leitung mit der darunter und der darüber ausgebildeten Schicht üblicherweise Versetzungen aufweist, was zu Problemen mit der mechanischen und elektrischen Stabilität der Schicht-Anordnung führen kann. Eine dotierte epitaktisch aufgewachsene Silizium-Schicht hat ferner einen relativ hohen elektrischen Widerstand, wodurch viel Abwärme entsteht, und wodurch elektrische Signale beim Durchlaufen der vergrabenen Leitung gedämpft werden. Ferner weist das in [1] beschriebene Verfahren den Nachteil auf, dass die vergrabene Leitung homogen auf dem gesamten Silizium-Substrat aufgewachsen wird, so dass sich diese dotierte Schicht beispielsweise auch unerwünschterweise unterhalb von Peripherie-Transistoren einer DRAM-Speicherzellen-Anordnung befindet.
  • Eine Möglichkeit zum Aufbringen von lateral begrenzten Bit- Leitungen ist die selektive Epitaxie, hierbei wird in einem Fenster in einem Oberflächen-Bereich des Substrats, welches Fenster beispielsweise mittels einer strukturierten Siliziumdioxid-Schicht definiert ist, kristallines Silizium- Material epitaktisch aufgewachsen, wohingegen auf der Siliziumdioxid-Schicht wegen der Selektivität des epitaktischen Aufwachsens eine kristalline Silizium-Schicht nicht ausgebildet wird. Das epitaktische Aufwachsen von dotiertem Silizium ist im Stand der Technik beschrieben. Unter Verwendung der selektiven Epitaxie sind zwar lateral begrenzte vergrabene Leitungen ausbildbar, allerdings entsteht im Siliziumdioxid-Fenster ein Höhenunterschied zwischen den Bereichen, in denen Silizium epitaktisch aufgewachsen ist (beispielsweise das Zellenfeld einer DRAM- Speicheranordnung) und solchen Bereichen, die von epitaktisch aufgewachsenem Silizium frei sind, (beispielsweise Bereichen auf bzw. in dem Substrat, in denen eine Peripherie-Elektronik ausgebildet werden soll). Dies führt wegen der begrenzten Tiefenschärfe zu Problemen bei der Lithographie, da der Fokus nicht für beide Höhenniveaus eingestellt werden kann.
  • Aus [2] ist bekannt, eine vergrabene Gate-Elektrode für einen Transistor auszubilden, indem in ein kristallines Silizium- Substrat mit einem darauf ausgebildeten Siliziumdioxid- Fenster unter Verwendung des Ionenimplantations-Verfahrens eine lateral begrenzte Kobaltsilizid-Struktur-(CoSi2) ausgebildet wird. Die in [2] beschriebene Struktur ist allerdings nicht dazu geeignet, beispielsweise an einen Kanal-Bereich eines Transistors (beispielsweise eines Schalt- Transistors einer Speicherzelle) angekoppelt zu werden, da zwischen der vergrabenen Kobaltsilizid-Struktur und einem Kanal-Anschluss des Transistors ein hoher Schottky-Kontakt auftritt, der eine schlechte elektrische Kopplung zwischen beiden Komponenten bewirkt.
  • Der Erfindung liegt das Problem zugrunde, eine ausreichend niederohmige vergrabene Leitung mit guten elektrischen und mechanischen Eigenschaften auszubilden, an die ein weiteres integriertes Bauelement verbessert elektrisch ankoppelbar ist.
  • Das Problem wird durch eine Schicht-Anordnung, eine Speicherzelle, eine Speicherzellen-Anordnung und ein Verfahren zum Herstellen einer Schicht-Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
  • Die erfindungsgemäße Schicht-Anordnung weist ein einkristallines Substrat, einen hochdotierten Bereich in dem Substrat und eine metallisch leitfähige Struktur in dem hochdotierten Bereich auf, wobei ein in einem Oberflächen- Bereich des Substrats angeordneter Teilbereich des hochdotierten Bereichs einkristallin ist.
  • Ferner ist erfindungsgemäß eine Speicherzelle mit einer Schicht-Anordnung mit den genannten Merkmalen geschaffen. Darüber hinaus ist eine Speicherzellen-Anordnung mit einer Mehrzahl von Speicherzellen bereitgestellt.
  • Gemäß dem erfindungsgemäßen Verfahren zum Herstellen einer Schicht-Anordnung wird ein hochdotierter Bereich in einem einkristallinen Substrat ausgebildet und wird eine metallisch leitfähige Struktur in dem hochdotierten Bereich derart ausgebildet, dass ein in einem Oberflächen-Bereich des Substrats angeordneter Teilbereich des hochdotierten Bereichs einkristallin ist.
  • Die erfindungsgemäße Schicht-Anordnung weist den Vorteil auf, dass die metallisch leitfähige Struktur in dem hochdotierten Bereich (zumindest teilweise) enthalten ist, so dass das oben beschriebene, aus dem Stand der Technik bekannte Problem infolge eines Schottky-Kontakts zwischen der metallisch leitfähigen Struktur und einem daran anzukoppelnden integrierten Bauelement vermieden ist. Dadurch ist eine gute Ankoppelbarkeit zwischen der metallisch leitfähigen Struktur, anschaulich eine vergrabene Leitung, und einem weiteren, vorzugsweise integrierten Bauelement, realisiert. Ferner ist das bei selektivem epitaktischem Aufwachsen einer niederohmigen Struktur in einem Siliziumoxid-Fenster auftretende Problem des Ausbildens einer unerwünschten topographischen Struktur auf der Oberfläche des Substrats vermieden, da die metallisch leitfähige Struktur in dem Substrat integriert ist. Daher weisen Bereiche auf der Oberfläche des Substrats, unterhalb von welchen die metallisch leitfähige Struktur ausgebildet ist, im Wesentlichen die gleiche Topographie auf wie solche Oberflächen-Bereiche des Substrats, unterhalb derer eine metallisch leitfähige Struktur nicht ausgebildet ist. Ferner ist es vorteilhaft, dass die erfindungsgemäße Schicht- Anordnung CMOS-kompatibel ist, und dass für das Herstellungsverfahren auf gut ausgereifte und weit verbreitete Standardverfahren zurückgegriffen werden kann, wie sie in vielen halbleitertechnologischen Labors und Fabriken zur Verfügung stehen. Daher ist ein Herstellen der erfindungsgemäßen Schicht-Anordnung mit geringem Aufwand möglich.
  • Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Die erfindungsgemäße Schicht-Anordnung kann eine Deck-Schicht auf dem Oberflächen-Bereich des Substrats aufweisen. Diese kann vorzugsweise epitaktisch und daher homogen auf der gesamten Oberfläche des Substrats aufgewachsen werden, d. h. vorzugsweise gitterangepasst. Die Deck-Schicht ist daher mit einer hohen Güte und mit wenig Gitterfehlern ausbildbar.
  • Vorzugsweise ist das Substrat ein Silizium-Substrat, beispielsweise ein Silizium-Wafer.
  • Die metallisch leitfähige Struktur kann ein metallisches Material aufweisen, insbesondere kann die metallisch leitfähige Struktur Silizid-Material (anschaulich eine Legierung aus Silizium und einem Metall) aufweisen, wie beispielsweise Kobaltsilizid (CoSi2), Wolframsilizid (WSi2) oder Nickelsilizid. Es ist zu betonen, dass für die metallisch leitfähige Struktur auch jedes andere geeignete Silizid verwendbar ist, sofern es einen ausreichend geringen elektrischen Widerstand aufweist und in ein Silizium-Gitter einbaubar ist. Besonders vorteilhaft ist Kobaltsilizid, das auf Silizium gitterangepasst ist, so dass zwischen einer metallisch leitfähigen Struktur aus Kobaltsilizid und einer diese Schicht umgebenden kristallinen Silizium-Struktur eine gute elektrische und mechanische Ankopplung realisiert ist. Insbesondere weist Kobaltsilizid den Vorteil eines sehr geringen elektrischen Widerstands auf.
  • Die Deck-Schicht ist vorzugsweise aus einkristallinem Material ausgebildet. Insbesondere kann die Deck-Schicht epitaktisch auf einem Teil oder auf der gesamten Oberfläche der Schicht-Anordnung aufgewachsen werden, da ein in einem Oberflächen-Bereich des Substrats angeordneter Teilbereich des hochdotierten Bereichs einkristallin ist. Daher ist es trotz einer Dotierung des hochdotierten Bereichs mit Fremdatomen möglich, auf der gesamten Wafer-Oberfläche epitaktisch eine Deck-Schicht abzuscheiden.
  • Es ist anzumerken, dass der hochdotierte Bereich der Schicht- Anordnung mit Dotieratomen des n-Leitungstyps, beispielsweise mit Phosphor, Arsen und/oder Antimon dotiert sein kann. Alternativ kann der hochdotierte Bereich mit Dotieratomen des p-Leitungstyps, insbesondere mit Bor, Indium, Gallium und/oder Aluminium dotiert sein.
  • Die metallisch leitfähige Struktur muss nicht notwendigerweise eine zusammenhängende, schichtartige Struktur sein, sondern kann beispielsweise aus einer Mehrzahl von Clustern (mit eindimensionalen Abmessungen von beispielsweise ungefähr 20 nm) gebildet sein.
  • Ferner kann in und/oder auf der Schicht-Anordnung ein Transistor mit einem ersten und einem zweiten Source-/Drain- Bereich ausgebildet sein, wobei der erste Source-/Drain- Bereich vorzugsweise mit der metallisch leitfähigen Struktur gekoppelt ist.
  • Infolge des hochdotierten Bereichs in dem Substrat ist eine elektrische Kopplung zwischen der metallisch leitfähigen Struktur und dem integrierten Transistor möglich, ohne dass Probleme mit einem Schottky-Kontakt auftreten.
  • Insbesondere kann der Transistor ein Vertikal-Transistor sein. Ein Vertikal-Transistor ist ein Transistor, dessen Kanalbereich im Wesentlichen senkrecht zu der Oberfläche eines Substrats, in welchem der Vertikal-Transistor integriert ist, ausgebildet ist. Ein Vertikal-Transistor weist den Vorteil auf, dass dieser einen geringen Platzbedarf auf der Oberfläche des Silizium-Substrats hat und dass unter Aufrechterhaltung des geringen Platzbedarfs die Länge des Kanal-Bereichs auch bei fortschreitender Miniaturisierung ausreichend groß realisiert werden kann, ohne dass störende Kurzkanal-Effekte auftreten. Das Ausbilden eines Vertikal- Transistors der erfindungsgemäßen Schicht-Anordnung kann unter Verwendung eines Verfahrens zum Ausbilden eines Vertikal-Transistors erfolgen, wie es beispielsweise in [1] oder in [3] beschrieben ist.
  • Vorzugsweise kann die erfindungsgemäße Schicht-Anordnung einen darin und/oder darauf ausgebildeten Kondensator aufweisen, wobei der Kondensator mit dem zweiten Source-/Drain-Bereich des Transistors gekoppelt sein kann.
  • Insbesondere kann der Kondensator als Stapel-Kondensator ("stacked capacitor") ausgeführt sein.
  • Anschaulich kann die metallisch leitfähige Struktur gemäß der beschriebenen Ausgestaltung als Bit-Leitung dienen und der Transistor als Schalt-Transistor. Der Kondensator, zwischen dessen beiden elektrisch leitfähigen Kondensatorelementen (bei einem Stapelkondensator anschaulich das Analogon zu Kondensatorplatten bei einem herkömmlichen Kondensator) vorzugsweise ein Dielektrikum mit einem hohen Wert der relativen Dielektrizitätskonstante ε (sogenanntes "high-k- material") angeordnet ist, kann den Speicher-Kondensator eines dynamischen DRAM-Speichers (DRAM, "dynamic random access memory") bilden.
  • Vorzugsweise ist der hochdotierte Bereich in dem Substrat der erfindungsgemäßen Schicht-Anordnung lateral begrenzt.
  • Gemäß dieser Ausgestaltung sind die hochdotierten Schichten an definierten Stellen ausgebildet, so dass beispielsweise erreichbar ist, dass ein Bereich des Substrats mit einem Peripherie-Bauelement von einer vergrabenen Leitung frei ist. Dadurch ist es ermöglicht, dass beliebige, zusammenhängende oder nicht-zusammenhängende Bereiche der Oberfläche der Schicht-Anordnung in ihrem Inneren eine vergrabene Leitung aufweisen, wohingegen andere Bereiche, in denen dies gewünscht ist, von einer vergrabenen Leitung in ihrem Inneren frei sind.
  • Hinsichtlich der Speicherzellen-Anordnung mit einer Mehrzahl von Speicherzellen, von denen jede eine Schicht-Anordnung mit den oben beschriebenen Merkmalen aufweist, ist zu bemerken, dass diese Speicherzellen-Anordnung vorzugsweise als dynamischer RAM-Speicher (DRAM-Speicher) ausgebildet sein kann. Die Speicherzellen-Anordnung kann alternativ als EEPROM ("electrically-erasable programmable read-only memory") mit einem Floating-Gate-Speicher als Speichertyp ausgebildet sein.
  • Im Weiteren wird das erfindungsgemäße Verfahren zum Herstellen der erfindungsgemäßen Schicht-Anordnung näher beschrieben. Ausgestaltungen der Schicht-Anordnung gelten auch für das Verfahren zum Herstellen der Schicht-Anordnung.
  • Vorzugsweise kann die Deck-Schicht auf dem Oberflächen- Bereich des Substrats epitaktisch aufgewachsen werden.
  • Der hochdotierte Bereich der Schicht-Anordnung kann unter Verwendung eines Ionenimplantations-Verfahrens oder unter Verwendung eines Diffusions-Verfahrens ausgebildet werden.
  • Die metallisch leitfähige Struktur wird vorzugsweise unter Verwendung des Ionenimplantations-Verfahrens ausgebildet.
  • Die Verwendung des Ionenimplantations-Verfahrens weist den Vorteil auf, dass mittels geeigneten Justierens der Prozessparameter wie beispielsweise der Ionenenergie ein gewünschtes Dotierprofil flexibel auf die Bedürfnisse des Einzelfalls einstellbar ist. Insbesondere kann dadurch die Tiefe der metallisch leitfähigen Struktur im Inneren der Schicht-Anordnung, d. h. anschaulich der Abstand der metallisch leitfähigen Struktur von der Oberfläche der Schicht-Anordnung, und die Breite der Schicht-Anordnung in vertikaler Richtung eingestellt werden.
  • Gemäß einer weiteren Ausgestaltung des erfindungsgemäßen Herstellungsverfahrens wird der hochdotierte Bereich in dem Substrat und/oder die metallisch leitfähige Struktur in dem hochdotierten Bereich unter Verwendung mindestens einer Hilfs-Schicht lateral begrenzt, indem vor dem Durchführen der Ionenimplantation die mindestens eine Hilfs-Schicht auf der Schicht-Anordnung abgeschieden und unter Verwendung eines Lithographie- und eines Ätz-Verfahrens strukturiert wird.
  • Auf dem Oberflächen-Bereich kann eine Hilfs-Schicht, vorzugsweise aus Siliziumdioxid, aufgebracht und beispielsweise photostrukturiert werden. Durch Fenster in der Hilfs-Schicht ist definierbar, unterhalb von welchen Oberflächen-Bereichen der Schicht-Anordnung die metallisch leitfähige Struktur ausgebildet wird.
  • Auf der Oberfläche des einkristallinen Substrats kann ein Diffusionsgebiet mittels Implantierens von Dotieratomen ausgebildet werden, wodurch der hochdotierte Bereich ausgebildet wird. Mit Hilfe einer geeigneten Hilfsstruktur, beispielsweise einer Siliziumdioxid-Maske, können lateral begrenzt hochdotierte Bereiche mit einer Ladungsträgerkonzentration von typischerweise zwischen 1019 cm-3 und 1020 cm-3 dotiert werden. Es ist darauf hinzuweisen, dass eine Dotierung eines p-Typ-Substrats mit Dotieratomen des n-Leitungstyps ohne weitere Vorschritte durchgeführt werden kann (wie auch eine p-Dotierung bei einem n-Typ Substrat), wohingegen eine Dotierung eines p-Typ-Substrats mit Dotieratomen des p-Leitungstyps es erfordert, dass zuvor in das p-Substrat ein n-dotierter Wannen-Bereich eingebracht wird, beispielsweise unter Verwendung eines zusätzlichen Implantationsverfahrens (es ist anzumerken, dass das Verfahren alternativ in ähnlicher Weise mit einem n-Typ Substrat und mit einer n-Dotierung durchführbar ist). Danach kann in das oder die Siliziumdioxid-Fenster Kobalt mit einer Dosis von beispielsweise 1017 cm-2 implantiert werden, wodurch die metallisch leitfähige Struktur in dem hochdotierten Bereich ausgebildet wird. Anschließend kann eine Schutz- Schicht aus Siliziumdioxid aufgebracht werden, welche das Entstehen von Fehlern im Festkörpergitter bei einem später durchzuführenden optionalen Ausheil-Verfahren verhindert wird. Das Ausheilen kann erfolgen, indem die beschriebene Schicht-Anordnung für ungefähr 30 Sekunden auf eine Temperatur von 750°C erhitzt wird und anschließend für eine Zeit von 10 Sekunden auf 1150°C erhitzt wird, wodurch sich eine Kobaltsilizid-Schicht (CoSi2) mit einer Dicke von ungefähr 60 nm bildet. Diese Kobaltsilizid-Schicht weist einen wesentlich geringeren elektrischen Widerstand auf als das Diffusionsgebiet, d. h. der hochdotierte Bereich. Nach dem Entfernen der Siliziumdioxid-Schicht bzw. der Siliziumdioxid- Schichten kann über der gesamten Oberfläche der erhaltenen Schicht-Anordnung Silizium-Material, das vorzugsweise dieselbe Dotierstoff-Konzentration aufweist wie das Silizium- Substrat, epitaktisch aufgewachsen werden. Falls in der Schicht-Anordnung in nachfolgenden Verfahrensschritten ein p- MOS-Transistor ausgebildet werden soll, kann in die Epitaxie- Schicht eine weitere Wanne des n-Leitungstyps implantiert werden. Anschließend können Transistoren, vorzugsweise Vertikal-Transistoren, integriert werden. Wahlweise können n- MOS-Transistoren als auch p-MOS-Transistoren hergestellt werden, je nachdem, ob zuvor n-dotierte Wannen-Bereiche in die Schicht-Anordnung eingebracht worden sind oder nicht. Die Kanallänge solcher als Vertikal-Transistoren ausgestalteter Transistoren ist mittels Einstellens der Dicke der aufgewachsenen Epitaxieschicht, das heißt der Dicke der Deck- Schicht, und der Tiefe der Implantationen des hochdotierten Bereichs in dem Substrat justierbar.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
  • Es zeigen:
  • Fig. 1A bis 1D Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Schicht-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung,
  • Fig. 1E eine Schicht-Anordnung, hergestellt gemäß dem ersten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen einer Schicht-Anordnung,
  • Fig. 2A bis 2E Schichtenfolgen zu fünf Zeitpunkten während eines Verfahrens zum Herstellen einer Schicht- Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung,
  • Fig. 2F eine Schicht-Anordnung, hergestellt gemäß dem zweiten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen einer Schicht-Anordnung.
  • Im Weiteren wird bezugnehmend auf Fig. 1A bis Fig. 1E ein Verfahren zum Herstellen einer Schicht-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben.
  • Die in Fig. 1A gezeigte Schichtenfolge 100 wird erhalten, indem ein erster n+-dotierter Bereich 101 in einem einkristallinen Silizium-Substrat 102 ausgebildet wird. Hinsichtlich des Auswählens einer geeigneten Dotierstoff- Konzentration ist eine ausreichend geringe Dotierstoffkonzentration zu wählen, dass ein epitaktisches Aufwachsen einer Schicht auf dem ersten n+-dotierten Bereich 101 möglich ist, und es ist eine ausreichend hohe Dotierstoffkonzentration zu wählen, um den Kontaktwiderstand des ersten n+-dotierten Bereichs 101 zu benachbarten elektrisch leitfähigen Schichten möglichst gering zu halten. Ein Abwägen beider Aspekte führt dazu, dass eine Dotierstoffkonzentration von beispielsweise 1020 cm-3 für den ersten n+-dotierten Bereich 101 eine gute Wahl ist. Der erste n+-dotierte Bereich 101 in dem Silizium-Substrat 102 wird unter Verwendung einer ersten Siliziumdioxid-Schicht 103 lateral, das heißt in gemäß Fig. 1A horizontaler Richtung, begrenzt, indem vor dem Dotieren des ersten n+-dotierten Bereichs 101 die erste Siliziumdioxid-Schicht 103 auf dem Silizium-Substrat 102 abgeschieden und unter Verwendung eines Lithographie- und eines Ätz-Verfahrens strukturiert wird.
  • Mit anderen Worten wird auf dem Silizium-Substrat 102 eine Siliziumdioxid-Schicht, beispielsweise unter Verwendung eines CVD-Verfahrens ("chemical vapour deposition") abgeschieden und unter Verwendung eines Lithographie- und eines Ätz- Verfahrens derart strukturiert, dass das in Fig. 1A gezeigte Siliziumdioxid-Fenster 104 ausgebildet wird. Dann werden unter Verwendung eines Diffusions-Verfahrens Arsen-Ionen in das Silizium-Substrat eingebracht, wodurch der erste n+- dotierte Bereich 101 ausgebildet wird.
  • Um die in Fig. 1B gezeigte Schichtenfolge 110 zu erhalten, wird eine metallisch leitfähige Struktur 111 aus Kobaltsilizid (CoSi2) in dem ersten n+-dotierten Bereich 101 derart ausgebildet, dass ein in einem Oberflächen-Bereich des Substrats angeordneter Teilbereich des ersten n+-dotierten Bereichs 101 einkristallin ist. Als Kobalt-Implantationsdosis ist beispielsweise 1017 cm-2 eine gute Wahl. Ferner wird auf der erhaltenen Schichtenfolge 110 eine zweite Siliziumdioxid- Schicht 112 aufgebracht, wodurch die in Fig. 1B gezeigte Schichtenfolge 110 erhalten wird.
  • Diese Verfahrensschritte werden im Weiteren näher beschrieben. Zunächst werden unter Verwendung des Ionenimplantations-Verfahrens in dem mittels des Siliziumdioxid-Fensters 104 definierten freien Oberflächen- Bereich der Schichtenfolge 100 beschleunigte Kobalt-Ionen eingebracht, welche entsprechend ihrer Energie in einem vorgebbaren Abstand von der Oberfläche der Schichtenfolge 100 und in einem bestimmten, vertikalen Breiten-Bereich innerhalb des ersten n+-dotierten Bereichs eingebracht. Mit anderen Worten ist das Dotierprofil der metallisch leitfähigen Struktur 111 mittels Justierens der Prozessparameter des Ionenimplantations-Verfahrens einstellbar. Anschließend wird die erste Siliziumdioxid-Schicht 103 von der Oberfläche der Schichtenfolge entfernt und es wird eine homogene, zweite Siliziumdioxid-Schicht 112 auf der gesamten Oberfläche der Schichtenfolge aufgebracht, wodurch die in Fig. 1B gezeigte Schichtenfolge 110 erhalten wird. Die zweite Siliziumdioxid- Schicht 112 weist die Funktion einer Schutzschicht während eines später durchzuführenden thermischen Ausheilverfahrens auf. Es ist anzumerken, dass zum Definieren der lateralen Breite der metallisch leitfähigen Struktur 111 alternativ eine separate, von der ersten Siliziumdioxid-Schicht 103 unterschiedliche weitere Siliziumdioxid-Schicht auf die Oberfläche der Schichtenfolge aufbringbar und unter Definieren eines weiteren Siliziumdioxid-Fensters strukturierbar ist, wodurch die laterale Breite der metallisch leitfähigen Struktur 111 unabhängig von der lateralen Breite des ersten n+-dotierten Bereichs 101 justierbar ist.
  • Um die in Fig. 1C gezeigte Schichtenfolge 120 zu erhalten, wird ein thermisches Ausheilverfahren ("rapid thermal annealing") durchgeführt. Hierzu wird die Schichtenfolge 110 für 30 Sekunden einer Erwärmung auf 750°C und für 10 Sekunden einer Erwärmung auf 1150°C ausgesetzt, wodurch die metallisch leitfähige Struktur 111 in eine stabile Kobaltsilizid-Schicht umgebildet wird. Anschließend wird die zweite Siliziumdioxid- Schicht 112 von der Oberfläche entfernt. Es ist anzumerken, dass alternativ zu der beschriebenen Ausgestaltung des erfindungsgemäßen Verfahrens die erste Siliziumdioxid-Schicht 103 alternativ erst nach dem Durchführen des thermischen Ausheilverfahrens gemeinsam mit der zweiten Siliziumdioxid- Schicht 112 von der Oberfläche der Schichtenfolge entfernt werden kann. Gemäß diesem Szenario kann die erste Siliziumdioxid-Schicht 103 unterstützend als zusätzliche Teil-Schutzschicht während des thermischen Ausheilverfahrens dienen.
  • Die Dimensionierung des ersten n+-dotierten Bereichs 101 und der metallisch leitfähigen Struktur 111 hängt von den Prozessparametern ab und ist daher auf die Bedürfnisse des Einzelfalls flexibel einstellbar. Die laterale Ausdehnung der Komponenten 101, 111 ist durch die räumliche Auflösung der beim Ausbilden der Komponenten verwendeten Lithographie- Verfahren begrenzt, so dass eine untere Grenze ungefähr in der Größenordnung von 100 nm bis einigen 100 nm liegt. Die vertikale Ausdehnung des ersten n+-dotierten Bereichs 101 liegt gemäß dem beschriebenen Ausführungsbeispiel bei 150 nm. Gemäß dem beschriebenen Ausführungsbeispiel liegt in vertikaler Richtung die ungefähr 60 nm dicke metallisch leitfähige Struktur 111 etwa 50 nm unterhalb der Oberfläche des ersten n+-dotierten Bereichs 101. Die genannten Dimensionen sind insbesondere mittels Einstellens der Prozessparameter (Ionenenergie, Tonendosis) des Ionenimplantations-Verfahrens zum Ausbilden der metallisch leitfähigen Struktur 111 determinierbar.
  • Um die in Fig. 1D gezeigte Schichtenfolge 130 zu erhalten, wird eine Deck-Schicht 131 auf dem Oberflächen-Bereich der Schichtenfolge 120 epitaktisch aufgewachsen. Es ist insbesondere darauf hinzuweisen, dass ein epitaktisches Aufwachsen auch auf einem solchen Oberflächen-Bereich der Schichtenfolge 120 möglich ist, auf dem der erste n+-dotierte Bereich 101 ausgebildet ist. Dies resultiert daraus, dass der in einem Oberflächen-Bereich der Schichtenfolge 120 angeordnete Teilbereich des ersten n+-dotierten Bereichs 101 einkristallin ist. Mit anderen Worten werden die Prozessparameter während des Diffusions-Verfahrens zum Dotieren des ersten n+-dotierten Bereichs 101 derart eingestellt, dass ein epitaktisches Aufwachsen von Silizium auch auf diesem mit Arsen-Ionen dotiertem Oberflächen-Bereich möglich ist. Wie in Fig. 1D gezeigt, ist der gesamte Oberflächen-Bereich der Schichtenfolge 120 mit der einkristallinen, epitaktisch aufgewachsenen Deck-Schicht 131 bedeckt.
  • In Fig. 1E ist eine Schicht-Anordnung 140 gemäß einem ersten Ausführungsbeispiel der Erfindung gezeigt. Im Weiteren wird beschrieben, wie die Schicht-Anordnung 140 gemäß dem ersten Ausführungsbeispiel des erfindungsgemäßen Herstellungsverfahrens aus der in Fig. 1D gezeigten Schichtenfolge 130 erhalten wird.
  • Die Schicht-Anordnung 140 wird erhalten, indem in einem ersten Oberflächen-Bereich der Schichtenfolge 130 ein n-MOS Vertikal-Transistor 141 eingebracht wird und indem in einen zweiten Oberflächen-Bereich der Schichtenfolge 130 ein als planarer Transistor ausgebildeter n-MOS Peripherie-Transistor 142 ausgebildet wird.
  • Im Weiteren wird beschrieben, wie die Transistoren 141, 142 ausgebildet werden. Zunächst wird die Herstellung des n-MOS Vertikal-Transistors 141 und anschließend die Herstellung des n-MOS Peripherie-Transistors 142 beschrieben. Es ist darauf hinzuweisen, dass ein Teil oder alle Verfahrensschritte zum Ausbilden der Transistoren 141, 142 zusammengefasst werden können, d. h. zeitlich gemeinsam ausgebildet werden können, oder alternativ können (wie im Weiteren beschrieben) die Transistoren 141, 142 nacheinander ausgebildet werden. Ferner ist darauf hinzuweisen, dass in die in Fig. 1D gezeigte Schichtenfolge 130 Vertikal-Transistoren auch auf die in [1] oder in [3] beschriebene Weise ausgebildet werden können.
  • Zunächst wird beschrieben, wie der n-MOS Vertikal-Transistor 142 ausgebildet wird.
  • Der n-MOS Vertikal-Transistor 141 ist gebildet aus dem ersten n+-dotierten Bereich 101, der die Funktionalität eines ersten Source-/Drain-Bereichs aufweist, aus einer ersten und einer zweiten Isolations-Struktur 143, 144 aus Siliziumdioxid zum elektrischen Entkoppeln des n-MOS Vertikal-Transistors 141 von der Umgebung, aus einer ersten und einer zweiten Polysilizium-Struktur 145, 146, welche die Funktionalität einer Gate-Elektrode aufweisen, aus einer dritten und einer vierten Isolations-Struktur 148, 149 aus Siliziumdioxid- Material, welche die Funktionalität einer Gateoxid-Schicht aufweisen, und aus einem zweiten n+-dotierten Bereich 147, der die Funktionalität eines zweiten Source-/Drain-Bereichs aufweist. Der Kanal-Bereich des n-MOS Vertikal-Transistors 141 ist gebildet von demjenigen Teilbereich der Deck-Schicht 131, die von den Elementen 148, 149, 147, 101 begrenzt ist. Es ist darauf hinzuweisen, dass sowohl das Silizium-Substrat 102 als auch die Deck-Schicht 131 p-dotiert sind. Eine elektrische Ankopplung des n-MOS Vertikal-Transistors 141 an eine externe Elektronik bzw. an weitere integrierte Bauelemente ist realisiert, da der erste Source-/Drain- Bereich des n-MOS Vertikal-Transistors 141 unter Vermeidung eines Schottky-Kontakts an die metallisch leitfähige Struktur 111 angekoppelt ist, welche als vergrabene Bit-Leitung einer Speicherzelle dienen kann.
  • Um ausgehend von der Schichtenfolge 130 aus Fig. 1D den n-MOS Vertikal-Transistor 141 auszubilden, werden in die Oberfläche der Schichtenfolge 130 zwei Gräben eingebracht, die sich in gemäß Fig. 1E horizontaler Richtung entlang der Ausdehnung der ersten Isolations-Struktur 143 und der ersten Polysilizium- Struktur 145 bzw. entlang der zweiten Polysilizium-Struktur 146 und der zweiten Isolations-Struktur 144 erstrecken, und die sich in gemäß Fig. 1E vertikaler Richtung bis in einen Tiefen-Bereich der Schichtenfolge 130 erstrecken, welcher Tiefen-Bereich der Tiefe der Deck-Schicht 131 entspricht. Die beiden derartig ausgebildeten Gräben werden an der Innenseite thermisch oxidiert, wodurch die dritte und vierte Isolations- Struktur 148, 149 als dünne Schichten an den Wänden der Gräben ausgebildet werden. In einem weiteren Teilschritt werden die beiden Gräben mit Polysilizium-Material ausgefüllt, welches unter Verwendung eines Lithographie- und eines Ätz-Verfahrens derartig zurückgeätzt wird, dass Polysilizium-Material nur in den in Fig. 1E gezeigten Bereichen der ersten und der zweiten Polysilizium-Struktur 145, 146 zurückbleibt. In einem weiteren Verfahrensschritt werden die zurückbleibenden Gräben-Bereiche in gemäß Fig. 1E vertikaler Richtung weitergeätzt, und die daraus resultierenden Hohlräume werden mit Siliziumdioxid-Material aufgefüllt, wodurch die ersten und zweiten Isolations- Strukturen 143, 144 ausgebildet werden. Unter Verwendung eines weiteren Lithographie- und Ätz-Verfahrens und eines weiteren Implantations-Verfahrens wird der zweite n+-dotierte Bereich 147 in einem Oberflächen-Bereich der Schicht- Anordnung 140 ausgebildet.
  • Im Weiteren wird beschrieben, wie der n-MOS Peripherie- Transistor 142 hergestellt wird.
  • Es ist darauf hinzuweisen, dass infolge des lateral begrenzt ausgebildeten ersten n+-dotierten Bereichs 101 und der metallisch leitfähigen Struktur 111 unter Verwendung des Siliziumdioxid-Fensters 104 die metallisch leitfähige Struktur 111 größtenteils in jenem Bereich der Schicht- Anordnung 140 nicht ausgebildet ist, in welchem der n-MOS Peripherie-Transistor 142 ausgebildet ist.
  • Der n-MOS Peripherie-Transistor 142 weist eine fünfte Isolations-Struktur 150 und eine sechste Isolations-Struktur 151 aus Siliziumdioxid-Material auf, mittels welcher Isolations-Strukturen 150, 151 der n-MOS Peripherie- Transistor 142 von der Umgebung elektrisch entkoppelt ist. Ferner weist der n-MOS Peripherie-Transistor 142 einen dritten n+-dotierten Bereich 153 als ersten Source-/Drain- Bereich und einen vierten n+-dotierten Bereich 154 als zweiten Source-/Drain-Bereich auf, welche in zwei in einem Abstand voneinander angeordneten Oberflächen-Bereichen der Schicht-Anordnung 140 ausgebildet sind. Eine siebte Isolations-Struktur 152 ist als Gateoxid-Schicht auf der Oberfläche der Schicht-Anordnung 140 zwischen dem dritten und dem vierten n+-dotierten Bereich 153, 154 ausgebildet. Eine dritte Polysilizium-Struktur 155 ist auf der siebten Isolations-Struktur 152 ausgebildet und weist die Funktionalität einer Gate-Elektrode auf.
  • Der n-MOS Peripherie-Transistor 142 wird ausgebildet, indem zunächst unter Verwendung eines Lithographie- und eines Ätz- Verfahrens Gräben in die Schicht-Anordnung 140 eingebracht werden, welche nach dem Auffüllen dieser Gräben mit Siliziumdioxid-Material die fünfte und sechste Isolations- Struktur 150, 151 bilden. Ferner wird auf einen gemäß Fig. 1E rechten Oberflächen-Bereich der Schicht-Anordnung 140 eine dünne Siliziumdioxid-Schicht und eine Polysilizium-Schicht abgeschieden und unter Verwendung eines Lithographie- und eines Ätz-Verfahrens derart strukturiert, dass dadurch die siebte Isolations-Struktur 152 und die dritte Polysilizium- Struktur 155 zurückbleiben. Der von der lateral strukturierten siebten Isolations-Struktur 152 und der lateral strukturierten dritten Polysilizium-Struktur 155 gebildete Stapel wird als Maske verwendet, um in einem nachfolgenden Implantations-Verfahren den dritten und den vierten n+-dotierten Bereich 153, 154 auszubilden.
  • Es ist zu beachten, dass sowohl der n-MOS Vertikal-Transistor 141 als auch der n-MOS Peripherie-Transistor 142 als n-MOS- Transistoren ausgebildet sind, mit anderen Worten sind die Source-/Drain-Anschlüsse 101, 147 bzw. 153, 154 n+-dotierte Bereiche, wohingegen der Kanal-Bereich in beiden Transistoren 141, 142 ein Teilbereich der Deck-Schicht 131 des p- Leitungstyps ist.
  • Im Weiteren wird bezugnehmend auf Fig. 2A bis Fig. 2F ein zweites Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen einer Schicht-Anordnung beschrieben, bei dem ausgebildete Transistoren des p-Leitungstyps sind. Um einen p-MOS-Transistor in einem p-Substrat auszubilden, ist es erforderlich, einen n-dotierten Wannen-Bereich in einem p- dotierten Substrat auszubilden.
  • Um die in Fig. 2A gezeigte Schichtenfolge 200 zu erhalten, wird auf einem pdotierten einkristallinen Silizium-Substrat 201 unter Verwendung eines Lithographie- und eines Ätz- Verfahrens ein erstes Siliziumdioxid-Fenster 202 in einer ersten Siliziumdioxid-Schicht 203 ausgebildet. Mittels der lateralen Dimensionierung des ersten Siliziumdioxid-Fensters 202 ist die laterale Ausdehnung des im Weiteren in einem Oberflächen-Bereich des einkristallinen p-Silizium-Substrats 201 einzubringenden n-dotierten Wannen-Bereichs definiert. Im Weiteren wird unter Verwendung eines Diffusions-Verfahrens ein erster n-dotierter Wannen-Bereich 204 in dem Silizium- Substrat 201 ausgebildet, indem Dotieratome des n- Leitungstyps (beispielsweise Arsen- oder Phosphor-Atome) eindiffundiert werden.
  • Um die in Fig. 2B gezeigte Schichtenfolge 210 zu erhalten, wird eine zweite Siliziumdioxid-Schicht 211 auf der Oberfläche der Schichtenfolge 210 abgeschieden und unter Verwendung eines Lithographie- und eines Ätz-Verfahrens derart strukturiert, dass dadurch ein zweites Siliziumdioxid- Fenster 212 ausgebildet wird. Die laterale Begrenzung des zweiten Siliziumdioxid-Fensters 212 definiert die laterale Ausdehnung eines ersten p+-dotierten Bereichs 213, der anschließend mittels Eindiffundierens von Dotieratomen des p- Leitungstyps (beispielsweise Bor-Atomen) ausgebildet wird.
  • Um die in Fig. 2C gezeigte Schichtenfolge 220 zu erhalten, wird eine metallisch leitfähige Struktur 221 aus Kobaltsilizid in den p+-dotierten Bereich 213 ausgebildet. Dies erfolgt unter Verwendung des Ionenimplantations- Verfahrens. Ferner wird die strukturierte, zweite Siliziumdioxid-Schicht 211 von der Oberfläche der Schichtenfolge entfernt, und es wird eine zusammenhängende, dritte Siliziumdioxid-Schicht 222 auf der Oberfläche der Schichtenfolge ausgebildet, wodurch die Schichtenfolge 220 erhalten wird.
  • Um die in Fig. 2D gezeigte Schichtenfolge 230 zu erhalten, werden in einem weiteren Verfahrensschritt mögliche Schäden in der Schichtenfolge 220 infolge der zuvor durchgeführten Implantationen thermisch ausgeheilt, indem ein RTA-Verfahren ("rapid thermal annealing") durchgeführt wird. Dabei dient die zweite Siliziumdioxid-Schicht 222 als Schutzschicht. Nach Durchführung des RTA-Verfahrens wird die zweite Siliziumdioxid-Schicht 222 entfernt.
  • Die in Fig. 2E gezeigte Schichtenfolge 240 wird erhalten, indem zunächst auf der Schichtenfolge 230 eine Deck-Schicht 241 aus Silizium des p-Leitungstyps epitaktisch aufgewachsen wird, so dass die Deck-Schicht 241 eine einkristalline Silizium-Schicht ist. Ferner wird unter Verwendung einer weiteren Maske (nicht gezeigt in den Figuren) in einem lateral begrenzten Oberflächen-Bereich ein zweiter ndotierter Wannen-Bereich 242 ausgebildet. Dies erfolgt gemäß dem beschriebenen Ausführungsbeispiel mittels Implantierens von Phosphor-Atomen in die Deck-Schicht 241.
  • Um die in Fig. 2F gezeigte Schicht-Anordnung 250 gemäß einem zweiten Ausführungsbeispiel der Erfindung, hergestellt gemäß dem zweiten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen einer Schicht-Anordnung, zu erhalten, wird ein p-MOS Vertikal-Transistor 251 und ein p- MOS Peripherie-Transistor, letzterer ausgebildet als planarer Transistor, auf bzw. in einem jeweiligen Oberflächen-Bereich der Schicht-Anordnung 250 ausgebildet.
  • Sowohl die Komponenten als auch das Herstellungsverfahren des p-MOS Vertikal-Transistors 251 und des p-MOS Peripherie- Transistors 252 entsprechen im Wesentlichen dem, was oben bezugnehmend auf Fig. 1E beschrieben ist. Sofern die Transistoren 251, 252 identische Komponenten aufweisen wie die Transistoren 141, 142, sind diese Komponenten mit identischen Bezugsziffern versehen. Abweichungen des Herstellungsverfahrens und der Einzelkomponenten werden im einzelnen beschrieben.
  • Der p-MOS Vertikal-Transistor 251 weist einen zweiten p+- dotierten Bereich 253 auf, der in einem Oberflächen-Bereich der Schicht-Anordnung 250 zwischen der dritten und vierten Isolations-Struktur 148, 149 mittels eines Diffusions- Verfahrens ausgebildet ist, und der als zweiter Source-/Drain-Bereich des p-MOS Vertikal-Transistors 251 dient. Ferner ist ein Stapelkondensator 254 auf dem zweiten p- dotierten Bereich 253 ausgebildet, so dass der p-MOS Vertikal-Transistor 251 den Auswahltransistor und der Stapelkondensator 254 den Speicherkondensator einer DRAM- Speicherzelle ("dynamic random access memory") bildet. Der Stapelkondensator 254 ist gebildet von einem ersten und einem zweiten elektrisch leitfähigen Kondensatorelement 254a, 254c, zwischen denen ein Kondensator-Dielektrikum 254b ausgebildet ist. Insbesondere kann der Stapelkondensator 254 ein Dielektrikum mit einer hohen relativen Dielektrizitätskonstante aufweisen ("high-k-material"). Weist der Stapelkondensator ein ferroelektrisches Dielektrikum auf, so können der Stapelkondensator und der p-MOS Vertikal- Transistor als FRAM-Speicherzelle ("ferroelectric random access memory") verwendet werden. Es ist anzumerken, dass anstelle des p-MOS Vertikal-Transistors 251 auch ein n-MOS Vertikal-Transistor vorgesehen sein kann und die Funktionalität eines Schalttransistors in einer DRAM- Speicherzelle wahrnehmen kann. Die aus dem p-MOS Vertikal- Transistor 251 und dem Stapelkondensator 254 gebildete Speicherzelle ist mittels der metallisch leitfähigen Struktur 251 ansteuerbar, welche die Funktionalität einer Bit-Leitung erfüllen kann. Der erste p-dotierte Bereich 213 weist die Funktionalität des ersten Source-/Drain-Bereichs des p-MOS Vertikal-Transistors 251 auf, und derjenige Teilbereich des zweiten n-dotierten Wannen-Bereichs 242, welcher von dem ersten p+-dotierten Bereich 213, dem zweiten p+-dotierten Bereich 253 sowie von der dritten und vierten Isolations- Struktur 148, 149 begrenzt ist, nimmt die Funktionalität des Kanal-Bereichs des p-MOS Vertikal-Transistors 251 wahr. Die dritte und vierte Isolations-Struktur 148, 149 dient als Gateoxid-Schicht. Die erste und zweite Polysilizium-Struktur 145, 146 weisen die Funktionalität einer Gate-Elektrode auf. Mittels der ersten und zweiten Isolations-Struktur 143, 144 wird der p-MOS Vertikal-Transistor 251 von der Umgebung elektrisch isoliert.
  • Der p-MOS Peripherie-Transistor 252 unterscheidet sich von dem in Fig. 1E gezeigten n-MOS Peripherie-Transistor 142 dadurch, dass die beiden Source-/Drain-Bereiche von einem dritten und einem vierten p+-dotierten Bereich 255, 256 gebildet werden, die in ähnlicher Weise ausgebildet werden, wie die in Fig. 1E gezeigten dritten und vierten n+-dotierten Bereiche 153, 154.
  • Die Schichtstruktur 250 ist als dynamische RAM-Speicherzelle (DRAN-Speicherzelle) verwendbar, wobei die zu speichernde Information in den Stapelkondensator 254 programmiert wird, und wobei eine DRAM-Speicherzelle einer Anordnung von DRAM- Speicherzellen auswählbar ist, indem der als Auswahltransistor dienende p-MOS Vertikal-Transistor 251 mittels Anlegens eines entsprechenden elektrischen Potentials an seinen Gate-Anschluss 145, 146 in den leitenden Zustand gebracht wird.
  • In diesem Dokument sind folgende Veröffentlichungen zitiert:
    [1] DE 295,19,160 C1
    [2] Schüppen, A, Vescan, L, Jebasinski, R, v. d. Hart, A, Lüth, H (1992) "Effect of doping profiles on Si/CoSi2 permeable base transistors" Microelectronic Engineering 18: 259-266
    [3] Risch, L, Rösner, W, Schulz, T (1999) "Transistor verkehrt", Spektrum der Wissenschaft, Ausgabe Juni 1999, S. 94f Bezugszeichenliste 100 Schichtenfolge
    101 erster n+-dotierter Bereich
    102 einkristallines Silizium-Substrat
    103 erste Siliziumdioxid-Schicht
    104 Siliziumdioxid-Fenster
    110 Schichtenfolge
    111 metallisch leitfähige Struktur
    112 zweite Siliziumdioxid-Schicht
    120 Schichtenfolge
    130 Schichtenfolge
    131 Deck-Schicht
    140 Schicht-Anordnung
    141 n-MOS Vertikal-Transistor
    142 n-MOS Peripherie-Transistor
    143 erste Isolations-Struktur
    144 zweite Isolations-Struktur
    145 erste Polysilizium-Struktur
    146 zweite Polysilizium-Struktur
    147 zweiter n+-dotierter Bereich
    148 dritte Isolations-Struktur
    149 vierte Isolations-Struktur
    150 fünfte Isolations-Struktur
    151 sechste Isolations-Struktur
    152 siebte Isolations-Struktur
    153 dritter n+-dotierter Bereich
    154 vierter n+-dotierter Bereich
    155 dritte Polysilizium-Struktur
    200 Schichtenfolge
    201 einkristallines Silizium-Substrat
    202 erstes Siliziumdioxid-Fenster
    203 erste Siliziumdioxid-Schicht
    204 erster n-dotierter Wannen-Bereich
    210 Schichtenfolge
    211 zweite Siliziumdioxid-Schicht
    212 zweites Siliziumdioxid-Fenster
    213 erster p+-dotierter Bereich
    220 Schichtenfolge
    221 metallisch leitfähige Struktur
    222 zweite Siliziumdioxid-Schicht
    230 Schichtenfolge
    240 Schichtenfolge
    241 Deck-Schicht
    242 zweiter n-dotierter Wannen-Bereich
    250 Schicht-Anordnung
    251 p-MOS Vertikal-Transistor
    252 p-MOS Peripherie-Transistor
    253 zweiter p+-dotierter Bereich
    254 Stapelkondensator
    254a erstes elektrisch leitfähiges Kondensator-Element
    254a Kondensator-Dielektrikum
    254c zweites elektrisch leitfähiges Kondensator-Element
    255 dritter p+-dotierter Bereich
    256 vierter p+-dotierter Bereich

Claims (21)

1. Schicht-Anordnung
mit einem einkristallinen Substrat;
mit einem hochdotierten Bereich in dem Substrat;
mit einer metallisch leitfähigen Struktur in dem hochdotierten Bereich;
wobei ein in einem Oberflächen-Bereich des Substrats angeordneter Teilbereich des hochdotierten Bereichs einkristallin ist.
2. Schicht-Anordnung nach Anspruch 1, die eine Deck-Schicht auf dem Oberflächen-Bereich des Substrats aufweist.
3. Schicht-Anordnung nach Anspruch 1 oder 2, bei welcher der hochdotierte Bereich und die darin enthaltene metallisch leitfähige Struktur in einem in dem Substrat angeordneten dotierten Wannen-Bereich angeordnet sind.
4. Schicht-Anordnung nach einem der Ansprüche 1 bis 3, bei der das Substrat ein Silizium-Substrat ist.
5. Schicht-Anordnung nach einem der Ansprüche 1 bis 4, bei der die metallisch leitfähige Struktur ein metallisches Material aufweist.
6. Schicht-Anordnung nach einem der Anspräche 1 bis 5, bei der die metallisch leitfähige Struktur Silizid-Material aufweist.
7. Schicht-Anordnung nach Anspruch 6, bei der die metallisch leitfähige Struktur
Kobaltsilizid und/oder
Wolframsilizid
aufweist.
8. Schicht-Anordnung nach einem der Ansprüche 2 bis 7, bei der die Deck-Schicht aus einkristallinem Material ausgebildet ist.
9. Schicht-Anordnung nach einem der Ansprüche 2 bis 8, bei der die Deck-Schicht aus Silizium-Material hergestellt ist.
10. Schicht-Anordnung nach einem der Ansprüche 1 bis 9 mit einem darin und/oder darauf ausgebildeten Transistor mit einem ersten und einem zweiten Source-/Drain-Bereich, wobei der erste Source-/Drain-Bereich mit der metallisch leitfähigen Struktur gekoppelt ist.
11. Schicht-Anordnung nach Anspruch 10, bei welcher der Transistor ein Vertikal-Transistor ist.
12. Schicht-Anordnung nach Anspruch 10 oder 11, mit einem darin und/oder darauf ausgebildeten Kondensator, wobei der Kondensator mit dem zweiten Source-/Drain-Bereich des Transistors gekoppelt ist.
13. Schicht-Anordnung nach einem der Ansprüche 1 bis 12, bei welcher der hochdotierte Bereich in dem Substrat lateral begrenzt ist.
14. Speicherzelle mit einer Schicht-Anordnung nach einem der Ansprüche 1 bis 13.
15. Speicherzellen-Anordnung mit einer Mehrzahl von Speicherzellen nach Anspruch 14.
16. Speicherzellen-Anordnung nach Anspruch 15 die als dynamischer RAM-Speicher ausgebildet ist.
17. Verfahren zum Herstellen einer Schicht-Anordnung, bei dem
ein hochdotierter Bereich in einem einkristallinen Substrat ausgebildet wird;
eine metallisch leitfähige Struktur in dem hochdotierten Bereich derart ausgebildet wird, dass ein in einem Oberflächen-Bereich des Substrats angeordneter Teilbereich des hochdotierten Bereichs einkristallin ist.
18. Verfahren nach Anspruch 17, bei dem eine Deck-Schicht auf dem Oberflächen-Bereich des Substrats epitaktisch aufgewachsen wird.
19. Verfahren nach Anspruch 17 oder 18, bei dem der hochdotierte Bereich mittels Ionenimplantation oder Diffusion ausgebildet wird.
20. Verfahren nach einem der Ansprüche 17 bis 19, bei dem die metallisch leitfähige Struktur mittels Ionenimplantation ausgebildet wird.
21. Verfahren nach Anspruch 19 oder 20, bei dem der hochdotierte Bereich in dem Substrat und/oder bei dem die metallisch leitfähige Struktur in dem hochdotierten Bereich unter Verwendung mindestens einer Hilfs-Schicht lateral begrenzt wird, indem vor dem Durchführen des Ionenimplantations-Verfahrens bzw. des Diffusions-Verfahrens die mindestens eine Hilfs-Schicht auf der Schicht-Anordnung abgeschieden und unter Verwendung eines Lithographie- und Ätz-Verfahrens strukturiert wird.
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