DE102006032958B4 - Speicherzellenarray mit vergrabener Bitleitung mit reduziertem Widerstand und Herstellungsverfahren hierfür - Google Patents

Speicherzellenarray mit vergrabener Bitleitung mit reduziertem Widerstand und Herstellungsverfahren hierfür Download PDF

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Abstract

Speicherzellenarray mit einer Mehrzahl von Speicherzellen, wobei jede der Speicherzellen ein Source- und ein Draingebiet aufweist, die mittels entsprechender vergrabener Bitleitungen innerhalb eines Halbleitersubstrats (1) definiert werden, wobei jede der Bitleitungen ein dotiertes Halbleitergebiet (15) als auch ein innerhalb des dotierten Halbleitergebiets (15) ausgebildetes leitfähiges Gebiet (12) aufweist, das eine vom dotierten Halbleitergebiet (15) verschiedene Materialzusammensetzung aus mittels vermittelter Epitaxie erzeugtem CoSi2aufweist und wenigstens von zwei benachbarten Speicherzellen der Mehrzahl von Speicherzellen gemeinsam verwendet wird.

Description

  • Die Erfindung betrifft eine vergrabene Bitleitung mit reduziertem Widerstand für einen Speicherzellenarray und ein Herstellungsverfahren hierfür.
  • Einer der Hauptaspekte in der Technologieentwicklung von Halbleiterspeicherzellen betrifft die Verkleinerung der Speicherzellen zur Erhöhung deren Dichte auf einer Halbleiterscheibe, wodurch die Kosten pro Bit reduziert werden können. Beim Verkleinern einer Speicherzelle mit vergrabenen Bitleitungen nehmen jedoch die Querschnittsflächen dieser vergrabenen Bitleitungen ebenso ab, was zu einem unerwünschten Anstieg des elektrischen Widerstands führt.
  • DE 103 28 577 B4 beschreibt eine nichtflüchtige Speicherzelle und Herstellungsverfahren. Die NROM-Zelle ist an der Oberfläche eines Halbleiterkörpers oder einer Halbleiterschicht angeordnet, der bzw. die mit elektrisch isolierenden Bereichen ausgestattet ist, die sich vertikal in Bezug auf diese Oberfläche gerade herunter in den Halbleiterkörper bzw. die Halbleiterschicht zwischen Bitleitungen und auf beiden Seiten einer zur Adressierung der Speicherzelle bereitgestellten entsprechenden Wortleitung erstrecken, wobei die elektrisch isolierenden Bereiche zu der Wortleitung selbstjustiert und vorzugsweise auch zu den Bitleitungen selbstjustiert angeordnet sind und sich mindestens bis zu einem unteren Grenzniveau des Source-Bereichs und des Drain-Bereichs erstrecken. Die elektrisch isolierenden Bereiche umfassen vorzugsweise einen unterätzten Bereich oder eine vergrabene Schicht unter dem Kanalbereich, die sich zwischen den Bereichen von Source und Drain befindet. Das Punching des Transistors wird mittels der elektrisch isolierenden Bereiche vermieden oder zumindest behindert.
  • DE 101 10 150 A1 betrifft ein Verfahren zum Herstellen von metallischen Bitleitungen für Speicherzellenarrays, Verfahren zum Herstellen von Speicherzellenarrays und Speicherzellenarray. Das Verfahren zum Herstellen von Bitleitungen für ein Speicherzellenarray umfasst zunächst den Schritt des Bereitstellens einer Schichtstruktur aus einem Substrat mit in eine Oberfläche desselben implantierten Transistorwannen, einer auf der Oberfläche des Substrats vorgesehenen Speichermediumschichtfolge und einer auf der Speichermediumschichtfolge vorgesehenen Gatebereichschicht. In der Gatebereichschicht werden Bitleitungsausnehmungen, die bis zu der Speichermediumschichtfolge reichen, erzeugt. Nachfolgend werden isolierende Abstandsschichten auf seitlichen Oberflächen der Bitleitungsausnehmungen erzeugt, woraufhin eine Source/Drainimplantation nach einer vollständigen oder teilweisen Beseitigung der Speichermediumschichtfolge im Bereich der Bitleitungsausnehmungen durchgeführt wird. Im Anschluss wird das Substrat im Bereich der Bitleitungsausnehmungen vollständig freigelegt, falls dies vor der Implantation nicht erfolgt ist. Dann werden auf dem freigelegten Substrat Metallisierungen zum Erzeugen von metallischen Bitleitungen erzeugt, wobei die Metallisierungen durch die isolierenden Abstandsschichten von der Gatebereichschicht isoliert sind.
  • Eine vergrabene Bitleitung mit reduziertem Widerstand als auch ein Herstellungsverfahren hierfür wäre wünschenswert.
  • Die Erfindung betrifft ein Speicherzellenarray mit vergrabener Bitleitung mit reduziertem Widerstand und ein Herstellungsverfahren hierfür gemäß den unabhängigen Patentansprüchen 1 und 5.
  • Gemäß einem Aspekt der Erfindung enthält ein Speicherzellenarray eine Mehrzahl von Speicherzellen, wobei jede der Speicherzellen ein Source- und ein Draingebiet aufweist, die mittels entsprechender vergrabener Bitleitungen innerhalb eines Halbleitersubstrats definiert sind, wobei jede der Bitleitungen ein dotiertes Halbleitergebiet als auch ein innerhalb des dotierten Halbleitergebiets ausgebildetes leitfähiges Gebiet aufweist, das eine vom dotierten Halbleitergebiet verschiedene Materialzusammensetzung aus mittels vermittelter Epitaxie erzeugtem CoSi2aufweist und wenigstens von zwei benachbarten Speicherzellen der Mehrzahl von Speicherzellen gemeinsam verwendet wird. Vorzugsweise wird das leitfähige Gebiet durchgängig entlang einer zugeordneten Bitleitung ausgebildet. Jedoch können ebenso Unterbrechungen vorgesehen sein.
  • Das dotierte Halbleitergebiet steht in direktem elektrischem Kontakt mit dem leitfähigen Gebiet. Die Mehrzahl von Speicherzellen können beispielsweise entlang von das Array definierenden Spalten und Zeilen angeordnet sein. Die Bitleitungen können sich beispielsweise entlang der Zeilen oder Spalten erstrecken.
  • Bei einer bevorzugten Ausführungsform weist das dotierte Halbleitergebiet mehrere überlappende dotierte Halbleiterzonen auf. Diese können im Hinblick auf ein Profil des pn-Übergangs, das die elektrischen Eigenschaften der Speicherzellen beeinflusst, optimiert sein. Jede der vergrabenen Bitleitungen kann als Source-/Draingebiet einer Speicherzelle dienen, die ein Kanalgebiet zu ihrer Linken aufweist und gleichzeitig kann diese als Source-/Draingebiet einer weiteren Speicherzelle wirken, deren Kanalgebiet rechts von der Bitleitung liegt.
  • Gemäß einer weiteren Ausführungsform der Erfindung weist das leitfähige Gebiet einen lateralen Abstand zu Seitenwänden des dotierten Halbleitergebiets als auch einen vertikalen Abstand zu einer Unterseite des dotierten Halbleitergebiets auf, wobei das leitfähige Gebiet sich bis zu einer Oberfläche des Halbleitersubstrats erstreckt. Ein elektrischer Kontakt zu dem dotierten Halbleitergebiet kann über das leitfähige Gebiet erzielt werden, wobei das leitfähige Gebiet beispielsweise direkt über die Substratoberfläche an einen Kontaktstöpsel angeschlossen sein kann.
  • Gemäß einer weiteren Ausführungsform der Erfindung weist das leitfähige Gebiet einen Schichtwiderstand auf, der wenigstens fünfmal kleiner ist als der Schichtwiderstand des dotierten Halbleitergebiets. Dadurch wird es möglich, einen geeigneten Widerstand der vergrabenen Bitleitungen selbst bei deren Verkleinerung zu kleineren Strukturgrößen hin zu erzielen.
  • Eine Ausführungsform der Erfindung gibt ein Verfahren zum Herstellen von vergrabenen Bitleitungen eines Flash-Speicherzellenarrays an mit den Schritten Bereitstellen eines Halbleitersubstrats mit einer Struktur eines dielektrischen Schichtstapels, der auf einer Oberfläche des Halbleitersubstrats ausgebildet ist, einer auf dem dielektrischen Schichtstapel ausgebildeten leitfähigen Schicht und einer auf der leitfähigen Schicht ausgebildeten Abdeckungsschicht, Ausbilden von Gräben in die Struktur zum Freilegen eines Teils des Halbleitersubstrats, Ausbilden von wenigstens einer Vermittlungsschicht aus Ti oder einem Siliziumoxid auf der Struktur und dem freigelegten Teil des Halbleitersubstrats, wobei die Vermittlungsschicht ein epitaktisches Wachstum von CoSi2 vermittelt, Ausbilden wenigstens einer Metallschicht aus Co auf der wenigstens einen Vermittlungsschicht, Ausführen von wenigstens einem Ausheilschritt zur Diffusion von Metallatomen aus der wenigstens einen Metallschicht durch die wenigstens eine Vermittlungsschicht in das Halbleitersubstrat zur Ausbildung eines leitfähigen Gebiets darin, Entfernen der wenigstens einen Metallschicht und der wenigstens einen Vermittlungsschicht, Ausbilden einer isolierenden Spacerstruktur, welche Seitenwände der Gräben bedeckt, Ausbilden eines dotierten Halbleitergebiets innerhalb des freigelegten Teils des Halbleitersubstrats zur Einbettung des leitfähigen Gebiets und Auffüllen der Gräben mit einem dielektrischen Material und Entfernen der Abdeckungsschicht, eines Teils der isolierenden Spacerstruktur sowie eines Teils des dielektrischen Materials zur Freilegung der leitfähigen Schicht.
  • Der dielektrische Schichtstapel kann als Ladungsspeichergebiet der Speicherzelle dienen und die leitfähige Schicht kann weiter zur Bereitstellung von Wortleitungen verarbeitet werden.
  • Bei einer weiteren Ausführungsform ist der dielektrische Schichtstapel aus einem Stapel mit Oxid/Nitrid/Oxid-Schichten ausgebildet, wobei innerhalb der Nitridschicht Ladung aufgrund deren geringen Ladungsträgerbeweglichkeit gespeichert wird.
  • Die wenigstens eine Metallschicht ist aus Co ausgebildet. Co ermöglicht ein Silizid mit geringem spezifischen Widerstand, wodurch eine geeignete Erniedrigung des Widerstands der vergrabenen Bitleitung durch Ausbilden des leitfähigen Gebiets aus CoSi2 erzielt werden kann.
  • Die wenigstens eine Vermittlungsschicht ist aus Ti oder einem Siliziumoxid ausgebildet. Eine derartige Vermittlungsschicht ermöglicht eine vorteilhafte vermittelte Epitaxie (”mediated epitaxy”), die innerhalb des Halbleitersubstrats zu einkristallinem CoSi2 unterhalb einer Substratoberfläche führt. Das Ausbilden des CoSi2 wird als Salizid-(selbstjustierter Silizid)-Prozess durchgeführt, so dass eine Selbstausrichtung des dotierten Halbleitergebiets in Bezug auf das leitfähige Gebiet erzielt wird. Die Verwendung von epitaktischem CoSi2 ist zudem von Vorteil im Hinblick auf eine Temperaturstabilitätsanforderung, da Aktivierungsausheilungen im späteren Prozessablauf implementiert sein können.
  • Das dotierte Halbleitergebiet kann in vorteilhafter Weise durch Implantation von Dotierstoffen ausgebildet werden.
  • Zusätzlich oder alternativ kann das dotierte Halbleitergebiet in einer weiteren vorteilhaften Entwicklung unter Verwendung des leitfähigen Gebiets als Dotierstoffquelle zur Diffusion von Dotierstoffen aus dem leitfähigen Gebiet in das zu dotierende Halbleitergebiet ausgebildet werden. Somit dient das leitfähige Gebiet als Dotierstoffquelle bei der Ausbildung der den vergrabenen Bitleitungen entsprechenden Source-/Drain-Gebieten.
  • Bei einer weiteren Ausführungsform werden weitere Dotierstoffe in das Halbleitersubstrat zur Ausbildung von Pocketgebieten in Kantenbereichen des freigelegten Teils des Halbleitersubstrats implantiert. Diese Pocketgebiete können Teil des dotierten Halbleitergebiets sein und der Optimierung eines Profils des pn-Übergangs im Hinblick auf die elektrischen Eigenschaften der Speicherzellen dienen, z. B. zur Abstimmung eines elektrischen Feldverlaufs im Draingebiet im Hinblick auf die Erzeugung von heißen Ladungsträgern.
  • Bei einer weiteren Ausführungsform werden die Dotierstoffe zur Ausbildung des Halbleitergebiets vor oder nach oder teilweise vor und teilweise nach der Ausbildung der isolierenden Spacerstruktur implantiert. Eine Abfolge der Implantationen kann beispielsweise unter Berücksichtigung einer Breite der Gräben als auch der isolierenden Spacerstruktur geeignet gewählt werden. Jedoch kann die Prozessintegration auch von weiteren Aspekten beeinflusst werden.
  • Weitere Aspekte und Vorteile der Erfindung werden in der nachfolgenden Beschreibung mit Bezug zu den begleitenden Figuren ersichtlich. Es zeigen:
  • 1A–1H schematische Querschnittsansichten aufeinander folgender Prozessschritte während des Herstellens einer vergrabenen Bitleitung einer Flash-Speicherzelle mit reduziertem Widerstand gemäß einer ersten Ausführungsform der Erfindung;
  • 2A–2E schematische Querschnittsansichten aufeinander folgender Prozessschritte während der Herstellung einer vergrabenen Bitleitung einer Flash-Speicherzelle mit reduziertem Widerstand gemäß einem Beispiel.
  • 1A bis 1H zeigen eine Ausführungsform eines Verfahrens zum Ausbilden einer Bitleitung eines Flash-Speicherzellenarrays gemäß der Erfindung. Diese Figuren stellen beispielhafte schematische Querschnittsansichten aufeinander folgender Prozessschritte während des Herstellens einer vergrabenen Bitleitung mit reduziertem Widerstand dar. Obwohl die Querschnittsansichten der Anschaulichkeit halber lediglich die Herstellung einer einzelnen Bitleitung zeigen, kann gleichzeitig eine Vielzahl von Bitleitungen bereitgestellt werden.
  • In 1A wird ein Halbleitersubstrat 1 mit einer Substratoberfläche 2 bereitgestellt. Das Halbleitersubstrat 1 kann beispielsweise aus Silizium bestehen. Jedoch können weitere Halbleitermaterialien wie Ge, SiGe, SiC, III–V-Verbindungshalbleiter wie GaAs oder weitere Verbindungshalbleiter verwendet werden. Auf dem Halbleitersubstrat 1 ist ein dielektrischer Schichtstapel 3 ausgebildet, der als Ladungsspeichergebiet für die herzustellenden Flash-Speicherzellen dient. Der dielektrische Schichtstapel 3 weist einen so genannten ONO-Stapel auf, nämlich eine Nitridschicht 4, die zwischen zwei Oxidschichten 5, 6 ausgebildet ist. Jedoch kann der dielektrische Schichtstapel 3 ebenso weitere Materialien aufweisen, die sich zur Ausbildung eines Ladungsspeichergebiets eignen. Auf dem dielektrischen Schichtstapel 3 ist eine leitfähige Schicht 7 vorgesehen, die in einem späteren Prozessstadium (hierin nicht weiter ausgeführt) beispielsweise zur Bereitstellung von Wortleitungen für die Speicherzellen dienen kann. Als Material für die leitfähige Schicht kann beispielsweise dotiertes polykristallines Silizium dienen. Jedoch können viele weitere leitfähige Materialien verwendet werden, z. B. leitfähige oder halbleitende Materialien. Auf der leitfähigen Schicht 7 ist eine Abdeckungsschicht 8 vorgesehen, die in Bezug auf nachfolgende Prozessschritte als Hartmaske für die leitfähige Schicht 7 dient. Die Abdeckungsschicht 8 kann beispielsweise als Nitridschicht ausgebildet sein.
  • Um die Substratoberfläche 2 teilweise freizulegen, wird ein Graben 9 in die Abdeckungsschicht 8, die leitfähige Schicht 7 und den dielektrischen Schichtstapel 3 ausgebildet.
  • In 1B wird eine Vermittlungsschicht 10 ausgebildet, die Seitenwände und eine Unterseite des Grabens 9 als auch die Abdeckungsschicht 8 bedeckt. Die Vermittlungsschicht 10 kann als geeignetes Material im Hinblick auf die Ausbildung eines innerhalb des Halbleitersubstrats zu erzeugenden leitfähigen Gebiets gewählt werden. Auf der Vermittlungsschicht 10 wird eine Metallschicht 11 ausgebildet. Die Metallschicht 11 dient als Materialquelle für die nachfolgende Ausbildung eines das leitfähige Gebiet darstellenden Silizids. Die Metallschicht 11 kann beispielsweise aus Co und die Vermittlungsschicht 10 kann etwa aus Ti oder einem Oxid des Siliziums ausgebildet werden. Jedoch können weitere Materialien verwendet werden, die einen Salizidprozess (selbstjustierter Silizidprozess) zur Definition des leitfähigen Gebiets aus CoSi2innerhalb des Halbleitersubstrats 1 ermöglichen.
  • Während des Salizidprozesses diffundieren Metallatome aus der Metallschicht 11 in das Halbleitersubstrat 1 durch die Vermittlungsschicht 10 (siehe 1B), wodurch das das leitfähige Gebiet 12 darstellende Silizid ausgebildet wird, siehe 1C. Das leitfähige Gebiet 12 enthält einkristallines CoSi2, das während eines Salizidprozesses mit einem oder zwei Schritten unter Verwendung einer Ti- oder einer Oxidschicht als Vermittlungsschicht 10 und einer Co-Schicht als Metallschicht 11 durch eine Ti- oder Oxid-vermittelte Epitaxie von CoSi2 ausgebildet wird. 1C kennzeichnet ein Prozessstadium nach dem Ausbilden des leitfähigen Gebiets 12. Die Metallschicht 11 als auch die Vermittlungsschicht 10 werden entfernt, z. B. mit einem einstufigen oder zweistufigen Ätzprozess.
  • In der Querschnittsansicht von 1D werden Pocketgebiete 13, 13' innerhalb des Halbleitersubstrats 1 in Kantenbereichen des freigelegten Teils des Halbleitersubstrats 1 ausgebildet. Die Pocketgebiete 13, 13' können beispielsweise durch zwei getrennte verkippte Implantationen bereitgestellt werden. Die Pocketgebiete 13, 13' dienen der Einstellung eines geeigneten Profils des pn-Übergangs im Hinblick auf eine elektrische Feldverteilung.
  • In 1E wird eine isolierende Spacerstruktur 14 an den Seitenwänden des Grabens 9 ausgebildet. Die isolierende Spacerstruktur 14 kann etwa aus TEOS (Tetraethylorthosilan) ausgebildet sein. Jedoch können weitere isolierende Materialien verwendet werden. Die isolierende Spacerstruktur 14 kann beispielsweise in einem zweistufigen Prozess hergestellt werden, nämlich in einem ersten Abscheideschritt, dem ein zweiter Ätzschritt zur Definierung der isolierenden Spacerstruktur 14 als nach der Ätzung verbleibendem Rest folgt.
  • In 1F wird eine dotierte Halbleiterzone 15 innerhalb des Halbleitersubstrats 1 ausgebildet. Die Halbleiterzone 15 kann durch Implantation von Dotierstoffen in das Halbleitersubstrat 1 oder durch Verwenden des leitfähigen Gebiets 12 als Dotierstoffquelle definiert werden, wobei die Dotierstoffe im letzteren Falle zur Definition der dotierten Halbleiterzone 15 nach außen diffundiert werden. Die dotierte Halbleiterzone 15 überlappt mit den Pocketgebieten 13, 13' und definiert ein dotiertes Halbleitergebiet. Das leitfähige Gebiet 12 ist in das dotierte Halbleitergebiet eingebettet, wobei beide Gebiete eine vergrabene Bitleitung darstellen. Das dotierte Halbleitergebiet dient als Source-/Draingebiet für die Speicherzellen. In diesem Beispiel wird das dotierte Halbleitergebiet mit den Pocketgebieten 13, 13' als auch die dotierte Halbleiterzone 15 von zwei benachbarten Speicherzellen gemeinsam verwendet. Zur Linken des dotierten Halbleitergebiets ist ein Kanalgebiet einer Speicherzelle ausgebildet, auf dem ein entsprechender Teil des dielektrischen Schichtstapels 3 als Ladungsspeichergebiet ausgebildet ist. Zur Rechten des dotierten Halbleitergebiets ist ein weiteres Kanalgebiet einer weiteren Speicherzelle ausgebildet, auf dem ein entsprechender Teil des dielektrischen Schichtstapels 3 als Ladungsspeichergebiet erzeugt ist. entlang der vergrabenen Bitleitung kann eine Vielzahl von Speicherzellen (in dieser vereinfachten Querschnittsansicht nicht erkennbar) vorgesehen sein. Das leitfähige Gebiet 12 reduziert den Widerstand der vergrabenen Bitleitung erheblich. Es ist vorteilhaft, das leitfähige Gebiet 12 innerhalb des dotierten Halbleitergebiets einzubetten, so dass das leitfähige Gebiet 12 die elektrischen Eigenschaften der Speicherzellen nicht verschlechtert, z. B. aufgrund dessen Einfluss auf das Profil des pn-Übergangs.
  • Nach dem Ausbilden der dotierten Halbleiterzone 15 wird der Graben 9 mit einem dielektrischen Material 16 aufgefüllt, siehe 1G. Das dielektrische Material 16 kann beispielsweise TEOS entsprechen. Jedoch können selbstverständlich weitere dielektrische Materialien verwendet werden.
  • Nun wird Bezug auf 1H genommen. Nach dem Auffüllen des Grabens 9 mit dem dielektrischen Material 16 (siehe 1G) werden die Abdeckungsschicht 8 als auch ein Teil der isolierende Spacerstruktur 14 und das dielektrische Material 16 zur Freilegung der leitfähigen Schicht 7 entfernt. Das Entfernen kann beispielsweise durch CMP (chemisch-mechanisches Polieren) erfolgen. Auf der freigelegten leitfähigen Schicht 7 wird eine weitere leitfähige Schicht 7' ausgebildet. Die weitere leitfähige Schicht 7' kann aus dem Material der leitfähigen Schicht 7 bestehen. Beide Schichten 7, 7' können beispielsweise aus polykristallinem Silizium bestehen. Die leitfähigen Schichten 7, 7' können als Material dienen, das in späteren Prozessschritten beim Definieren der Wortleitungen des Speicherzellenarrays strukturiert wird.
  • 2A bis 2E zeigen schematische Querschnittsansichten aufeinander folgender Prozessschritte während des Herstellens einer vergrabenen Bitleitung eines Flash-Speicherzellenarrays gemäß einem Beispiel.
  • Nun wird Bezug auf 2A genommen. Auf dem Halbleitersubstrat 1 ist ein dielektrischer Schichtstapel 3 vorgesehen. Der dielektrische Schichtstapel 3 weist zwei Oxidschichten 5, 6 mit einer dazwischen ausgebildeten Nitridschicht 4 auf. Auf dem dielektrischen Schichtstapel 3 ist die leitfähige Schicht 7 ausgebildet. Auf der leitfähigen Schicht 7 ist die Abdeckungsschicht 8 ausgebildet. Ein Graben 9 ist innerhalb der Abdeckungsschicht 8, der leitfähigen Schicht 7 als auch des dielektrischen Schichtstapels 3 zur Freilegung eines Teils der Substratoberfläche 2 des Halbleitersubstrats 1 geformt. Die Spacerstruktur 14 bedeckt Seitenwände des Grabens 9. Innerhalb des Halbleitersubstrats 1 ist die dotierte Halbleiterzone 15 überlappend mit den Pocketgebieten 13, 13', welche in Kantenbereichen des freigelegten Teils des Halbleitersubstrats 1 ausgebildet sind, vorgesehen. Ein dotiertes Halbleitergebiet mit der dotierten Halbleiterzone 15 als auch den Pocketgebieten 13, 13' definiert ein Source-/Draingebiet, das von zwei benachbarten Speicherzellen gemeinsam verwendet wird. In dieser Darstellung sind diese beiden Speicherzellen zur Linken und zur Rechten des Grabens 9 ausgebildet. Somit ist eine erste Speicherzelle links vom Graben 9 ausgebildet und weist einen entsprechenden linken Teil des dielektrischen Schichtstapels 3 als Ladungsspeichergebiet auf, während eine zweite Speicherzelle rechts vom Graben 9 ausgebildet ist und einen entsprechenden rechten Teil des dielektrischen Schichtstapels 3 als Ladungsspeichergebiet aufweist. Beide Speicherzellen teilen das dotierte Halbleitergebiet als vergrabene Bitleitung und Source-/Draingebiet.
  • In 2B wird ein leitfähiges Gebiet 12 auf der dotierten Halbleiterzone 15 ausgebildet. Das leitfähige Gebiet 12 kann aus dotiertem epitaktischem Silizium bestehen, das etwa durch selektive Epitaxie erzeugt wird oder dieses kann auch aus dotiertem polykristallinem Silizium bestehen. Im letzteren Falle kann das leitfähige Gebiet in einem zweistufigen Prozess erzeugt werden, wobei der Graben 9 zunächst mit einem leitfähigen Material aufgefüllt wird und das Material nachfolgend zur Bereitstellung des leitfähigen Gebiets 12 bis zu einer gewünschten Höhe zurückgeätzt wird. Vorzugsweise weist das leitfähige Gebiet 12 eine Oberseite auf, die unterhalb einer entsprechenden Oberseite der leitfähigen Schicht 7 liegt, so dass ein Freiliegen des leitfähigen Gebiets 12 nach dem Entfernen der Abdeckungsschicht 8 vermieden wird. Das leitfähige Gebiet 12 steht in direktem elektrischem Kontakt mit der dotierten Halbleiterzone 15, wodurch der Widerstand der vergrabenen Bitleitung erniedrigt wird.
  • Nun wird Bezug auf 2C genommen. Hierbei wird der Graben 9 mit dem dielektrischen Material 16 aufgefüllt.
  • Nach dem Auffüllen des Grabens 9 werden die Abdeckungsschicht 8 als auch ein Teil der Spacerstruktur 14 sowie ein Teil des dielektrischen Materials 16 entfernt, z. B. mit CMP, siehe 2D. Somit wird die leitfähige Schicht 7 freigelegt.
  • In nachfolgenden Prozessschritten, die in der schematischen Querschnittsansicht von 2E gezeigt sind, wird eine weitere leitfähige Schicht 7' auf der freigelegten leitfähigen Schicht 7 ausgebildet. Auf der weiteren leitfähigen Schicht 7' wird eine weitere Abdeckungsschicht 8' bereitgestellt. Die weitere Abdeckungsschicht 8' kann beispielsweise als Hartmaske bei der Strukturierung der leitfähigen Schichten 7, 7' zur Bereitstellung von Wortleitungen des Flash-Speicherzellenarrays dienen.

Claims (10)

  1. Speicherzellenarray mit einer Mehrzahl von Speicherzellen, wobei jede der Speicherzellen ein Source- und ein Draingebiet aufweist, die mittels entsprechender vergrabener Bitleitungen innerhalb eines Halbleitersubstrats (1) definiert werden, wobei jede der Bitleitungen ein dotiertes Halbleitergebiet (15) als auch ein innerhalb des dotierten Halbleitergebiets (15) ausgebildetes leitfähiges Gebiet (12) aufweist, das eine vom dotierten Halbleitergebiet (15) verschiedene Materialzusammensetzung aus mittels vermittelter Epitaxie erzeugtem CoSi2aufweist und wenigstens von zwei benachbarten Speicherzellen der Mehrzahl von Speicherzellen gemeinsam verwendet wird.
  2. Speicherzellenarray nach Anspruch 1, wobei das dotierte Halbleitergebiet mehrere überlappende Halbleiterzonen (15, 13, 13') aufweist.
  3. Speicherzellenarray nach Anspruch 1 oder 2, wobei das leitfähige Gebiet (12) sich von innerhalb des Halbleitergebiets (15) bis zu einer Oberfläche des Halbleitersubstrats (1) erstreckt.
  4. Speicherzellenarray nach einem der vorangehenden Ansprüche, wobei das leitfähige Gebiet (12) einen Schichtwiderstand aufweist, der wenigstens fünf Mal kleiner ist als der Schichtwiderstand des dotierten Halbleitergebiets (15).
  5. Verfahren zum Ausbilden von vergrabenen Bitleitungen eines Flash-Speicherzellenarrays mit den Schritten: Bereitstellen eines Halbleitersubstrats (1) mit einer Struktur eines dielektrischen Schichtstapels (3), der auf einer Oberfläche des Halbleitersubstrats (1) ausgebildet ist, einer auf dem dielektrischen Schichtstapel (3) ausgebildeten leitfähigen Schicht (7) und einer auf der leitfähigen Schicht (7) ausgebildeten Abdeckungsschicht (8); Ausbilden von Gräben in die Struktur zum Freilegen eines Teils des Halbleitersubstrats (1); Ausbilden von wenigstens einer Vermittlungsschicht (10) aus Ti oder einem Siliziumoxid auf der Struktur und dem freigelegten Teil des Halbleitersubstrats (1), wobei die Vermittlungsschicht ein epitaktisches Wachstum von CoSi2 vermittelt; Ausbilden wenigstens einer Metallschicht (11) aus Co auf der wenigstens einen Vermittlungsschicht (10); Ausführen von wenigstens einem Ausheilschritt zur Diffusion von Metallatomen aus der wenigstens einen Metallschicht (11) durch die wenigstens eine Vermittlungsschicht (10) in das Halbleitersubstrat (1) zur Ausbildung eines leitfähigen Gebiets (12) darin; Entfernen der wenigstens einen Metallschicht (11) und der wenigstens einen Vermittlungsschicht (10); Ausbilden einer isolierenden Spacerstruktur (14), welche Seitenwände der Gräben (9) bedeckt; Ausbilden eines dotierten Halbleitergebiets (15) innerhalb des freigelegten Teils des Halbleitersubstrats (1) zur Einbettung des leitfähigen Gebiets (12); und Auffüllen der Gräben (9) mit einem dielektrischen Material (16) und Entfernen der Abdeckungsschicht (8), eines Teils der isolierenden Spacerstruktur (14) sowie eines Teils des dielektrischen Materials zur Freilegung der leitfähigen Schicht (7).
  6. Verfahren nach Anspruch 5, wobei der dielektrische Schichtstapel aus einem Stapel mit Oxid/Nitrid/Oxid-Schichten besteht.
  7. Verfahren nach einem der Ansprüche 5 oder 6, wobei das dotierte Halbleitergebiet (15) durch Implantation von Dotierstoffen ausgebildet wird.
  8. Verfahren nach einem der Ansprüche 5 oder 6, wobei das dotierte Halbleitergebiet (15) unter Verwendung des leitfähigen Gebiets (12) als Dotierstoffquelle zur Diffusion von Dotierstoffen aus dem leitfähigen Gebiet (12) in das zu dotierende Halbleitergebiet ausgebildet wird.
  9. Verfahren nach Anspruch 7, wobei weitere Dotierstoffe in das Halbleitersubstrat (1) zur Ausbildung von Pocketgebieten (13, 13') in Kantenbereichen des freigelegten Teils des Halbleitersubstrats (1) implantiert werden.
  10. Verfahren nach einem der Ansprüche 5 bis 9, wobei die Dotierstoffe zur Ausbildung des Halbleitergebiets vor oder nach oder teilweise vor und teilweise nach der Ausbildung der isolierenden Spacerstruktur (14) implantiert werden.
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