CN101106122A - 具有减小的电阻的埋置位线 - Google Patents
具有减小的电阻的埋置位线 Download PDFInfo
- Publication number
- CN101106122A CN101106122A CNA2007101232557A CN200710123255A CN101106122A CN 101106122 A CN101106122 A CN 101106122A CN A2007101232557 A CNA2007101232557 A CN A2007101232557A CN 200710123255 A CN200710123255 A CN 200710123255A CN 101106122 A CN101106122 A CN 101106122A
- Authority
- CN
- China
- Prior art keywords
- memory cell
- conduction region
- semiconductor substrate
- region
- doped
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 141
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 238000000034 method Methods 0.000 claims description 37
- 238000003475 lamination Methods 0.000 claims description 35
- 238000002955 isolation Methods 0.000 claims description 29
- 238000009413 insulation Methods 0.000 claims description 22
- 239000011435 rock Substances 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 229910045601 alloy Inorganic materials 0.000 claims description 15
- 239000000956 alloy Substances 0.000 claims description 15
- 239000003989 dielectric material Substances 0.000 claims description 15
- 229910019001 CoSi Inorganic materials 0.000 claims description 10
- 238000011049 filling Methods 0.000 claims description 10
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 238000000407 epitaxy Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 description 10
- 238000003860 storage Methods 0.000 description 9
- 238000012545 processing Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000009826 distribution Methods 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000002349 favourable effect Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012797 qualification Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Abstract
一种存储单元阵列，包括多个存储单元。每一个存储单元均包括由半导体衬底内的对应的位线所限定的源极区和漏极区。每一条位线均具有掺杂半导体区以及与掺杂半导体区直接电接触的导电区。
Description
技术领域
本发明涉及一种用于存储单元阵列的具有减小的电阻的埋置位线及其制造方法。
背景技术
半导体存储单元技术发展的一个主要目标是降低存储单元的尺寸，以增加它们在半导体晶片上的密度，从而降低每位(bit)的成本。然而，当按比例缩小包括埋置位线的存储单元时，其埋置位线的横截面也相应地减小，导致它们的电阻不期望地增大。因此，强烈期望具有减小的电阻的埋置位线以及其制造方法。
发明内容
本发明特别提出一种具有减小的电阻的埋置位线及其制造方法。根据本发明，存储单元阵列包括多个存储单元，每一个存储单元均包括由半导体衬底内的对应的位线所限定的源极区和漏极区，每一条位线均包括掺杂半导体区以及形成在掺杂半导体区内的导电区，其中，导电区包括与掺杂半导体区不同的组成物质，导电区由沿对应的位线的方向排列的多个存储单元中的至少两个存储单元来共享。
通过存储单元阵列实现本发明实施例的优点，其中，存储单元阵列包括多个闪存单元，每一个闪存单元均包括由对应的位线所限定的源极区和漏极区，每一条位线均包括半导体衬底内的掺杂半导体区以及直接形成在掺杂半导体区上的导电区，其中，导电区由沿对应的位线的方向排列的多个存储单元中的至少两个存储单元共享。
附图说明
附图是为了进一步理解本发明，其包括在本说明书中并构成本说明书的一部分。附图示出了本发明的实施例，并且与描述部分一起用于说明本发明的原理。通过参考以下详细描述更好地了解本发明，所以将会容易地理解本发明的其他实施例和本发明的许多预期优点。附图中的元件不一定相对于彼此按比例绘制。相似的参考标号表示相应的类似部件。
图1A至图1H示出了说明根据本发明第一实施例的在制造具有减小的电阻的闪存单元的埋置位线过程中的连续工艺步骤的示例性截面图。
图2A至图2E示出了根据本发明又一实施例的具有减小的电阻的闪存单元的埋置位线制造过程中的连续工艺步骤的示例性截面图。
具体实施方式
根据本发明，存储单元阵列包括多个存储单元，每一个存储单元均包括由半导体衬底内的对应的位线所限定的源极区和漏极区，每一条位线均包括掺杂半导体区以及形成在掺杂半导体区内的导电区，其中，导电区包括与掺杂半导体区不同的组成物质，导电区由沿着对应的位线的方向排列的多个存储单元中的至少两个存储单元共享。优选地，沿着对应的位线连续地形成导电区。然而，也可以断续设置。
关于掺杂半导体区和导电区之间的组成物质的不同可能是由于导电区的某一成分，在掺杂半导体区内部不存在该成分。掺杂半导体区与导电区直接进行电接触。例如，可沿着限定阵列的列和行定位多个存储单元。例如，可沿着行或列配置位线。
进一步有利地，掺杂半导体区包括至少一个掺杂半导体分区。在掺杂半导体区包括多个掺杂半导体分区的情况下，可考虑到对存储单元电特性的影响的总的结分布使这些分区最优化。例如，每一条埋置位线都可作为存储单元(其包括位于埋置位线左侧的沟道区)的源极区/漏极区，以及作为又一存储单元(其包括位于位线右侧的沟道区)的源极区/漏极区。
根据本发明的又一方面，导电区包括相对于掺杂半导体区侧壁的横向隔离以及相对于掺杂半导体区的底侧的垂直隔离，导电区延伸至半导体衬底的表面。可通过导电区设置与掺杂半导体区的电接触，例如，导电区通过衬底表面直接连接至接触窗插入物。
根据特定的优选实施例，导电区包括硅化物。由于所知的硅化物与掺杂硅相比较低的电阻率，所以与专门由掺杂半导体分区形成的位线相比，可以实现电阻的显著降小。
特别有利的是，导电区包括CoSi2。进一步有利的是，CoSi2是单晶的或多晶的。
根据本发明的又一实施例，导电区包括以欧姆/平方为单位的薄层电阻，其至少是掺杂半导体区的薄层电阻的五分之一。因此，即使当将埋置位线按比例缩小到更小的特征大小，也可以实现埋置位线的适当电阻。
根据本发明的一个实施例，提出了一种形成闪存单元阵列的埋置位线的方法，该方法包括：设置半导体衬底，其包括形成在半导体衬底表面上的介电叠层、形成在介电叠层上的导电层、以及形成在导电层上的盖层的结构；在该结构中形成沟槽以露出半导体衬底的一部分；在该结构和半导体衬底的露出部分上形成至少一个中介层；在至少一个中介层上形成至少一个金属层；实施至少一个退火步骤以通过至少一个中介层将来自至少一个金属层的金属原子扩散到半导体衬底中，以在其中形成导电区；去除至少一个金属层和至少一个中介层；形成覆盖沟槽侧壁的绝缘隔离结构；在半导体衬底的露出部分内形成掺杂半导体区，以包埋导电区；以介电材料填充沟槽，并去除盖层、绝缘隔离结构的一部分、以及介电材料的一部分，以露出导电层。
介电叠层可用作存储单元的电荷存储区，并且导电层可进一步被处理以提供字线。
特别有利的是，介电叠层形成为包括氧化物/氮化物/氧化物层的叠层，其中，由于氮化物层的较低的载流子迁移率，所以将其存储在氮化物层内。
进一步有利地，至少一个金属层由Co形成。Co允许形成低电阻率的硅化物，因此，使得能够通过形成CoSi2的导电区适当降低埋置位线的电阻。
进一步有利的是，由掺杂多晶硅形成导电层。掺杂多晶硅在硅技术中是公知的，例如，作为用于MOS(金属氧化物半导体)晶体管栅极的材料。
尤其有利地，由Ti和硅氧化物构成的组中的一种形成至少一个中介层。这种中介层允许较好的诱导外延，使得半导体衬底内的单晶CoSi2位于衬底表面以下。CoSi2的形成作为金属硅化物(自对准硅化物)工艺来进行，同时提供了掺杂半导体区相关于导电区的自对准。对于在工艺流程中可稍后执行的活性退火所需的温度稳定性，使用外延的CoSi2是更加有利的。
进一步有利的是，通过注入掺杂物形成掺杂半导体区。
作为补充或者作为替换方案，在更为有利的改进方案中，通过将导电区用作掺杂物源，将来自导电区的掺杂物扩散到待掺杂的半导体区中来形成掺杂半导体区。因此，导电区用作用于形成对应于埋置位线的源极/漏极区的掺杂源。
进一步有利的是，另外的掺杂物被注入到半导体衬底中，以在半导体衬底露出部分的边缘区中形成口袋区(pocket region)。这些口袋区可以是掺杂半导体区的一部分，并且可用于使相对于存储单元电特性的结分布最优，例如，考虑到在热载流子生成的漏极区调节电场分布。
进一步有利的是，在形成绝缘隔离结构之前或之后或者贯穿形成所述绝缘隔离结构的这一过程前后(partly before and partly after)注入半导体区的掺杂物。例如，在考虑到绝缘隔离结构以及沟槽的宽度的条件下，可适当选择注入的顺序。然而，有多种方面可影响注入的工艺集成。
根据本发明的又一优选实施例，存储单元阵列包括多个存储单元，每一个单元均包括由对应的位线所限定的源极区和漏极区，每一条位线均包括半导体衬底中的掺杂半导体区以及形成在掺杂半导体区上的导电区，其中，导电区由沿着对应的位线的方向排列的彼此绝缘的两个相邻存储单元的字线之间设置导电区。优选地，沿着对应的位线连续形成导电区。然而，也可以断续设置。
尤其有利的是，导电区横向地与绝缘隔离结构邻接。例如，隔离结构可使导电区与介电叠层和字线隔离。
根据本发明的又一方面，导电区包括掺杂外延半导体层。例如，半导体层的外延(例如，掺杂硅层)允许其厚度的较好的对准。
进一步有利的是，导电区包括掺杂多晶半导体层。
尤其有利的是，导电区包括以欧姆/平方为单位的、与掺杂半导体区的薄层电阻相比较小的薄层电阻。因此，可通过沿着对应的位线的掺杂半导体区和导电区的并联连接来减小埋置位线电阻。
根据本发明的又一方面，提出了一种形成闪存单元阵列的埋置位线的方法，该方法包括：设置半导体衬底，其包括形成在半导体衬底表面上的介电叠层、形成在介电叠层上的导电层、以及形成在导电层上的盖层的结构；在该结构中形成沟槽以露出半导体衬底的一部分；形成覆盖沟槽侧壁的绝缘隔离结构；在半导体衬底的露出部分中形成掺杂半导体区；在掺杂半导体区上的沟槽内形成导电区，导电区部分地填充沟槽；以及通过介电材料填充沟槽，并去除盖层、绝缘隔离结构的一部分、以及介电材料的一部分，以露出导电层。
例如，更多的工艺步骤可提供通过接触窗插塞实现的埋置位线与金属层的电接触，以将存储单元阵列连接至其它电路部分。
尤其有利的是，导电区形成具有直到导电层顶部下方的高度。因此，去除盖层不会影响导电区。
更加有利的是，导电区形成为具有直到介电叠层顶部下方的高度。
进一步有利的是，通过选择外延生长形成导电区。这允许较好地调节导电区的厚度。
此外，或作为可选，进一步有利的是，形成导电区的步骤包括：通过导电材料填充沟槽并执行凹槽蚀刻的步骤，从而去除导电材料的部分以提供导电区。例如，可选择掺杂多晶硅用于导电区。然而，可以使用其它导电材料。
尤其有利的是，介电叠层形成为包括氧化物/氮化物/氧化物层的叠层。介电叠层可提供用于闪存单元的电荷存储区。
进一步有利的是，通过注入掺杂物形成掺杂半导体区。
尤其有利的是，将掺杂物注入半导体衬底，以在半导体衬底的露出部分的边缘区域中形成口袋区。口袋区可以是掺杂半导体区的一部分。例如，口袋区可用于使相关于存储单元电特性的结分布最优。
在以下的详细描述中，参照构成说明书一部分的附图，其中，通过实施本发明的示例性特定实施例示出。应该理解，可以利用其它实施例，并且在不背离本发明范围的情况下，作出结构和逻辑上的改变。因此，以下的详细描述不应理解为对本发明的限制，并且本发明的范围由所附权利要求限定。
图1A至图1H示出了根据本发明示例性实施例的形成闪存单元阵列的方法的实施例。通过实例，这些附图示出了在制造具有减小的电阻的埋置位线期间的连续工艺操作的示例性截面图。尽管为了增加附图的清晰性和可理解性，截面图仅仅示出了单条位线的制造，但可同时提供多条位线。
参照图1A，提供了具有衬底表面2的半导体衬底1。例如，半导体衬底1可以是硅。然而，可以使用许多其它半导体材料，例如，Ge、SiGe、SiC、III-V化合物半导体(例如，GaAs)或其它化合物半导体。在半导体衬底1的顶部形成有用作将被制造的闪存单元的电荷存储区的介电叠层3。介电叠层3包括所谓的ONO叠层，即，在两个氧化物层5、6之间形成氮化物层4。然而，介电叠层3还可包括适合于形成电荷存储区的其它材料。在介电叠层3的顶部设置导电层7，其可用于在随后的工艺阶段中提供存储单元的字线，这将不在本文中进行进一步说明。例如，可使用掺杂多晶硅作为用于导电层的材料。然而，可以使用许多其它导电材料，例如，导电或半导体材料。在导电层7的顶部设置了盖层8，其在随后的工艺步骤中用作导电层7的硬掩模(hardmask)。例如，盖层8可形成为氮化物层。
为了部分地露出衬底表面2，在盖层8、导电层7、和介电叠层3中形成沟槽9。
参照图1B，形成覆盖沟槽9的侧壁和底侧以及盖层8的中介层10。可被选择适合于允许形成导电区的适当材料用于中介层10，该导电区将形成在半导体衬底内。在中介层10的顶部形成金属层11。金属层11作为用于随后形成构成导电区的硅化物的材料源。例如，金属层11可由Co形成，以及中介层10可由Ti或硅氧化物形成。然而，可以使用允许进行金属硅化物(salicide)工艺(自对准硅化物工艺)的其它材料，以限定半导体衬底1内的导电区的其它材料。
在自对准多晶硅化物工艺期间，来自金属层11的金属原子通过中介层10扩散到半导体衬底1中(参见图1B)，以形成组成导电区12的硅化物(参见图1C)。导电区12可包括在使用Ti或氧化物层作为中介层10和Co层作为金属层11的一个或两个步骤的自对准多晶硅化物工艺期间形成的单晶CoSi2，在此期间产生CoSi2的Ti或氧化物诱导外延生长。图1 C示出了形成导电区12之后的工艺阶段。例如，通过一个或两个步骤的蚀刻工艺去除金属层11以及中介层10。
参照图1D的截面图，口袋区13、13′形成在半导体衬底1的露出部分的边缘区域中的半导体衬底1内。例如，通过两个单独的倾斜注入来设置口袋区13、13′。例如，口袋区13、13′可用于相对于电场分布调节适当的结分布。
参照图1E，在沟槽9的侧壁形成绝缘隔离结构14。例如，绝缘隔离结构14可以是TEOS(正硅酸乙酯)。然而，可以使用其它绝缘材料。例如，绝缘隔离结构14可由两个步骤工艺进行制造，即，第一沉积步骤，随后是第二蚀刻步骤，以限定作为剩余物的绝缘隔离结构14。
参照图1F，在半导体衬底1中形成掺杂半导体分区15。可通过将掺杂物注入半导体衬底1内或通过使用导电区12作为掺杂源(掺杂物从导电区12向外扩散以限定掺杂半导体分区15)来限定半导体分区15。掺杂半导体分区15与限定掺杂半导体区的口袋区13、13′重叠。导电区12被包埋在掺杂半导体区中，这两个区都用于限定埋置位线。掺杂半导体区用作存储单元的源极区/漏极区。在本实例中，掺杂半导体区包括口袋区13、13′以及被两个相邻存储单元共享的掺杂半导体分区15。在掺杂半导体区的左侧设置了存储单元的沟道区，具有介电叠层3的各个部分作为形成于其上的电荷存储区。在掺杂半导体区的右侧设置了又一存储单元的沟道区，具有介电叠层3的各个部分作为形成于其上的电荷存储区。沿着埋置位线可设置多个存储单元(在简化截面图中未示出)。导电区12显著地减小了埋置位线的电阻。将导电区12埋入掺杂半导体区中是有利的，使得导电区12不会通过例如其对结分布的影响而劣化存储单元的电特性。
参见图1G，在形成掺杂半导体分区15之后，利用介电材料16填充沟槽9。例如，介电材料16可以选择为TEOS。然而，当然也可以使用其它介电材料。
现在，参照图1H，在利用介电材料17填充沟槽9之后(参见图1G)，去除盖层8以及绝缘隔离结构14和介电材料16的一部分，以露出导电层7。例如，可通过CMP(化学机械抛光)执行去除。在露出的导电层7的顶部形成又一导电层7′。又一导电层7′可以为与导电层7相同的材料。例如，两个层7、7′可以是多晶硅。当限定存储单元阵列的字线时，导电层7、7′可用作在稍后的工艺步骤中被图样化的材料。
图2A和图2E示出了根据本发明又一示例性实施例的闪存单元阵列的埋置位线的形成期间的连续工艺步骤的示例性截面图。
现在，参照图2A。在半导体衬底1的顶部设置了介电叠层3。介电叠层3包括两个氧化物层5、6，氮化物层4夹置在它们之间。在介电叠层3的顶部形成导电层7。在导电层7的顶部形成盖层8。在盖层8、导电层7、和介电叠层3中形成沟槽9，以露出半导体衬底1的衬底表面2。隔离结构14覆盖沟槽9的侧壁。在半导体衬底1内部形成掺杂半导体分区15，其与形成在半导体衬底1的露出部分的边缘区域中的口袋区13、13′重叠。包括掺杂半导体分区15以及口袋区13、13′的掺杂半导体区限定由两个相邻单元共享的源极区/漏极区。在本实例中，这两个存储单元形成在沟槽9的左侧和右侧。因此，第一存储单元位于沟槽9的左侧，其包括介电叠层3的各个左侧部分作为电荷存储区，而第二存储单元位于沟槽9的右侧，其包括介电叠层3的对应右侧部分作为电荷存储区。这两个存储单元共享作为埋置位线和源极区/漏极区的掺杂半导体区。
参照图2B，在掺杂导电分区15的顶部形成导电区12。例如，导电区12可由通过选择性外延生长形成的掺杂外延硅形成，或者其可由掺杂多晶硅形成。在后种情况下，导电区12可由两个步骤工艺形成，即，首先利用导电材料填充沟槽9，然后使材料凹进以设置具有期望高度的导电区12。优选地，导电区12包括处于导电层7的对应顶侧下方的顶侧，以避免在去除盖层8之后露出导电区12。导电区12与掺杂半导体分区15直接电接触，从而减小了埋置位线的电阻。
现在，参照图2C，这里，利用介电材料16填充沟槽9。
在填充沟槽9之后，参见图2D，例如通过CMP去除盖层8、隔离结构14的一部分、和介电材料16的一部分。因此，露出导电层7。
在图2E的示例性截面图中所示的随后工艺步骤中，在露出的导电层7上形成又一导电层7′。在又一导电层7′的顶部设置又一盖层8′。例如，当图样化层7、7′以设置闪存单元阵列的字线时，又一盖层8′可用作硬掩模。
尽管在本文中已经示出并描述了特定的实施例，但本领域的技术人员应该理解，在不背离本发明的精神和范围的情况下，可替换特定实施例进行各种改变和/或等同实施。本申请目的在于覆盖本文所讨论的特定实施例的任何修改或变化。因此，本发明仅由权利要求和其等同物定义。
Claims (30)
1.一种存储单元阵列，包括：
多个存储单元，每一个所述存储单元均包括由半导体衬底中的对应的位线所限定的源极区和漏极区，每一条所述位线均包括掺杂半导体区和形成在所述掺杂半导体区内的导电区，其中，所述导电区包括与所述掺杂半导体区不同的组成物质，所述导电区由沿着对应的位线的方向排列的所述多个存储单元中的至少两个存储单元共享。
2.根据权利要求1所述的存储单元阵列，其中，所述掺杂半导体区包括至少一个掺杂半导体分区。
3.根据权利要求2所述的存储单元阵列，其中，所述导电区包括相对于所述掺杂半导体区侧壁的横向隔离以及相对于所述掺杂半导体区的表面的垂直隔离，所述导电区延伸至所述半导体衬底的表面。
4.根据权利要求3所述的存储单元阵列，其中，所述导电区包括硅化物。
5.根据权利要求4所述的存储单元阵列，其中，所述导电区包括CoSi2。
6.根据权利要求5所述的存储单元阵列，其中，所述CoSi2是单晶的或多晶的。
7.根据权利要求1所述的存储单元阵列，其中，所述导电区包括以欧姆/平方为单位的薄层电阻，其至少是所述掺杂半导体区的薄层电阻的五分之一。
8.一种形成闪存单元阵列的埋置位线的方法，所述方法包括：
设置半导体衬底，所述半导体衬底包括形成在所述半导体衬底表面上的介电叠层、形成在所述介电叠层上的导电层、以及形成在所述导电层上的盖层的结构；
在所述结构中形成沟槽以露出所述半导体衬底的一部分；
在所述结构和所述半导体衬底的露出部分上形成至少一个中介层；
在所述至少一个中介层上形成至少一个金属层；
实施至少一个退火步骤以通过至少一个所述中介层将来自至少一个所述金属层的金属原子扩散到所述半导体衬底中，以在其中形成导电区；
去除至少一个所述金属层和至少一个所述中介层；
形成覆盖所述沟槽侧壁的绝缘隔离结构；
在所述半导体衬底的露出部分内形成掺杂半导体区，以包埋所述导电区；以及
以介电材料填充所述沟槽，并去除所述盖层、所述绝缘隔离结构的一部分、以及所述介电材料的一部分，以露出所述导电层。
9.根据权利要求8所述的方法，其中，所述介电叠层形成为包括氧化物/氮化物/氧化物层的叠层。
10.根据权利要求9所述的方法，其中，所述至少一个金属层由Co形成。
11.根据权利要求10所述的方法，其中，所述导电层由掺杂多晶硅形成。
12.根据权利要求11所述的方法，其中，所述至少一个中介层由Ti和硅氧化物构成的组中的一种形成。
13.根据权利要求12所述的方法，其中，通过注入掺杂物形成所述掺杂半导体区。
14.根据权利要求11所述的方法，其中，通过利用所述导电区作为掺杂源，将来自所述导电区的掺杂物扩散到将被掺杂的所述半导体区中，来形成所述掺杂半导体区。
15.根据权利要求13所述的方法，还包括将其它掺杂物注入所述半导体衬底中，以在所述半导体衬底的露出部分的边缘区域中形成口袋区。
16.根据权利要求8所述的方法，其中，在形成所述绝缘隔离结构之前或之后或者贯穿形成所述绝缘隔离结构的这一过程前后注入形成所述半导体区的所述掺杂物。
17.一种存储单元阵列，包括：
多个存储单元，每一个所述存储单元均包括由对应的位线所限定的源极区和漏极区，每一条所述位线均包括半导体衬底中的掺杂半导体区以及形成在所述掺杂半导体区上的导电区，其中，所述导电区沿着对应的位线的方向排列的多个所述存储单元中的至少两个存储单元共享。
18.根据权利要求17所述的存储单元阵列，其中，所述导电区横向地与绝缘隔离结构邻接。
19.根据权利要求18所述的存储单元阵列，其中，所述导电区包括掺杂外延半导体层。
20.根据权利要求18所述的存储单元阵列，其中，所述导电区包括掺杂多晶半导体层。
21.根据权利要求17所述的存储单元阵列，其中，所述导电区包括以欧姆/平方为单位、与所述掺杂半导体区的薄层电阻相比的较小的薄层电阻。
22.一种形成闪存单元阵列的埋置位线的方法，所述方法包括：
设置半导体衬底，所述半导体衬底包括形成在所述半导体衬底表面上的介电叠层、形成在所述介电叠层上的导电层、以及形成在所述导电层上的盖层的结构；
在所述结构中形成沟槽，以露出所述半导体衬底的一部分；
形成覆盖所述沟槽侧壁的绝缘隔离结构；
在所述半导体衬底的露出部分中形成掺杂半导体区；
在所述掺杂半导体区上的沟槽内形成导电区，所述导电层部分地填充沟槽；以及
通过介电材料填充所述沟槽，并去除所述盖层、所述绝缘隔离结构的一部分、以及所述介电材料的一部分，以露出所述导电层。
23.根据权利要求22所述的方法，其中，所述沟槽内的所述导电区形成为具有直到所述导电层顶部下方的高度。
24.根据权利要求23所述的方法，其中，所述沟槽内的所述导电区形成为具有直到所述介电叠层顶部下方的高度。
25.根据权利要求23所述的方法，其中，通过选择外延生长来形成所述导电区。
26.根据权利要求23所述的方法，其中，形成所述导电区包括：通过导电材料填充所述沟槽并执行凹槽蚀刻，从而去除所述导电材料的一部分以提供所述导电区。
27.根据权利要求22所述的方法，其中，所述介电叠层形成为包括氧化物/氮化物/氧化物层的叠层
28.根据权利要求27所述的方法，其中，通过注入掺杂物形成所述掺杂半导体区。
29.根据权利要求22所述的方法，其中，在形成所述绝缘隔离结构之前或之后或者贯穿形成所述绝缘隔离结构的这一过程前后注入形成所述半导体区的所述掺杂物。
30.根据权利要求29所述的方法，还包括将掺杂物注入所述半导体衬底中，以在所述半导体衬底的露出部分的边缘区域中形成口袋区。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/478,313 | 2006-06-30 | ||
| US11/478,313 US7678654B2 (en) | 2006-06-30 | 2006-06-30 | Buried bitline with reduced resistance |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101106122A true CN101106122A (zh) | 2008-01-16 |
Family
ID=38825354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2007101232557A Pending CN101106122A (zh) | 2006-06-30 | 2007-07-02 | 具有减小的电阻的埋置位线 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7678654B2 (zh) |
| CN (1) | CN101106122A (zh) |
| DE (1) | DE102006032958B4 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024017136A1 (zh) * | 2022-07-18 | 2024-01-25 | 无锡华润华晶微电子有限公司 | 一种半导体器件结构及其制备方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110101876A (ko) * | 2010-03-10 | 2011-09-16 | 삼성전자주식회사 | 매립 비트 라인을 갖는 반도체 장치 및 반도체 장치의 제조 방법 |
| US9006827B2 (en) * | 2011-11-09 | 2015-04-14 | International Business Machines Corporation | Radiation hardened memory cell and design structures |
| CN109037225B (zh) * | 2018-09-19 | 2023-09-12 | 长江存储科技有限责任公司 | 存储器结构 |
| WO2021016800A1 (zh) * | 2019-07-29 | 2021-02-04 | 苏州晶湛半导体有限公司 | 半导体结构及其制备方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653227B1 (en) * | 2000-08-31 | 2003-11-25 | Chartered Semiconductor Manufacturing Ltd. | Method of cobalt silicidation using an oxide-Titanium interlayer |
| US7125763B1 (en) * | 2000-09-29 | 2006-10-24 | Spansion Llc | Silicided buried bitline process for a non-volatile memory cell |
| DE10110150A1 (de) * | 2001-03-02 | 2002-09-19 | Infineon Technologies Ag | Verfahren zum Herstellen von metallischen Bitleitungen für Speicherzellenarrays, Verfahren zum Herstellen von Speicherzellenarrays und Speicherzellenarray |
| US20020182829A1 (en) * | 2001-05-31 | 2002-12-05 | Chia-Hsing Chen | Method for forming nitride read only memory with indium pocket region |
| EP1313149A1 (en) * | 2001-11-14 | 2003-05-21 | STMicroelectronics S.r.l. | Process for fabricating a dual charge storage location memory cell |
| US6828199B2 (en) * | 2001-12-20 | 2004-12-07 | Advanced Micro Devices, Ltd. | Monos device having buried metal silicide bit line |
| TW538466B (en) * | 2002-04-25 | 2003-06-21 | Macronix Int Co Ltd | Fabrication method for a memory device |
| US6734063B2 (en) * | 2002-07-22 | 2004-05-11 | Infineon Technologies Ag | Non-volatile memory cell and fabrication method |
| DE10250872B4 (de) * | 2002-10-31 | 2005-04-21 | Infineon Technologies Ag | Verfahren zur Herstellung einer Halbleiterstruktur mit mehreren Gate-Stapeln |
| US6987048B1 (en) * | 2003-08-06 | 2006-01-17 | Advanced Micro Devices, Inc. | Memory device having silicided bitlines and method of forming the same |
| TW594945B (en) * | 2003-09-05 | 2004-06-21 | Powerchip Semiconductor Corp | Flash memory cell and manufacturing method thereof |
| US6958272B2 (en) * | 2004-01-12 | 2005-10-25 | Advanced Micro Devices, Inc. | Pocket implant for complementary bit disturb improvement and charging improvement of SONOS memory cell |
| US7315474B2 (en) * | 2005-01-03 | 2008-01-01 | Macronix International Co., Ltd | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
| US7642585B2 (en) * | 2005-01-03 | 2010-01-05 | Macronix International Co., Ltd. | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
| US8264028B2 (en) * | 2005-01-03 | 2012-09-11 | Macronix International Co., Ltd. | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
| US20060198189A1 (en) * | 2005-01-03 | 2006-09-07 | Macronix International Co., Ltd. | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
| US7414277B1 (en) * | 2005-04-22 | 2008-08-19 | Spansion, Llc | Memory cell having combination raised source and drain and method of fabricating same |
| CN101167180A (zh) * | 2005-04-27 | 2008-04-23 | 斯班逊有限公司 | 半导体装置及其制造方法 |
| US20060281255A1 (en) * | 2005-06-14 | 2006-12-14 | Chun-Jen Chiu | Method for forming a sealed storage non-volative multiple-bit memory cell |
| US20070212833A1 (en) * | 2006-03-13 | 2007-09-13 | Macronix International Co., Ltd. | Methods for making a nonvolatile memory device comprising a shunt silicon layer |
-
2006
- 2006-06-30 US US11/478,313 patent/US7678654B2/en not_active Expired - Fee Related
- 2006-07-17 DE DE102006032958A patent/DE102006032958B4/de not_active Expired - Fee Related
-
2007
- 2007-07-02 CN CNA2007101232557A patent/CN101106122A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024017136A1 (zh) * | 2022-07-18 | 2024-01-25 | 无锡华润华晶微电子有限公司 | 一种半导体器件结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080002466A1 (en) | 2008-01-03 |
| DE102006032958B4 (de) | 2013-04-11 |
| US7678654B2 (en) | 2010-03-16 |
| DE102006032958A1 (de) | 2008-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9496277B2 (en) | Vertical-type semiconductor devices and methods of manufacturing the same | |
| US7560757B2 (en) | Semiconductor device with a structure suitable for miniaturization | |
| US20090008714A1 (en) | Semiconductor devices and methods of forming the same | |
| US7416976B2 (en) | Method of forming contacts using auxiliary structures | |
| KR20190068300A (ko) | 3차원 반도체 메모리 장치 및 그 제조 방법 | |
| KR20140025864A (ko) | 수직형 반도체 소자 및 그 제조 방법 | |
| US20060131637A1 (en) | Bit line structure and production method thereof | |
| US7608507B2 (en) | NAND flash memory devices and methods of fabricating the same | |
| US20160233221A1 (en) | Flash memory semiconductor device | |
| US20210201960A1 (en) | Semiconductor device structure | |
| CN101106122A (zh) | 具有减小的电阻的埋置位线 | |
| US8193059B2 (en) | Bit line structure and method for the production thereof | |
| KR100623144B1 (ko) | 메모리 셀 장치 및 그 제조 방법 | |
| US20230171960A1 (en) | Memory Array And Method Used In Forming A Memory Array Comprising Strings Of Memory Cells | |
| US8995193B2 (en) | NAND memory constructions and methods of forming NAND memory constructions | |
| US20100159655A1 (en) | Semiconductor memory device and method of manufacturing semiconductor memory devices | |
| US6828197B1 (en) | Method for fabricating nitride read only memory | |
| KR100656715B1 (ko) | 반도체 메모리 장치, 및 그 제조 방법 | |
| US20080020529A1 (en) | Non-volatile memory and fabrication thereof | |
| US20240153540A1 (en) | Semiconductor device structure | |
| US11956955B2 (en) | Method used in forming a memory array comprising strings of memory cells in which liners are isotropically etched | |
| US7531867B2 (en) | Method for forming an integrated memory device and memory device | |
| US20230395513A1 (en) | Memory Circuitry And Method Used In Forming Memory Circuitry | |
| US20230164985A1 (en) | Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells | |
| US20220157940A1 (en) | Memory Array And Method Used In Forming A Memory Array Comprising Strings Of Memory Cells |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |