DE10328577B4 - Nichtflüchtige Speicherzelle und Herstellungsverfahren - Google Patents

Abstract

Verfahren zur Herstellung einer nichtflüchtigen Speicherzelle, bei der
ein Source-Bereich und ein Drain-Bereich jeweils an eine Bitleitung angeschlossen sind und
eine Gateelektrode an eine Wortleitung angeschlossen ist, die die Bitleitungen überkreuzt und elektrisch von den Bitleitungen isoliert ist,
wobei das Verfahren die Schritte umfasst, dass in einem ersten Schritt ein Halbleiterkörper (1) oder ein Substrat mit mindestens einer Halbleiterschicht bereitgestellt wird,
in einem zweiten Schritt ein Gate-Dielektrikum mit einer Speicherschicht (2), die zum Einfangen von Ladungsträgern vorgesehen ist, auf eine Oberseite des Halbleiterkörpers oder der Halbleiterschicht aufgebracht wird,
in einem dritten Schritt eine für die Gateelektrode (3) vorgesehene Schicht aufgebracht wird,
in einem vierten Schritt Öffnungen in der Schicht hergestellt werden und Abstandsschichten (4) an Seitenwänden in den Öffnungen hergestellt werden,
in einem fünften Schritt eine Implantierung eines Dotierstoffs durch die Öffnungen erfolgt, um vergrabene Bitleitungen (5) zu bilden,
in einem sechsten...

Description

• Die Erfindung betrifft das Gebiet der elektrisch beschreibbaren und löschbaren nichtflüchtigen Flash-Speicher mit Speicherzellen des NROM-Typs, die vorzugsweise in einem NOR-Array mit virtueller Masse angeordnet sind.
• Für höchstintegrierte Dichten in Multimediaanwendungen sind äußerst kleine nichtflüchtige Speicherzellen erforderlich. Während die minimale Größe von Strukturelementen, die durch Lithographie bestimmt wird, weiter abnimmt, können andere Parameter jedoch nicht mehr entsprechend skaliert werden.
• Speicherzellen des NROM-Typs werden in B. Eitan et al., „NROM: A novel localized trapping, 2-Bit nonvolatile memory cell", IEEE Electron Device Letters 21, 543-545 (2000) beschrieben. Zurzeit werden NROM-Zellen als MOS-Transistoren des Planartyps unter Verwendung einer Dreifachschicht aus Oxid-Nitrid-Oxid sowohl als Gate-Dielektrikum als auch als Speicher- oder Programmierschicht hergestellt. Die Nitrid-Zwischenschicht dient als eine Speicherschicht zum Einfangen von Ladungsträgern (vorzugsweise Elektronen). Aufgrund der spezifischen Eigenschaften der verwendeten Materialien sind während des Programmier- und Löschvorgangs typische Source/Drain-Spannungen von 4 V bis 5 V notwendig.
• Bei diesen vergleichsweise hohen Spannungen kommt es zu einem Punch-through, das das weitere Herabskalieren von Transistorkanallängen auf Werte unter 200 nm behindert. Man nimmt an, daß das Punching zwischen den n⁺-Übergängen der Source/Drain-Bereiche durch das Halbleitermaterial unter dem Kanalbereich stattfindet. Neuere For schungen in der Physik von Halbleiterbauelementen haben ein überlegenes Punching-Verhalten sowie eine Verbesserung der Eigenschaften kurzer Kanäle gezeigt, wenn der Kanal nach unten durch eine vergrabene Oxidschicht in einem bestimmten Abstand von der Gateelektrode eingegrenzt wird.
• MOSFETs auf SOI-Substraten werden in dem Buch von Jean-Pierre Colinge, „Silicon-on-insulator Technology: Materials to VLSI", zweite Auflage, Kluwer Academic Publishers, Dordrecht 1997, Kapitel 5: „The SOI MOSFET", beschrieben. Die vertikale Erstreckung des Kanalbereichs von SOI-MOSFETs wird durch die Isolierschicht des SOI-Substrats begrenzt. Der Kanal ist teilweise oder vollständig verarmt, abhängig von der Dicke des Kanalbereichs, die u.a. bestimmt, ob die Raumladungsbereiche neben dem Gateoxid und neben der Isolierschicht getrennt oder miteinander verbunden sind. Der SOI-MOSFET wird in Richtung des massiven Substrats vollständig elektrisch isoliert, solange nicht ein Kontaktloch durch die Isolationsschicht vorgesehen wird, so daß das massive Substrat elektrisch von der oberen Oberfläche aus kontaktiert werden kann.
• Thomas Skotnicki, 3rd European Workshop on Ultimate Integration of Silicon (ULIS 2002), München 2002, beschreibt einen NANO-CMOS mit einer Gatelänge von 16 nm. Diese Art von Transistorstruktur liefert eine Rückseitenkanalisolation, die im wesentlichen auf den Kanalbereich beschränkt ist und durch Entfernen einer etwa 15 nm dicken epitaxial aufgewachsenen SiGe-Schicht und Ersetzen dieser mit elektrisch isolierendem Material ausgebildet wird. Die vertikale Abmessung des undotierten und vollständig verarmten Kanals ist mit SOI-MOSFETs des Standes der Technik vergleichbar. Die stark dotierten Source- und Drain-Bereiche erstrecken sich unter das Niveau der Isolationsschicht und werden mit LDD-Bereichen (schwache Drain-Dotierung) als Kanalsperrschichten versehen. Die Kanalstruktur wird als SON (Silicon On Nothing) bezeichnet.
• In der US 5,051,796 ist ein Speicherbauelement beschrieben, bei dem vergrabene Bitleitungen und quer dazu oberseitig verlaufende Wortleitungen vorhanden sind. Zwischen den Bitleitungen und Wortleitungen befinden sich jeweils elektrisch isolierende Bereiche, die mit Siliziumdioxid gebildet sind. Diese Bereiche können bis in das Halbleitersubstrat hinein ausgebildet sein. Sie werden seitlich entsprechend den Abmessungen der Wortleitungen begrenzt.
• In der US 4,698,900 ist ein Verfahren zur Herstellung nicht-flüchtiger Speicherbauelemente beschrieben, bei dem elektrisch isolierende Grabenfüllungen zwischen vergrabenen Bitleitungen eingebracht werden. Die Isolationsgräben reichen bis unter die untere Grenze der Bitleitungen. Die Bitleitungen umfassen die Source- und Drain-Bereiche der Speichertransistoren und werden als dotierte Streifen in Halbleitermaterial hergestellt.
• In der EP 1 365 452 A2 ist ein nicht-flüchtiges Halbleiterspeicherbauelement beschrieben, bei dessen Herstellung anisotrop in das Halbleitersubstrat in Bereichen zwischen den Bitleitungen geätzt wird. Die so hergestellten Ätzlöcher werden mit dielektrischem Material gefüllt.
• In der EP 1 043 769 A1 ist ein Herstellungsverfahren für Leistungshalbleiterbauelemente beschrieben, bei dem das Halbleitersubstrat mit streifenförmigen Ätzöffnungen versehen wird, die im unteren Bereich derart seitlich aufgeweitet werden, dass sich oberseitig Inseln aus Halbleitermaterial ergeben, die nach unten hin elektrisch isoliert sind und seitlich mit dem Substrat verbunden sind. Damit wird eine elektrische Isolation gegenüber dem Substrat nach Art eines SOI-Substrates erreicht.
• In der WO 01/43186 A1 ist ein Verfahren zur Herstellung von Strukturen beschrieben, die einem SOI-Substrat entsprechen. Hierbei werden Ätzöffnungen von einer Oberseite des Substrates hergestellt, die anschließend im unteren Bereich zu schichtartig ausgebildeten Ätzöffnungen erweitert werden, die abschnittsweise unterbrochen bleiben. Diese Öffnungen werden mit dielektrischem Material gefüllt, wobei eine elektrische Verbindung zwischen dem für die Bauelemente vorgesehenen Bereich und dem Substrat erhalten bleibt. Damit soll der so genannte Floating-Body-Effekt verhindert werden.
• In der US 5,763,309 ist ein selbstjustiertes Isolations- und Planarisierungsverfahren für Speicherbauelemente beschrieben, bei dem tiefe Isolationsgräben hergestellt werden.
• In der Veröffentlichung von S. Aritome et al.: „A 0.67μm self-aligned shallow trench isolation cell (SA-STI cell) for 3V-only 256Mbit NAND EEPROMs" in IEDM 94, Seiten 61 bis 64, (1994) sind STI-Isolationen für Speicherbauelemente beschrieben.
• Aufgabe der vorliegenden Erfindung ist die Bereitstellung einer Transistorspeicherzelle des SONOS-Typs mit einer minimalen Querschnittsfläche des aktiven Kanals, wobei gleichzeitig eine zumindest teilweise Verarmung des Kanalbereichs möglich ist, und eines Verfahrens zur Herstellung einer solchen Speicherzelle und eines Speicherzellenarrays.
• Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruches 1 bzw. mit der Speicherzelle mit den Merkmalen des Anspruches 4 gelöst. Weitere Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
• Die erfindungsgemäße NROM-Zelle ist an der Oberfläche eines Halbleiterkörpers oder einer Halbleiterschicht angeordnet, der bzw. die mit elektrisch isolierenden Bereichen ausgestattet ist, die sich vertikal in bezug auf diese Oberfläche gerade herunter in den Halbleiterkörper bzw. die Halbleiterschicht zwischen Bitleitungen und auf beiden Seiten einer zur Adressierung der Speicherzelle bereitgestellten entsprechenden Wortleitung erstrecken, wobei die elektrisch isolierenden Bereiche zu der Wortleitung selbstjustiert und vorzugsweise auch zu den Bitleitungen selbstjustiert angeordnet sind und sich mindestens bis zu einem unteren Grenzniveau des Source-Bereichs und des Drain-Bereichs erstrecken. Die elektrisch isolierenden Bereiche umfassen vorzugsweise einen unterätzten Bereich oder eine vergrabene Schicht unter dem Kanalbereich, die sich zwischen den Bereichen von Source und Drain befindet. Das Punching des Transistors wird mittels der elektrisch isolierenden Bereiche vermieden oder zumindest behindert.
• Die Struktur wird erzeugt durch anisotropes Ätzen zwischen den Wortleitungen und den Bitleitungen nach der Wortleitungsabzeichnung mindestens bis auf das Niveau der unteren Sperrschichten der Source/Drain-Bereiche und vorzugsweise durch isotropes Unterätzen des Kanalbereichs des Transistors. Dieser Ätzprozeß findet von beiden Seiten der Wortleitung aus statt und wird zu der Wortleitung selbstjustiert durchgeführt. Die Ätzlöcher und eventuell die Unterätzung werden mit einem elektrisch isolierenden Material gefüllt. Der Gate-Reoxidationsschritt kann zum Aufwachsen eines thermischen Oxids um den Transistorkörper und zum Passivieren der Halbleiteroberfläche verwendet werden. Zusätzlich kann eine Bordotierung oder eine andere p-Dotierungsstoffspezies implantiert werden, um eine verbesserte elektrische Isolation unter dem die Unterätzung füllenden elektrisch isolierenden Material zu erhalten.
• Eine bevorzugte Ausführungsform umfaßt eine Abscheidung eines CVD-Oxids in Kombination mit einem dielektrischen Material mit einem kleinen Wert der relativen Dielektrizitätskonstante in den Raum zwischen benachbarten Wortleitungen.
• Das Verfahren ist auf zukünftige Speicherbausteine betreffend Lithographiegenerationen mit einer Wortleitungs-Half-Pitch von etwa 90 nm und weniger anwendbar.
• Das erfindungsgemäße Verfahren zur Herstellung einer nichtflüchtigen Speicherzelle umfaßt die folgenden Schritte. Eine Speicherschicht wird auf einer Oberfläche eines Halbleiterkörpers oder einer Halbleiterschicht aufgebracht, und eine für eine Gateelektrode vorgesehene Schicht wird auf diese Speicherschicht aufgebracht. In den für die Bitleitungen vorgesehenen Bereichen werden Öffnungen in die Gateelektrodenschicht geätzt und zum Implantieren eines Dotierungsstoffs ver wendet, um vergrabene Bitleitungen zu bilden, die Bereiche für Source und Drain umfassen. Bitleitungsstapel werden auf die vergrabenen Bitleitungen aufgebracht, um den elektrischen Widerstand der Bitleitungen zu verringern, und mit einem elektrisch isolierenden Material bedeckt. Eine Wortleitung, die die Bitleitungen überkreuzt und elektrisch mit der Gateelektrode verbunden ist, wird aufgebracht und zusammen mit der Gateelektrode strukturiert, um einen Wortleitungsstapel zu bilden. Eine parallel angeordnete Anzahl von Bitleitungen und diese Bitleitungen überkreuzende Wortleitungen können auf die beschriebene Weise aufgebracht werden, um ein ganzes Zellenarray eines Speicherbausteins zu bilden.
• Der Wortleitungsstapel dient als Maske zum Ätzen des Halbleitermaterials auf beiden Seiten der Wortleitung zuerst anisotrop und bei einer bevorzugten Ausführungsform anschließend isotrop zur Verbreiterung des Ätzlochs und zur Bildung einer Unterätzung unter der Gateelektrode und in einem Abstand von der Speicherschicht. Die Unterätzung wird mit einem elektrisch isolierenden Material, insbesondere Oxid, gefüllt, um eine isolierende vergrabene Schicht mit einer maximalen Dicke, d.h. einer maximalen Abmessung in der zur Oberfläche des Halbleiterkörpers bzw. der Halbleiterschicht orthogonalen Richtung von mindestens 20 nm (bei bestimmten Ausführungsformen mehr als 100 nm) unter dem Kanalbereich zu bilden.
• Die Source/Drain-Bereiche weisen vorzugsweise die Leitfähigkeit des n-Typs auf, während der Kanal die Leitfähigkeit des p-Typs aufweist. Der Kanal wird vorzugsweise mit einer Dichte von mindestens 10¹⁷ cm^–3 dotiert. Die Schwellenspannung des Zellentransistors kann auf Werte zwischen 0,5 V und 2,0 V im gelöschten Zustand eingestellt werden, und kann durch eine geeignete Wahl der Bauelementeparameter auf in der Regel etwa 1,5 V einge stellt werden.
• Eine Errungenschaft des erfindungsgemäßen Verfahrens ist die Bereitstellung eines nichtflüchtigen Zellentransistors mit isoliertem Kanal ohne Verwendung eines SOI-Substrats. Es liefert Mittel zum Reduzieren der effektiven Kanallänge des Zellenbauelements insbesondere mit dem Ziel einer weiteren Herabskalierung der Bauelementeabmessungen. Eine elektrische Isolation zwischen dem Source-Bereich und dem Drain-Bereich lateral oder unmittelbar unter dem Kanal behindert ein Punch-through in diesem Bereich.
• Es folgt eine genauere Beschreibung von Beispielen der Speicherzelle und des Herstellungsverfahrens anhand der Figuren.
• 1A und 1B zeigen Querschnitte durch die Bitleitungen nach den ersten Prozeßschritten zweier alternativer Ausführungsformen des erfindungsgemäßen Verfahrens.
• 2 zeigt den Querschnitt durch die Wortleitungen, wie in 1A und 1B angegeben.
• 3A und 3B zeigen Querschnitte durch die Bitleitungen nach der Ausbildung der Unterätzungen für zwei alternative Ausführungsformen des Verfahrens.
• 4A und 4B zeigen Querschnitte durch die Wortleitungen, wie in 3A und 3B angegeben.
• 5A und 5B zeigen Querschnitte durch die Wortleitungen gemäß 4A und 4B nach nachfolgenden Schritten zweier alternativer Ausführungsformen des erfindungsgemäßen Verfahrens.
• 6 zeigt einen Querschnitt durch die Wortleitungen gemäß 5B für eine weitere Ausführungsform.
• Es folgt eine ausführliche Beschreibung der bevorzugten Ausführungsformen der Erfindung unter Bezugnahme auf die Schritte bevorzugter Herstellungsverfahren. Bei beliebigen der Ausführungsformen kann der Herstellungsprozeß mit Schritten beginnen, die an sich aus dem Herstellungsprozeß von Speicherzellen gemäß dem Stand der Technik bekannt sind. Diese Schritte umfassen möglicherweise das Aufbringen von Schichten von Pad-Oxid und/oder Pad-Nitrid, die auf einer Oberfläche eines Halbleiterkörpers oder einer Halbleiterschicht, insbesondere eines p-dotierten Halbleiterwafers, aufgewachsen werden. Alle bekannten Schritte zur Bildung oxidgefüllter flacher Grabenisolationen können hinzugefügt werden, einschließlich des Anwendens von Lithographie zur Grabendefinition und Planarisierung. Standardimplantierungen können ausgeführt werden, um Wannen in dem für die CMOS-Steuer-ICs bereitgestellten Peripheriebereich zu bilden.
• Als nächstes wird die Speicherschicht, vorzugsweise eine ONO-Schicht (Oxid-Nitrid-Oxid-Schicht) auf einer Oberfläche des Halbleiterkörpers oder der Halbleiterschicht aufgewachsen. Es kann ein Lithographieschritt folgen, um die Speicherschicht in der Peripherie zu entfernen und sie dort durch eines oder mehrere verschiedene Gateoxide zu ersetzen. Auf der Speicherschicht wird eine elektrisch leitfähige Schicht aufgebracht, die für die herzustellende Gateelektrode vorgesehen ist.
• 1A und 1B zeigen Querschnitte durch einen Halbleiterkörper 1, der die dünne Speicherschicht 2 und die Gatelektrodenschicht 3 trägt, die aus polykristallinem Silizium bestehen kann. Eine Nitridschicht wird als eine Hartmaskenschicht aufgebracht. Durch einen Lithogra phieschritt werden parallel zueinander in einem Abstand voneinander verlaufende Bitleitungsöffnungen in der Gateelektrodenschicht 3 ausgebildet. An den Seitenwänden der Gateelektrodenschicht 3 werden in den Öffnungen Abstandsschichten 4 (spacers) ausgebildet. Die Abstandsschichten 4 werden so ausgebildet, wie es an sich aus der allgemeinen Halbleitertechnologie bekannt ist, indem eine Schicht des Abstandsmaterials isotrop abgelagert und diese Schicht danach anisotrop zurückgeätzt wird, bis nur die Seitenwandabstandsschichten übrig sind. Die Abstandsschichten 4 können aus Oxid oder vorzugsweise aus Nitrid, insbesondere Siliziumnitrid, ausgebildet werden. Dann wird eine Implantation eines Dotierungsstoffes durchgeführt, um vergrabene Bitleitungen 5 zu bilden, und zwar in der beschriebenen Ausführungsform vom n⁺-Leitfähigkeitstyp.
• Bitleitungsleiterstreifen 6 zur Verringerung des elektrischen Widerstands werden auf der Oberfläche der vergrabenen Bitleitungen 5 abgelagert. Die Bitleitungsleiterstreifen 6 können aus CoSi und/oder Polysilizium ausgebildet werden. Bei Verwendung eines Silizids können die Bitleitungsleiterstreifen 6 teilweise in das Halbleitermaterial des Halbleiterkörpers 1, wie in 1B gezeigt, eingesenkt werden. Die Bitleitungsdeckschichten 7 werden auf die Bitleitungsleiterstreifen 6 aufgebracht. Diese Deckschichten 7 können durch Ablagern von TEOS (Tetraethylorthosilikat) oder durch Aufwachsen von Siliziumoxid auf der Oberseite der Bitleitungsleiterstreifen 6 ausgebildet werden, wenn sie aus Polysilizium hergestellt wurden. Die Deckschichten 7 werden planarisiert, und die Hartmaskenschicht aus Nitrid wird entfernt.
• Es wird eine Schichtfolge abgelagert, die mindestens eine für die Wortleitungen bereitgestellte Wortleitungsschicht umfaßt. In den Beispielen von 1A bzw. 1B sind eine erste Wortleitungsschicht 8 zum Beispiel aus Polysilizium, eine zweite Wortleitungsschicht 9 zum Beispiel aus einem Metall und eine Hartmaskenschicht 10 aus einem elektrisch isolierenden Material gezeigt. Der in 1A und 1B markierte Querschnitt in einer Position zwischen zwei Bitleitungen ist in 2 gezeigt.
• 2 zeigt den in 1A und 1B angegebenen Querschnitt durch die Wortleitungen nach der Ausbildung des Wortleitungsstapels. Die erste Wortleitungsschicht 8, die zweite Wortleitungsschicht 9, die Hartmaskenschicht 10 und die Gateelektrode 3 wurden strukturiert, um Streifen von Wortleitungsstapeln zu bilden. Die Position der in 1A und 1B gezeigten Querschnitte ist in 2 durch die gestrichelte Linie angegeben. Der Lithographieschritt kann in zwei Schritte aufgeteilt werden, um zuerst die Wortleitungen zu ätzen, während die Peripheriebauelemente durch die Hartmaskenschicht geschützt bleiben.
• Wie in den Querschnitten von 3A und 3B gezeigt, dienen die Öffnungen in der Gateelektrodenschicht zur Durchführung eines Ätzschritts zur Bildung von Löchern auf selbstjustierende Weise mindestens zu den Wortleitungen und in diesem Beispiel auch selbstjustiert zu den Bitleitungen. Bei diesem Schritt kann man RIE (reaktives Ionenätzen) verwenden, um anisotrop durch die Speicherschicht 2 und gerade herunter in das Halbleitermaterial zu ätzen. Dies ist in 3A durch die nach unten zeigenden vertikal gerichteten Pfeile gezeigt. Die Löcher werden mindestens bis auf das Niveau der unteren Grenzen der Source/Drain-Bereiche und der vergrabenen Bitleitungen 5 heruntergeätzt, d.h. bis auf das Niveau der unteren pn-Sperrschicht zwischen dem Bereich von Source/Drain/vergrabener Bitleitung und dem Haupthalbleiterkörper bzw. der Haupthalbleiterschicht. Dadurch wird der Halbleiterkörper bzw. die Halbleiter schicht in einem Bereich neben dem Transistorkanal, der sich vertikal bis zu den Source/Drain-Bereichen erstreckt, elektrisch isoliert.
• Nach diesem anisotropen Ätzen können die Seitenwände der Bitleitungsstapel und der Wortleitungsstapel mit einer dünnen Nitridabdeckung 11 bedeckt werden. Als Alternative kann die Abdeckung 11 eine dünne Oxidschicht sein, die sich aus einem Wortleitungsreoxidationsschritt ergibt. Die Abdeckung 11 wird von der Oberfläche des Halbleiterkörpers 1 mindestens am Boden der geätzten Löcher entfernt. Bei einer bevorzugten Ausführungsform wird der Ätzprozeß isotrop durch Verwendung entweder eines Trockenätzmittels wie zum Beispiel SF₆ oder bei der Ausführungsform von 3B eines Naßätzmittels isotrop fortgesetzt. Bei der Ausführungsform von 3B werden die Seitenwände durch die Abdeckung 11 geschützt, so daß die unterätzten Teile der Ätzlöcher 12 auf eine vergleichsweise kleinere vertikale Erstreckung begrenzt werden. Das Unterätzen der Ätzlöcher 12, das durch den isotropen Ätzprozeß erzielt wird, kann weiter fortgesetzt werden, bis sich die von beiden Seiten der Wortleitung fortschreitenden Ätzlöcher treffen und eine durchgängige Öffnung unter dem Kanalbereich des Zellentransistors bilden.
• 4A und 4B zeigen die Querschnitte durch die in 3A und 3B angegebenen Wortleitungen. In dem Beispiel von 4A wurde der Ätzprozeß fortgesetzt, bis sich durchgängige Öffnungen unter dem übrigen Halbleiterkanalbereich 17 gebildet haben. Bei dem in 4B gezeigten Beispiel wurde der Ätzprozeß gestoppt, bevor die von beiden Seiten der Wortleitungen aus erzeugten Ätzlöcher den gesamten Bereich unter dem Kanalbereich 17 einnehmen. Bei der Ausführungsform gemäß 4B ist der Kanalbereich nicht vollständig von dem Halbleiterkörper getrennt. Die verbleibende Verbindung zwischen dem Halbleitermaterial des Kanalbereichs 17 und dem Halbleiterkörper 1 (zum Beispiel Silizium) kann eine ausreichende Isolation zwischen dem Kanalbereich und dem Halbleiterkörper liefern, da das Halbleitermaterial von Ladungsträgern verarmt ist. Eine bevorzugte Ausführungsform sieht jedoch eine volle Isolation unter dem Kanalbereich durch vollständiges Durchätzen über die gesamte Breite der Wortleitungen vor. Bei dieser bevorzugten Ausführungsform gibt es pn-Sperrschichten nur zwischen dem Kanalbereich und den Source/Drain-Bereichen sowie zwischen den Bereichen von Source/Drain/vergrabener Bitleitung und dem Halbleitermaterial unter diesen Bereichen und/oder auf lateralen Seiten, die dem Kanal abgewandt sind, aber es gibt keine pn-Sperrschichten lateral neben den Source/Drain-Bereichen in der Richtung des Kanals unter dem Kanalbereich.
• Die maximale Dicke 19, d. h. die maximale Abmessung in der zur Oberfläche des Halbleiterkörpers bzw. der Halbleiterschicht orthogonalen Richtung, der Unterätzung liegt gewöhnlich in der Verlängerung der Ebene der lateralen Flanken des Wortleitungsstapels vor, wie in den Figuren angegeben.
• Die obere Grenze des Gebiets der Abdeckung 11 in 4B zeigt die Position der oberen Oberfläche des Bitleitungsstapels. Die Abdeckung 11 kann weggeätzt werden, um die Oberfläche zur Bereitstellung einer Passivierung einem thermischen Oxidwachstum auszusetzen.
• 5A und 5B zeigen Querschnitte gemäß 4A bzw. 4B durch die Wortleitungen nach dem Aufwachsen einer thermischen Oxidabdeckung 13. Ein elektrisch isolierendes Material wird als Füllungen 15 abgelagert, um die Ätzlöcher und die Bereiche zwischen den Wortleitungen bis herauf zu dem Niveau der Hartmaskenschicht 10 aufzufüllen. Das Material der Füllungen 15 wird vorzugs weise so gewählt, daß es einen niedrigen Wert seiner relativen Dielektrizitätskonstante aufweist.
• Die isolierende Schicht in der Unterätzung unter dem Kanalbereich 17 wird mit einer maximalen Dicke 19 von mindestens 100 nm in der in 5A gezeigten Ausführungsform ausgebildet. Bei der in 5B gezeigten Ausführungsform hat die Abdeckung 11 (4B) bewirkt, daß die unterätzten Teile der Ätzlöcher 12 auf eine vergleichsweise kleinere vertikale Erstreckung mit einer maximalen Dicke 19 von mindestens 20 nm begrenzt sind.
• 5B zeigt wahlweise zusätzliche Merkmale: eine Wanne 14, die durch Implantieren von Bor oder einem anderen Dotierstoff zur Bereitstellung von Bereichen mit p-Leitfähigkeit zur Verbesserung der Isolation unter dem Kanalbereich 17 ausgebildet ist; eine Nitrid-Passivierungsschicht 18, die auf die obere Oberfläche der gezeigten Struktur aufgebracht ist; und in diesem Fall eine vollständige Isolation des Kanalbereichs 17 von dem Halbleiterkörper 1 durch dielektrisches Material, das durch thermische Oxidation gebildet wurde (Oxidabdeckung 13).
• 6 zeigt den Querschnitt gemäß 5B für eine weitere Ausführungsform, bei der das Wachstum der thermischen Oxidabdeckung auf die Oberflächen der Ätzlöcher begrenzt wurde, während die Nitridschicht 16 über die gesamten Oberflächen der Wortleitungsstapel hinweg aufgebracht wurde. Diese Nitridschicht 16 entspricht der oberen Nitrid-Passivierungsschicht 18 in 5B. Mit einer solchen Nitridschicht kann man die Wortleitung verkapseln. Somit kann ein selbstjustiertes Kontaktierungsschema für die Bitleitungen angewandt werden.

1

Halbleiterkörper

2

Speicherschicht

3

Gateelektrode

4

Abstandsschicht

5

vergrabene Bitleitung

6

Bitleitungs-Leiterstreifen

7

Bitleitungs-Deckschicht

8

erste Wortleitungsschicht

9

zweite Wortleitungsschicht

10

Hartmaskenschicht

11

Abdeckung

12

Ätzloch

13

thermische Oxidabdeckung

14

Wanne

15

Füllung

16

Nitridschicht

17

Kanalbereich

18

Nitrid-Passivierungsschicht

19

Dicke

Claims (9)

1. Verfahren zur Herstellung einer nichtflüchtigen Speicherzelle, bei der ein Source-Bereich und ein Drain-Bereich jeweils an eine Bitleitung angeschlossen sind und eine Gateelektrode an eine Wortleitung angeschlossen ist, die die Bitleitungen überkreuzt und elektrisch von den Bitleitungen isoliert ist, wobei das Verfahren die Schritte umfasst, dass in einem ersten Schritt ein Halbleiterkörper (1) oder ein Substrat mit mindestens einer Halbleiterschicht bereitgestellt wird, in einem zweiten Schritt ein Gate-Dielektrikum mit einer Speicherschicht (2), die zum Einfangen von Ladungsträgern vorgesehen ist, auf eine Oberseite des Halbleiterkörpers oder der Halbleiterschicht aufgebracht wird, in einem dritten Schritt eine für die Gateelektrode (3) vorgesehene Schicht aufgebracht wird, in einem vierten Schritt Öffnungen in der Schicht hergestellt werden und Abstandsschichten (4) an Seitenwänden in den Öffnungen hergestellt werden, in einem fünften Schritt eine Implantierung eines Dotierstoffs durch die Öffnungen erfolgt, um vergrabene Bitleitungen (5) zu bilden, in einem sechsten Schritt Leiterstreifen (6) auf die vergrabenen Bitleitungen und elektrisch isolierende Deckschichten (7) auf die Leiterstreifen aufgebracht werden, in einem siebten Schritt mindestens eine Wortleitungsschicht (8, 9), die die Gateelektrode elektrisch verbindet, aufgebracht wird und eine Hartmaskenschicht (10) über der mindestens einen Wortleitungsschicht aufgebracht wird, wobei die Hartmaskenschicht zum Strukturieren der Gateelektrode und der mindestens einen Wortleitungsschicht zur Bildung eines Wortleitungsstapels dient, in einem achten Schritt der Wortleitungsstapel beidseitig anisotrop zwischen den Bitleitungen in den Halbleiterkörper oder in die Halbleiterschicht bis auf ein Niveau unter dem Source-Bereich und dem Drain-Bereich herabgeätzt wird, um Ätzlöcher zu bilden, die zu dem Wortleitungsstapel selbstjustiert sind, in einem neunten Schritt isotrop in die Ätzlöcher geätzt wird, um Unterätzungen zu bilden, die sich unter das Gatedielektrikum und in einem Abstand von diesem erstrecken, und in einem zehnten Schritt die Ätzlöcher mit einem elektrisch isolierenden Material gefüllt werden und so eine vergrabene Schicht zwischen dem Source-Bereich und dem Drain-Bereich in einem so geringen Abstand von dem Gate-Dielektrikum gebildet wird, wie zur Verhinderung eines Punch-through in einem zwischen der vergrabenen Schicht und dem Gate-Dielektrikum vorgesehenen Kanalbereich erforderlich ist.
2. Verfahren nach Anspruch 1, bei dem in dem neunten Schritt das isotrope Ätzen so ausgeführt wird, daß die Unterätzungen eine sich über die Wortleitung erstreckende durchgängige Öffnung bilden.
3. Verfahren nach Anspruch 1 oder 2, bei dem die Speicherschicht als eine Dreifach-Oxid-Nitrid-Oxid-Schicht aufgebracht wird.
4. Nichtflüchtige Speicherzelle mit einem Halbleiterkörper (1) oder einer Halbleiterschicht, vergrabenen Bitleitungen (5), die an einer Oberfläche des Halbleiterkörpers oder der Halbleiterschicht angeordnet sind, und Leiterstreifen (6) auf der Oberfläche, die auf den Bitleitungen aufgebracht sind, einem Source-Bereich und einem Drain-Bereich, die jeweils durch eine der Bitleitungen verbunden werden, einem Gatedielektrikum auf der Oberfläche mindestens zwischen dem Source-Bereich und dem Drain-Bereich, wobei das Gatedielektrikum eine zum Einfangen von Ladungsträgern vorgesehene Speicherschicht (2) umfasst, einer auf dem Gatedielektrikum über einem zwischen dem Source-Bereich und dem Drain-Bereich vorgesehenen Kanalbereich angeordneten Gateelektrode (3), einer Wortleitung, die die Gateelektrode elektrisch verbindet, wobei die Wortleitung die Bitleitungen überkreuzt und elektrisch von den Bitleitungen isoliert ist, und elektrisch isolierenden Bereichen, die sich in den Halbleiterkörper oder die Halbleiterschicht zwischen den Bitleitungen und auf beiden Seiten der Wortleitung erstrecken, wobei die elektrisch isolierenden Bereiche oberseitig zu der Wortleitung selbstjustiert sind und sich mindestens zu einem unteren Grenzniveau des Source-Bereichs und des Drain-Bereichs und in einem Abstand von dem Gatedielektrikum unter den Kanalbereich erstrecken.
5. Nichtflüchtige Speicherzelle nach Anspruch 4, bei der die elektrisch isolierenden Bereiche den Kanalbereich mindestens teilweise von Halbleitermaterial unter dem Kanalbereich und den Source-Bereich mindestens teilweise von dem Drain-Bereich trennen.
6. Nichtflüchtige Speicherzelle nach Anspruch 4 oder 5, bei der die elektrisch isolierenden Bereiche einen unter der Wortleitung durchgängigen elektrisch isolierenden Bereich bilden.
7. Nichtflüchtige Speicherzelle nach einem der Ansprüche 4 bis 6, bei der die elektrisch isolierenden Bereiche mit einer maximalen Dicke in einer zu der Oberfläche des Halbleiterkörpers oder der Halbleiterschicht orthogonalen Richtung von mindestens 20 nm ausgebildet sind.
8. Nichtflüchtige Speicherzelle nach einem der Ansprüche 4 bis 6, bei der die elektrisch isolierenden Bereiche mit einer maximalen Dicke in einer zu der Oberfläche des Halbleiterkörpers oder der Halbleiterschicht orthogonalen Richtung von mindestens 100 nm ausgebildet sind.
9. Nichtflüchtige Speicherzelle nach einem der Ansprüche 4 bis 8, bei der zwischen dem Source-Bereich und dem Drain-Bereich ein Kanalbereich mit einer Dotierungsdichte von mindestens 10¹⁷ cm^–3, der zwischen dem Source-Bereich und dem Drain-Bereich vorgesehen ist, vorhanden ist.